JP2004031457A

JP2004031457A - 半導体素子の製造方法、半導体素子を用いた集積回路、ディスプレイ装置、及び電子機器、並びに成膜方法及び成膜装置

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Publication number: JP2004031457A
Application number: JP2002182147A
Authority: JP
Inventors: Daisuke Abe; 安部　大介; Satoshi Inoue; 井上　聡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-06-21
Filing date: 2002-06-21
Publication date: 2004-01-29
Anticipated expiration: 2022-06-21
Also published as: JP4329308B2

Abstract

【課題】本発明は、第１ゲート絶縁膜の形成をプラズマ酸化によって行うことにより、界面準位密度を低く抑えることができ、応答時間が早く安定した良好なデバイス特性を得ることができる半導体装置の製造方法を提供を提供することを課題とする。
【解決手段】薄膜トランジスタの製造工程において、予備加熱（ステップＡ１）〜第１ゲート絶縁膜の成膜（ステップＡ６）までを大気にさらされない状態で行うと共に、予備加熱（ステップＡ１）〜水素終端化（ステップＡ５）までを１Ｔｏｒｒ以下の減圧下で行い、第１ゲート絶縁膜の成膜（ステップＡ６）を１００Ｔｏｒｒ以上の大気圧でプラズマ酸化によって行う。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、成膜方法、及び半導体素子の製造方法に関する。また、当該方法によって製造された半導体素子を用いた集積回路、或いは当該半導体素子を画素駆動のためのスイッチング素子等として用いた電気泳動表示装置、エレクトロルミネッセンス表示装置、液晶表示装置等のディスプレイ装置に関する。また、該ディスプレイ装置を表示部分として用いた携帯電話、情報端末、パーソナルコンピュータ等の電子機器に関する。更に、基材に膜を形成するための成膜装置に関するものである。
【０００２】
【従来の技術】
従来、薄膜トランジスタ（以下、ＴＦＴと称す）を形成するに際し、下地絶縁膜と半導体膜との界面及びＭＯＳ界面を清浄に維持するために、下地絶縁膜及び半導体膜の形成と、半導体膜の結晶化と、第１ゲート絶縁膜の形成とを大気にさらさず、減圧下で行う技術が特開平１０−１１６９８９号公報に開示されている。この方法により下地絶縁膜形成工程から半導体膜の形成、結晶化、第１ゲート絶縁膜の形成工程までの間で大気からの汚染の影響を完全に排除することができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来技術では、高性能なＴＦＴを得るには清浄な半導体膜や界面を得ることと、界面順位密度を下げることとが不可欠であるが、ＣＶＤ（減圧化）で第１ゲート絶縁膜を形成を行っているため、清浄な半導体膜や界面が得られるにもかかわらず、ＭＯＳ界面の界面準位密度が高くなり、ＴＦＴ回路の応答時間が遅く不安定となり、デバイス特性に悪影響をおよぼすという問題点があった。
【０００４】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、清浄な半導体膜と界面とに基づいてＴＦＴを製造する方法において、第１ゲート絶縁膜の形成をプラズマ酸化によって行うことにより、ＭＯＳ界面の界面準位密度を低く抑えることができ、応答時間が早く安定した良好なデバイス特性を得ることができる半導体素子の製造方法、半導体素子を用いた集積回路、ディスプレイ装置、及び電子機器、並びに成膜方法及び成膜装置を提供する点にある。
【０００５】
【課題を解決するための手段】
本発明は上記目的を達成するために、本発明に係る半導体素子の製造方法は、５Ｔｏｒｒ以下の圧力下にて半導体膜を形成する工程と、１００Ｔｏｒｒ以上の圧力下にて前記半導体膜上に絶縁膜を形成する工程とを備えることを特徴とする。
【０００６】
本発明によれば、５Ｔｏｒｒ以下の減圧下で半導体膜を形成することにより、清浄な半導体膜や界面を得ると共に、１００Ｔｏｒｒ以上の大気圧下で半導体膜上に絶縁膜を形成することにより、ＭＯＳ界面の界面準位密度を低く抑える。
【０００７】
また本発明に係る半導体素子の製造方法は、前記絶縁膜を形成する工程は前記半導体膜をプラズマ酸化する工程を含み、前記プラズマ酸化が、大気圧の±１０％の範囲内の圧力下にて行われることが望ましい。これにより、ＭＯＳ界面の界面準位密度を更に低く抑える。
【０００８】
また本発明に係る半導体素子の製造方法は、前記半導体膜を形成する工程と前記絶縁膜を形成する工程との間に、前記半導体膜を搬送する工程を更に具備し、前記搬送が１×１０⁻ ^８Ｔｏｒｒ〜５Ｔｏｒｒの圧力下にて行われることが望ましい。これにより、半導体膜を形成する工程から絶縁膜を形成する工程への搬送時に形成された半導体膜への汚染を防止する。
【０００９】
本発明に係る半導体素子の製造方法は、半導体膜が形成された第１の基材を第１の圧力に保持された搬送室から圧力調節室に移動する工程と、前記圧力調節室を気密にした状態でその内部圧力を第２の圧力にする工程と、前記基材を前記圧力調節室から成膜室内に移動させる工程と、前記成膜室内を前記第２の圧力の±１０％の範囲内にし、前記半導体膜上に酸化膜を形成する工程とを備えたことを特徴とする。
【００１０】
本発明によれば、半導体膜が形成された第１の基材を搬送室から成膜室に搬送するに際して圧力調節室を介し、圧力調節室を気密にした状態で圧力を調整することにより、搬送室から成膜室への搬送をスムーズに行う。
【００１１】
また本発明に係る半導体素子の製造方法は、前記絶縁膜を形成する工程は前記半導体膜をプラズマ酸化する工程を含んでなることが望ましく、前記第１の圧力は、１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下であり、前記第２の圧力は１００Ｔｏｒｒ以上８３６Ｔｏｒｒ以下であることが望ましい。
【００１２】
また本発明に係る半導体素子の製造方法は、前記圧力調節室及び、前記成膜室内には実質的に同一組成のガスを注入することが望ましい。これにより、成膜室内に不適なガスの流入を防ぐ。
【００１３】
また本発明に係る半導体素子の製造方法は、１Ｔｏｒｒ以下の圧力下にて前記基材上に前記半導体膜を形成する工程を更に具備することが望ましい。これにより、清浄な半導体膜や界面を得る。
【００１４】
また本発明に係る半導体素子を用いた集積回路は、上記半導体素子の製造方法で製造された半導体素子を含むことを特徴とする。
【００１５】
また本発明に係るディスプレイ装置は、スイッチング素子と、前記スイッチング素子により制御される電気光学層とを含むディスプレイ装置において、前記スイッチング素子は、上記半導体素子の製造方法で製造された半導体素子を含むことを特徴とする。
【００１６】
また本発明に係る電子機器は、表示部として上記ディスプレイ装置を搭載することを特徴とする。
【００１７】
本発明に係る成膜方法は、成膜室内にて基材に膜を形成する成膜方法において、第１の基材を第１の圧力に保持された搬送室から圧力調節室に移動する工程と、前記圧力調節室を気密にした状態でその内部圧力を第２圧力にする工程と、前記基材を前記圧力調節室から前記成膜室内に移動させる工程と、前記成膜室内を前記第２圧力の±１０％の範囲内にし、前記第１の基材に前記膜を形成する工程とを具備することを特徴とする。
【００１８】
本発明によれば、第１の圧力に保持された搬送室から圧力の異なる成膜室に搬送するに際して圧力調節室を介し、圧力調節室を気密にした状態で圧力を調整することにより、搬送室から成膜室への搬送をスムーズに行う。
【００１９】
また本発明に係る成膜方法は、前記第１の基板が前記成膜室内に移動した後に、第２の基板を前記搬送室から前記圧力調節室に移動する工程を更に含んでなり、前記第１の基材に前記膜を形成する工程と同時期に前記圧力調節室の内部圧力を前記第２の圧力にすることが望ましい。これにより、成膜室で第１の基板に膜を成膜後、直ちに後続する第２の基板を成膜室に搬入することができ、スループットが向上する。
【００２０】
また本発明に係る成膜方法は、前記第１の圧力は、１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下の圧力であり、前記第２圧力は、１００Ｔｏｒｒ以上８３６Ｔｏｒｒ以下の圧力であることが望ましい。
【００２１】
本発明に係る成膜装置は、内部を第１の圧力に保持可能な搬送路と、前記搬送路と接続されており内部圧力が可変である圧力調節室と、前記圧力調節室と接続されている成膜室と、を備え、前記成膜室の内部圧力は第２の圧力に保持可能であり、前記圧力調節室は、前記第１の圧力の±５Ｔｏｒｒ範囲内の圧力、及び前記第２の圧力の±１０％範囲内の圧力の両圧力にその内部圧力を調節可能であることを特徴とする。
【００２２】
本発明によれば、内部を第１の圧力に保持可能な搬送路から内部を第２の圧力に保持可能な成膜室に基板を搬送するに際し、第１の圧力の±５Ｔｏｒｒ範囲内の圧力、及び第２の圧力の±１０％範囲内の圧力の両圧力にその内部圧力を調節可能である圧力調節室を介することで、搬送室から成膜室への搬送をスムーズに行う。
【００２３】
また本発明に係る成膜装置は、前記搬送路に接続された第２の成膜室を更に備えてなることが望ましく、前記第２の成膜室に設けられ、被成膜物を搬出する搬出口と、前記第２の成膜室に気体を流入させる気体供給機構と、を更に具備し、前記気体供給機構は前記搬出口が開いているときに前記気体を前記第２の成膜室に流入するよう構成されてなることが望ましい。これにより、被成膜物を搬出する搬出口からの外気の流入を防止する。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（第１の実施の形態）
図１は、本発明に係る半導体素子の製造方法の第１実施の形態が用いられる薄膜トランジスタ製造装置の構成を示す構成図である。
【００２６】
本実施の形態が用いられるＴＦＴ製造装置の概略構成は、図１を参照すると、基板を搬送する搬送ロボット１１が配置された搬送室１０が構成され、搬送室１０の周りに基板の搬入出を行うロードロック室２０と、基板を加熱する予備加熱室３０と、ＣＶＤ法やＰＶＤ法により半導体膜の形成を行う半導体成膜室４０と、レーザ照射によって結晶化を行う結晶化室５０と、不対電子対を水素終端するプラズマ処理室６０と、シリコン酸化膜（第１ゲート絶縁膜）の形成を行う絶縁膜成膜室７０とが構成されている。搬送室１０とロードロック室２０とは、シャッタ８２を介して接続され、搬送室１０と半導体成膜室４０は、シャッタ８３を介して接続され、搬送室１０と結晶化室５０とは、シャッタ８４を介して接続され、搬送室１０とプラズマ処理室６０とは、シャッタ８５を介して接続され、搬送室１０と絶縁膜成膜室７０とは、シャッタ８６を介して接続されている。ロードロック室２０にはシャッタ８１によって開閉される基板搬入出口が構成されている。なお、シャッタ８１〜８６は、各処理室２０〜７０への基板の搬入出の際に、開閉され、シャッタ８１〜８６が閉じた状態で各処理室２０〜７０での基板への処理が行われる。
【００２７】
搬送室１０、予備加熱室３０、半導体成膜室４０、結晶化室５０、プラズマ処理室６０及び絶縁膜成膜室７０は、大気から遮断されており、ロードロック室２０に搬入された基板は、搬送ロボット１１により大気から遮断された状態で各処理室に搬入され、大気から遮断された状態で、下地保護膜及び半導体膜成膜処理と、結晶化処理と、水素化処理と、第１ゲート絶縁膜成膜処理とが行われる。
【００２８】
搬送室１０及び予備加熱室３０は、真空度が１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下程度に構成されている。ロードロック室２０は、大気圧（７６０Ｔｏｒｒ程度）から１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下程度となる様に構成されている。半導体成膜室４０は、真空度が１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下程度に構成され、且つアルゴンやヘリウム、水素、モノシラン、ジシラン、トリシランなどを導入できる様に構成される。結晶化室５０は、真空度が１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下程度に構成され、且つアルゴンや水素などを導入できる様に構成される。プラズマ処理室６０は、真空度が１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下程度に構成され、且つアルゴンやヘリウム、水素、モノシラン、ジシラン、トリシラン、ＴＥＯＳ、笑気ガス、酸素などを導入できる様に構成される。
【００２９】
絶縁膜成膜室７０は、大気圧（７６０Ｔｏｒｒ程度）から１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下程度となる様に構成され、且つ酸素濃度２パーセントのヘリウム（Ｈｅ）ガスを導入できる様に構成されている。なお、図１の絶縁膜成膜室７０に示されている矢印は、絶縁膜成膜室７０への基板の搬入出経路を示している。
【００３０】
次に、第１の実施の形態の動作について図２を参照して詳細に説明する。
図２は、本発明に係る半導体素子の製造方法の第１の実施の形態を示す工程図である。
【００３１】
まず、基板をロードロック室２０を介して搬送室１０に入れ、１０^−６Ｔｏｒｒ程度の減圧下とした後、基板を搬送室１０から予備加熱室３０に搬入し、予備加熱室３０で基板を４５０℃程度に予備加熱する（ステップＳ１）。
【００３２】
次に、４５０℃程度に予備加熱された基板を予備加熱室３０から搬送室１０を介して半導体成膜室４０に搬入する。この間基板は、予備加熱室３０から搬送室１０及び半導体成膜室４０の内部まで、減圧下に保持され、大気にはさらされない。半導体成膜室４０では、４３０℃程度の温度条件下で、基板の全面に厚さが２００ｎｍ程度のシリコン酸化膜からなる下地保護膜と、基板の全面に厚さが６０ｎｍ程度のアモルファスシリコン膜からなる半導体膜とをプラズマＣＶＤ法により形成する（ステップＳ２）。なお、下地保護膜としてはシリコン窒化膜等の絶縁膜やそれらの多層膜を用いることもできる。
【００３３】
次に、基板を半導体成膜室４０から搬送室１０を介して予備加熱室３０に搬入し、予備加熱室３０で基板を４９０℃程度に予備加熱する（ステップＳ３）。この間基板は、半導体成膜室４０から搬送室１０及び予備加熱室３０の内部まで、減圧下に保持され、大気にはさらされない。
【００３４】
次に、４９０℃程度に予備加熱された基板を予備加熱室３０から搬送室１０を介して結晶化室５０に搬入する。この間基板は、予備加熱室３０から搬送室１０及び結晶化室５０の内部まで、減圧下に保持され、大気にはさらされない。結晶化室５０では、基板に形成された半導体膜の少なくとも表面層を、エネルギー光（レーザ光やランプ光）によって真空中（減圧下）の非酸化性雰囲気中において溶融結晶化する（ステップＳ４）。結晶化室５０での結晶化の方法としては、６００℃以上の温度で数時間から数十時間熱処理を行うことによって半導体膜を固相で結晶化しても良い。
【００３５】
次に、基板を結晶化室５０から搬送室１０を介してプラズマ処理室６０に搬入する。この間基板は、結晶化室５０から搬送室１０及びプラズマ処理室６０の内部まで、減圧下に保持され、大気にはさらされない。プラズマ処理室６０では、基板を減圧下に保持した状態で、４０．６８ＭＨｚの酸素プラズマを照射し、引き続いて水素プラズマを照射して、半導体膜中に成在するシリコン膜の不対結合を終端化し、溶融結晶化した半導体膜に存在する欠陥を低減する（ステップＳ５）。
【００３６】
次に、基板をプラズマ処理室６０から搬送室１０を介して絶縁膜成膜室７０に搬入する。この間基板は、プラズマ処理室６０から搬送室１０及び絶縁膜成膜室７０の内部まで、減圧下に保持され、大気にはさらされない。絶縁膜成膜室７０では、酸素濃度２パーセントのヘリウム（Ｈｅ）ガスの導入により室内の圧力を１００Ｔｏｒｒ以上に設定し、４０．６８ＭＨｚの電界を印加して発生させたプラズマによりプラズマ酸化を行い、基板の半導体膜上に第１ゲート絶縁膜を形成する（ステップＳ６）。なお、プラズマ酸化処理中の絶縁膜成膜室７０の圧力は、１００Ｔｏｒｒ以上で、好ましくは、大気圧（７６０Ｔｏｒｒ程度）の±１０％の範囲で設定する。
【００３７】
次に、絶縁膜成膜室７０から酸素及びヘリウム（Ｈｅ）ガスを排気し、絶縁膜成膜室７０の真空度を搬送室１０と同じ１０⁻ ^５Ｔｏｒｒ程度にした後に、基板を絶縁膜成膜室７０から搬送室１０を介してロードロック室２０に搬入する。
【００３８】
ロードロック室２０に搬入された基板を、装置外の大気中に搬出し、フォトリソグラフィ技術を用いてパターニングを行い、素子分離をする。
【００３９】
次に、基板の全面にシリコン酸化膜からなる第２ゲート絶縁膜をプラズマＣＶＤ法により形成し、所望の厚さにし、基板の全面にタンタル薄膜等の導電膜をスパッタ法等により形成し、導電膜をフォトリソグラフィ技術を用いてパターニングし、第２ゲート絶縁膜の表面にゲート電極を形成する。
【００４０】
次に、ゲート電極をマスクとして半導体膜に対して例えばリンイオン（不純物イオン）を導入する。その結果、半導体膜１２にはゲート電極１５に対して自己整合的にソース・ドレイン領域１６が形成され、不純物イオンが導入されなかった部分はチャネル領域１７となる。次に、シリコン酸化膜からなる層間絶縁膜をプラズマＣＶＤ法等により形成する。次に、注入したリンイオンの活性化と層間絶縁膜の改質とを行う。次にコンタクトホールを形成し、しかる後にこのコンタクトホールを介してソース・ドレイン領域に導電接続するソース・ドレイン電極を形成する。このようにして基板の表面にＴＦＴを形成する。
【００４１】
以上のように、第１の実施の形態では、図２に示す、予備加熱（ステップＳ１）〜第１ゲート絶縁膜の成膜（ステップＳ６）までを大気にさらされない状態で行うと共に、予備加熱（ステップＳ１）〜水素終端化（ステップＳ５）までを１Ｔｏｒｒ以下の減圧下で行い、第１ゲート絶縁膜の成膜（ステップＳ６）を１００Ｔｏｒｒ以上の大気圧で行う。
【００４２】
（第２の実施の形態）
図３は、本発明に係る半導体素子の製造方法の第２実施の形態が用いられる薄膜トランジスタ製造装置における絶縁膜成膜室の構成を示す構成図である。
【００４３】
第２の実施の形態は、図３を参照すると、第１の実施の形態の絶縁膜成膜室７０に基板を装置外に搬出するためのシャッタ８７が設けられている。
【００４４】
絶縁膜成膜室７０で基板に第１ゲート絶縁膜を形成した後、シャッタ８７を開き、基板をシャッタ８７から装置外の大気中に搬出する。シャッタ８７からの基板の搬出後、シャッタ８７を閉じ、絶縁膜成膜室７０から大気、酸素及びヘリウム（Ｈｅ）ガスとを排気し、絶縁膜成膜室７０の真空度を搬送室１０と同じ１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下程度にした後に、次の基板をシャッタ８６を介して絶縁膜成膜室７０に搬入する。なお、シャッタ８７を開いて基板を搬出している間は、絶縁膜成膜室７０にガスを導入することで絶縁膜成膜室７０に圧力を大気圧以上にして、シャッタ８７から装置外へのガスの流れを形成することにより、絶縁膜成膜室７０への外気の流入を防止している。なお、図３に示されている矢印は、絶縁膜成膜室７０への基板の搬入出経路を示している。
【００４５】
（第３の実施の形態）
図４は、本発明に係る半導体素子の製造方法の第３実施の形態が用いられる薄膜トランジスタ製造装置における絶縁膜成膜室の構成を示す構成図であり、図５は、本発明に係る半導体素子の製造方法の第３実施の形態が用いられる薄膜トランジスタ製造装置における絶縁膜成膜室への基板搬入動作を説明する図であり、図６は、本発明に係る半導体素子の製造方法の第３実施の形態が用いられる薄膜トランジスタ製造装置における基板毎の絶縁膜成膜室搬入フローを説明する図である。
【００４６】
第３の実施の形態は、図４を参照すると、第２の実施の形態の絶縁膜成膜室７０にシャッタ８８を介して接続された圧力調整室７１を設け、圧力調整室７１をシャッタ８６を介して搬送室１０と接続される構成となっている。すなわち、基板は、搬送室１０から圧力調整室７１を介して絶縁膜成膜室７０に搬送され、絶縁膜成膜後に絶縁膜成膜室７０から直接装置外に搬出される。
【００４７】
圧力調整室７１は、ガスの導入と真空引きが行える様に構成され、絶縁膜成膜室７０の圧力と同様の大気圧程度（７６０Ｔｏｒｒ程度）から搬送室１０と同様の真空度である１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下程度となる様に構成されている。なお、圧力調整室７１に導入するガスは、絶縁膜成膜室７０で基板に第１ゲート絶縁膜を成膜するために使用するガス（酸素濃度２パーセントのヘリウム（Ｈｅ）ガス）と同一のものを使用すると好適である。
【００４８】
図５を参照すると、第１ゲート絶縁膜を形成するために、予備加熱（ステップＳ１）〜水素終端化（ステップＳ５）までの処理が行われた基板Ａを絶縁膜成膜室７０に搬入するに際し、まず、圧力調整室７１を真空引きして搬送室１０と同様の真空度にする（ステップＡ１）。基板Ａは、ステップＡ１で圧力調整室７１が真空引きされているときに、搬送室１０、もしくは予備加熱（ステップＳ１）〜水素終端化（ステップＳ５）が行われる各処理室２０〜６０に位置している。
【００４９】
圧力調整室７１が真空状態、すなわち搬送室１０と同様の真空度になると、シャッタ８６を開いて基板Ａを搬送室１０から圧力調整室７１に搬入する（ステップＡ２）。基板Ａが圧力調整室７１に搬入されるとシャッタ８６を閉じ、圧力調整室７１内を大気圧程度するためにガスを圧力調整室７１に導入する。なお、ステップＡ２において、圧力調整室７１と搬送室１０とが同一の真空度である必要はなく、圧力調整室７１の圧力を搬送室１０の圧力の±５Ｔｏｒｒ範囲内に調整した状態でシャッタ８６を開いて基板Ａを搬送室１０から圧力調整室７１に搬入することができる。
【００５０】
圧力調整室７１が大気圧状態、すなわち絶縁膜成膜室７０の圧力と同様の大気圧程度になると、シャッタ８８を開いて基板Ａを圧力調整室７１から絶縁膜成膜室７０に搬入する（ステップＡ４）。基板Ａが絶縁膜成膜室７０に搬入されるとシャッタ８８を閉じ、基板Ａに第１ゲート絶縁膜を成膜すると共に、圧力調整室７１を真空引きして搬送室１０と同様の真空度にする（ステップＢ１）。基板Ａの次に各処理が行われている基板Ｂは、ステップＢ１で圧力調整室７１が真空引きされているときに、搬送室１０、もしくは予備加熱（ステップＳ１）〜水素終端化（ステップＳ５）が行われる各処理室２０〜６０に位置している。なお、ステップＡ４において、圧力調整室７１と絶縁膜成膜室７０とが同一の圧力である必要はなく、圧力調整室７１の圧力を搬送室１０の圧力の±１０％範囲内に調整した状態でシャッタ８８を開いて基板Ａを圧力調整室７１から絶縁膜成膜室７０に搬入することができる。
【００５１】
圧力調整室７１が真空状態になると、シャッタ８６を開いて基板Ｂを搬送室１０から圧力調整室７１に搬入する（ステップＢ２）。このとき、絶縁膜成膜室７０では、基板Ａへの第１ゲート絶縁膜の成膜が行われている。
【００５２】
基板Ｂが圧力調整室７１に搬入されると、シャッタ８６を閉じ、圧力調整室７１にガスを導入して、圧力調整室７１を大気圧状態にすると共に、シャッタ８７を開いて第１ゲート絶縁膜の成膜が完了した基板Ａを絶縁膜成膜室７０から直接装置外に搬出する（ステップＢ３）。基板Ａの装置外への搬出時、すなわちシャッタ８７を開いている状態でも、絶縁膜成膜室７０に絶縁膜の成膜に使用するガスを供給し続けることで絶縁膜成膜室７０に圧力を大気圧以上にして、シャッタ８７から装置外へのガスの流れを形成することにより、絶縁膜成膜室７０への外気の流入を防止している。
【００５３】
圧力調整室７１が大気圧状態になると、シャッタ８８を開いて基板Ｂを圧力調整室７１から絶縁膜成膜室７０に搬入する（ステップＡ４）。なお、基板Ａの装置外への搬出と同時に、シャッタ８８を開いて基板Ｂを圧力調整室７１から絶縁膜成膜室７０に搬入する場合には、圧力調整室７１にガスを導入することによりシャッタ８７から装置外へのガスの流れを形成させることもできる。
【００５４】
基板Ｂが絶縁膜成膜室７０に搬入されるとシャッタ８７とシャッタ８８とを閉じ、基板Ｂに第１ゲート絶縁膜を成膜すると共に、圧力調整室７１を真空引きして搬送室１０と同様の真空度にする（ステップＢ１）。圧力調整室７１が真空状態になると、シャッタ８６を開いて基板Ｂの次の基板Ｃを搬送室１０から圧力調整室７１に搬入し、以降、ステップＢ１〜Ｂ４の処理が繰り返され、絶縁膜成膜室７０に順次搬入される基板に第１ゲート絶縁膜の成膜が行われる。
【００５５】
すなわち、第３の実施の形態では、図６に示すように、１枚目の基板Ａへの第１ゲート絶縁膜の成膜中（ステップＢ１からステップＢ３）に、圧力調整室７１を真空引きして、圧力調整室７１に次の２枚目の基板Ｂを搬入し、圧力調整室７１を再び大気圧にしておくことにより、１枚目の基板Ｂへの第１ゲート絶縁膜の成膜完了、搬出後、直ちに次の２枚目の基板Ｂを絶縁膜成膜室７０に搬入する（ステップＢ４）ことができ、真空引き、ベント待ち時間がなくなるため、高スループットでシーケンシャルに第１ゲート絶縁膜の成膜処理を行うことができる。
【００５６】
（ディスプレイ装置）
図７は、ディスプレイ装置の構成を示すブロック図であり、図８は、ディスプレイ装置の構成を示す図であり、図７及び図８に、本発明に係る第１乃至３の実施の形態によって製造した半導体素子であるＴＦＴを適用したディスプレイ装置の概要を示す。
【００５７】
ディスプレイ装置は、液晶表示装置であり、図７を参照すると、アクティブマトリクス部（画素部）１００と、データ線ドライバ１０１と、走査線ドライバ１０２とからなるアクティブマトリクス基板９４０を、タイミングコントローラ１０３と、映像信号増幅回路１０４と、映像信号発生装置１０５とによって駆動する構成となっている。アクティブマトリクス部１００、データ線ドライバ１０１及び走査線ドライバ１０２に、本発明に係る第１乃至３の実施の形態によって製造した半導体素子であるＴＦＴが用いられる。
【００５８】
またディスプレイ装置は、図８を参照すると、アクティブマトリクス基板９４０上に、アクティブマトリクス部１００、データ線ドライバ１０１及び走査線ドライバ１０２を構成するＴＦＴを同一の製造プロセスで形成する。つまり、ドライバ搭載型のアクティブマトリクス基板９４０を用いて液晶表示装置を構成し、バックライト９００と、偏光板９２０と、アクティブマトリクス基板９４０と、液晶９５０と、カラーフィルタ基板（対向基板）９６０と、偏光板９７０とからなる。
【００５９】
（電子機器）
図９は、電子機器の構成を示す図であり、図９に、上述のディスプレイ装置を用いて構成される電子機器の概要を示す。
【００６０】
電子機器は、図９を参照すると、表示情報出力源１０００と、表示情報処理回路１００１と、表示駆動回路１００２と、上述のディスプレイ装置である液晶パネル１００３と、タイミングジェネレータ１００４と、電源回路１００５とを含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、タイミングジェネレータ１００４からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００１は、タイミングジェネレータ１００４からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００１は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路或いはクランプ回路等を含むことができる。表示駆動回路１００２は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００３を表示駆動する。電源回路１００５は、上述の各回路に電力を供給する。
【００６１】
このような構成の電子機器として、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、或いは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等を挙げることができる。
【００６２】
以上説明したように、本実施の形態によれば、減圧下で半導体膜が形成された基板を大気にさらすことなく絶縁膜成膜室７０を搬入し、絶縁膜成膜室７０の圧力を１００Ｔｏｒｒ以上にしてプラズマ酸化によって第１ゲート絶縁膜を形成するため、界面準位密度を低く抑えることができ、応答時間が早く安定した良好なデバイス特性を得ることができるという効果を奏する。
【００６３】
更に、本実施の形態によれば、減圧下で半導体膜が形成された基板を大気にさらすことなく絶縁膜成膜室７０を搬入し、絶縁膜成膜室７０の圧力を大気圧程度にしてプラズマ酸化によって第１ゲート絶縁膜を形成するため、界面準位密度を更に低く抑えることができ、応答時間が早く安定した良好なデバイス特性を得ることができるという効果を奏する。
【００６４】
更に、本実施の形態によれば、搬送室１０と絶縁膜成膜室７０との間に圧力調整室７１を設けて、真空の搬送室１０から大気圧の絶縁膜成膜室７０への基板の搬入に際し、圧力調整室７１で圧力の調整を行うように構成することにより、真空引き、ベント待ち時間を無くすことができ、高スループットでシーケンシャルに第１ゲート絶縁膜の成膜処理を行うことができるという効果を奏する。
【００６５】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。
【００６６】
【発明の効果】
本発明によれば、減圧下で半導体膜が形成された基板を大気にさらすことなく絶縁膜成膜室を搬入し、絶縁膜成膜室の圧力を１００Ｔｏｒｒ以上にしてプラズマ酸化によって第１ゲート絶縁膜を形成するため、界面準位密度を低く抑えることができ、応答時間が早く安定した良好なデバイス特性を得ることができるという効果を奏する。
【００６７】
更に、本発明によれば、減圧下で半導体膜が形成された基板を大気にさらすことなく絶縁膜成膜室を搬入し、絶縁膜成膜室の圧力を大気圧程度にしてプラズマ酸化によって第１ゲート絶縁膜を形成するため、界面準位密度を更に低く抑えることができ、応答時間が早く安定した良好なデバイス特性を得ることができるという効果を奏する。
【００６８】
更に、本発明によれば、搬送室と絶縁膜成膜室との間に圧力調整室を設けて、真空の搬送室から大気圧の絶縁膜成膜室への基板の搬入に際し、圧力調整室で圧力の調整を行うように構成することにより、真空引き、ベント待ち時間を無くすことができ、高スループットでシーケンシャルに第１ゲート絶縁膜の成膜処理を行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の製造方法の第１実施の形態が用いられる薄膜トランジスタ製造装置の構成を示す構成図である。
【図２】本発明に係る半導体素子の製造方法の第１の実施の形態を示す工程図である。
【図３】本発明に係る半導体素子の製造方法の第２実施の形態が用いられる薄膜トランジスタ製造装置における絶縁膜成膜室の構成を示す構成図である。
【図４】本発明に係る半導体素子の製造方法の第３実施の形態が用いられる薄膜トランジスタ製造装置における絶縁膜成膜室の構成を示す構成図である。
【図５】本発明に係る半導体素子の製造方法の第３実施の形態が用いられる薄膜トランジスタ製造装置における絶縁膜成膜室への基板搬入動作を説明する図である。
【図６】本発明に係る半導体素子の製造方法の第３実施の形態が用いられる薄膜トランジスタ製造装置における基板毎の絶縁膜成膜室搬入フローを説明する図である。
【図７】ディスプレイ装置の構成を示すブロック図である。
【図８】ディスプレイ装置の構成を示す図である。
【図９】電子機器の構成を示す図である。
【符号の説明】
１０　搬送室
１１　搬送ロボット
２０　ロードロック室
３０　予備加熱室
４０　半導体成膜室
５０　結晶化室
６０　プラズマ処理室
７０　絶縁膜成膜室
７１　圧力調整室
８１〜８８　シャッタ

Claims

半導体素子の製造方法において、
５Ｔｏｒｒ以下の圧力下にて半導体膜を形成する工程と、
１００Ｔｏｒｒ以上の圧力下にて前記半導体膜上に絶縁膜を形成する工程と、
を備えることを特徴とする半導体素子の製造方法。
請求項１に記載の半導体素子の製造方法において、
前記絶縁膜を形成する工程は前記半導体膜をプラズマ酸化する工程を含み、
前記プラズマ酸化が、大気圧の±１０％の範囲内の圧力下にて行われることを特徴とする半導体素子の製造方法。
請求項１又は請求項２に記載の半導体素子の製造方法において、
前記半導体膜を形成する工程と前記絶縁膜を形成する工程との間に、前記半導体膜を搬送する工程を更に具備し、
前記搬送が１×１０⁻ ^８Ｔｏｒｒ〜５Ｔｏｒｒの圧力下にて行われることを特徴とする半導体素子の製造方法。
半導体素子の製造方法において、
半導体膜が形成された第１の基材を第１の圧力に保持された搬送室から圧力調節室に移動する工程と、
前記圧力調節室を気密にした状態でその内部圧力を第２の圧力にする工程と、
前記基材を前記圧力調節室から成膜室内に移動させる工程と、
前記成膜室内を前記第２の圧力の±１０％の範囲内にし、前記半導体膜上に酸化膜を形成する工程と、
を備えたことを特徴とする半導体素子の製造方法。
請求項４に記載の半導体素子の製造方法において、
前記絶縁膜を形成する工程は前記半導体膜をプラズマ酸化する工程を含んでなることを特徴とする半導体素子の製造方法。
請求項４又は請求項５に記載の半導体素子の製造方法において、
前記第１の圧力は、１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下であり、
前記第２の圧力は１００Ｔｏｒｒ以上８３６Ｔｏｒｒ以下であることを特徴とする半導体素子の製造方法。
請求項４乃至請求項６のうちいずれかに記載の半導体素子の製造方法において、
前記圧力調節室及び、前記成膜室内には実質的に同一組成のガスを注入することを特徴とする半導体素子の製造方法。
請求項４乃至請求項７のうちいずれかに記載の半導体素子の製造方法において、
５Ｔｏｒｒ以下の圧力下にて前記基材上に前記半導体膜を形成する工程を更に具備することを特徴とする半導体素子の製造方法。
請求項１乃至請求項８のうちいずれかに記載の方法により製造される半導体素子を含むことを特徴とする半導体素子を用いた集積回路。
スイッチング素子と、前記スイッチング素子により制御される電気光学層と、を含むディスプレイ装置において、
前記スイッチング素子は、請求項１乃至請求項８のうちいずれかに記載の方法により製造される半導体素子を含むことを特徴とするディスプレイ装置。
表示部としてディスプレイ装置を含む電子機器において、前記表示部として請求項１０に記載のディスプレイ装置を搭載したことを特徴とする電子機器。
成膜室内にて基材に膜を形成する成膜方法において、
第１の基材を第１の圧力に保持された搬送室から圧力調節室に移動する工程と、
前記圧力調節室を気密にした状態でその内部圧力を第２圧力にする工程と、
前記基材を前記圧力調節室から前記成膜室内に移動させる工程と、
前記成膜室内を前記第２圧力の±１０％の範囲内にし、前記第１の基材に前記膜を形成する工程と、を具備することを特徴とする成膜方法。
請求項１２に記載の成膜方法において、
前記第１の基板が前記成膜室内に移動した後に、第２の基板を前記搬送室から前記圧力調節室に移動する工程を更に含んでなり、前記第１の基材に前記膜を形成する工程と同時期に前記圧力調節室の内部圧力を前記第２の圧力にすることを特徴とする成膜方法。
請求項１２又は請求項１３に記載の成膜方法において、
前記第１の圧力は、１×１０⁻ ^８Ｔｏｒｒ以上５Ｔｏｒｒ以下の圧力であり、前記第２圧力は、１００Ｔｏｒｒ以上８３６Ｔｏｒｒ以下の圧力であることを特徴とする成膜方法。
成膜装置において、
内部を第１の圧力に保持可能な搬送路と、
前記搬送路と接続されており内部圧力が可変である圧力調節室と、
前記圧力調節室と接続されている成膜室と、を備え、
前記成膜室の内部圧力は第２の圧力に保持可能であり、
前記圧力調節室は、前記第１の圧力の±５Ｔｏｒｒ範囲内の圧力、及び前記第２の圧力の±１０％範囲内の圧力の両圧力にその内部圧力を調節可能であることを特徴とする成膜装置。
請求項１５に記載の成膜装置において、
前記搬送路に接続された第２の成膜室を更に備えてなることを特徴とする成膜装置。
請求項１５又は請求項１６に記載の成膜装置において、前記第２の成膜室に設けられ、被成膜物を搬出する搬出口と、前記第２の成膜室に気体を流入させる気体供給機構と、を更に具備し、前記気体供給機構は前記搬出口が開いているときに前記気体を前記第２の成膜室に流入するよう構成されてなることを特徴とする成膜装置。