JP2004012544A - アクティブマトリクス基板及びその製造方法、並びにそのアクティブマトリクス基板を用いた表示装置 - Google Patents
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Abstract
【課題】基板のサイズが大型になっても、製造工程中に発生する静電気の影響を小さくすることができる。
【解決手段】１辺の長さが１０００ｍｍ以上を有するように形成され、第一及び第二の信号配線等の各素子が形成された表面側に対する裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な凸部によって粗面部が形成されているので、１辺が１０００ｍｍ以上である大型の基板に対して、アクテクリブマトリクス基板を構成する第一の信号配線等の各素子を形成する工程を実施しても、その製造工程中に発生する剥離帯電等の静電気不良を低いレベルに抑制することができ、静電気に起因して各素子に発生する損傷等を防止することができる。このため、製造工程における良品率を向上させ、製造コストを低減することができる。
【選択図】 図１
【解決手段】１辺の長さが１０００ｍｍ以上を有するように形成され、第一及び第二の信号配線等の各素子が形成された表面側に対する裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な凸部によって粗面部が形成されているので、１辺が１０００ｍｍ以上である大型の基板に対して、アクテクリブマトリクス基板を構成する第一の信号配線等の各素子を形成する工程を実施しても、その製造工程中に発生する剥離帯電等の静電気不良を低いレベルに抑制することができ、静電気に起因して各素子に発生する損傷等を防止することができる。このため、製造工程における良品率を向上させ、製造コストを低減することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数本の第一の信号配線と、この第一の信号配線に交差するように形成された第二の信号配線と、第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、第一及び第二の信号配線に接続された複数のスイッチング素子と、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極とを基板上に有するアクティブマトリクス基板及びその製造方法、並びにそのアクティブマトリクス基板を用いた表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、画素電極をマトリクス状に配置したアクティブマトリクス基板と、このアクティブマトリクス基板に対向して配置される対向基板と、このアクティブマトリクス基板と対向基板との間に充填される液晶層とによって、大略構成される。
【０００３】
アクティブマトリクス基板は、ガラス等の透明絶縁基板上に、複数の第一の信号配線と、この第一の信号配線に交差するように形成された複数の第二の信号配線と、第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、第一及び第二の信号配線に接続された複数のスイッチング素子と、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極とを有している。
【０００４】
このアクティブマトリクス基板に用いられるスイッチング素子としては、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒｎｓｉｓｔｅｒ：薄膜トランジスタ）を用いることが一般的に知れらている。
【０００５】
このアクティブマトリクス基板を構成する第一及び第二の信号配線、ＴＦＴ等のスイッチング素子、絵素となる画素電極は、それぞれ、薄膜技術を用いて形成される。このアクティブマトリクス基板の製造工程においては、使用する基板の面積を大型化すれば製造効率を向上することができるため、より大きな基板を用いた製造技術に関する開発が行われている。
【０００６】
【発明が解決しようとする課題】
液晶表示装置の一方の基板として用いられるアクティブマトリクス基板は、上記のように、ガラス等の透明絶縁性基板上にＴＦＴ等を形成することにより製造されるが、半導体基板を用いたデバイスに比較して、その製造工程中に発生する静電気の影響を受け易いという問題がある。このような静電気が発生すると、基板上の薄膜トランジスタ等に、素子破壊が発生するおそれが生じる。
【０００７】
製造工程中に発生する静電気の問題としては、基板を搬送する際、特に、基板をステージから持ち上げる際の剥離帯電による静電気の影響が問題であり、使用する基板のサイズが大きくなる程、その影響は大きくなる。
【０００８】
このような静電気の影響を小さくするために、イオンを含む空気を基板に向けて吹き付ける除電ブローという方法を用いることが一般に知られている。しかし、除電ブローを行うことによって得られる除電効果も、基板のサイズが大きくなる程小さくなるため、基板のサイズが拡大するに従って、静電気の問題は大きくなる。基板サイズが大きくなる程、静電気の影響が大きくなる理由としては、基板面積の大型化に比例して基板とステージとの接触面積が大きくなり、このために、剥離帯電等によって発生する電荷量が大きくなること等が考えられている。また、基板サイズが大きくなれば、除電ブローを均一に吹き付けることが困難になり帯電の影響を除去することが難しくなる。
【０００９】
本発明は、上記問題を解決するためになされたものであり、基板のサイズが大型になっても、製造工程中に発生する静電気の影響を小さくすることができるアクティブクマトリクス基板及びその製造方法、並びにそのアクティブマトリクス基板を用いた表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明のアクティブマトリクス基板は、複数本の第一の信号配線と、この第一の信号配線に交差するように形成された第二の信号配線と、第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、第一及び第二の信号配線に接続された複数のスイッチング素子と、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極とを基板の表面上に有するアクティブマトリクス基板であって、１辺の長さが１０００ｍｍ以上を有するように形成され、該表面に対する裏面に０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な凸部によって粗面部が形成されていることを特徴とするものである。
【００１１】
また、本発明のアクティブマトリクス基板の製造方法は、１辺の長さが１０００ｍｍ以上である基板の裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な凸部の粗面部を形成する工程と、該基板の表面上に、第一の方向に延びる複数本の第一の信号配線を形成する工程と、該第一の信号配線上に絶縁膜を介して、該第一の方向とは異なる第二の方向に延びる複数本の第二の信号配線と、該第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、該第一及び第二の信号配線に接続された複数本のスイッチング素子とを形成する工程と、該第一及び第二の信号配線及び該スイッチング素子上に、絶縁膜を介して、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極を形成する工程と、を包含することを特徴とするものである。
【００１２】
また、本発明の表示装置は、上記本発明のアクティブマトリクス基板を一方の基板として用いることを特徴とするものである。
【００１３】
上記構成の本発明のアクティブマトリクス基板は、１辺の長さが１０００ｍｍ以上を有するように形成されており、第一及び第二の信号配線、スイッチング素子、画素電極等の各素子が形成された表面側に対する裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な粗面部が形成されている。
【００１４】
このような微小な粗面部が裏面側に形成されていることにより、１辺が１０００ｍｍ以上である大型の基板に対して、アクテクリブマトリクス基板を構成する第一及び第二の信号配線等の各素子を形成する工程を実施しても、その製造工程中に発生する剥離帯電等の静電気を抑制することができ、静電気に起因して各素子に発生する損傷等を防止することができる。この微小な粗面部は、１００ｎｍ未満に形成しているので、このアクティブ素子を用いて表示装置を構成した場合にも、コントラストが低下することを防止することができる。
【００１５】
【発明の実施の形態】
液晶表示装置の一方の基板として用いられる本発明のアクティブマトリクス基板について、以下、詳細に説明する。なお、本発明のアクティブマトリクス基板は、一般的に知られているアクティブマトリクス基板と外形上はほぼ同一であるのて、その図示は省略する。
【００１６】
本発明のアクティブマトリクス基板は、基板サイズが大型であり、例えば、１ｍ（縦）×１．２ｍ（横）×０．７ｍｍ（厚さ）を有している。また、このガラス基板の裏面には、０．３ｎｍ〜１００ｎｍの範囲に微小な凹凸が形成されている。本実施の形態では、基板の裏面に、０．３ｎｍ程度の凹凸を形成した。
【００１７】
ガラス基板の表面には、複数のゲート配線が形成される。この複数のゲート配線上には、窒化シリコン膜等の絶縁膜を介して、複数の複数のソース配線が各ゲート配線と交差状態に形成される。各ゲート配線と各ソース配線との所定の交差部分の近傍には、スイッチング素子である薄膜トランジスタが、それぞれ形成されている。そして、各薄膜トランジスタには、それぞれ、絵素となる画素電極が接続されている。各画素電極は、各ゲート配線と各ソース配線との交差部分に沿う形状に形成されて、基板上にマトリクス状に配置されている。基板上の各ゲート電極及びソース電極は、Ｔａ等の金属製の導電材料により形成され、画素電極は、ＩＴＯ等の透明な導電性材料により形成される。
【００１８】
このような構成のアクティブマトリクス基板と対向して対向基板をシール材を介して貼り合わせ、このアクティブマトリクス基板と対向基板との間に、液晶を注入して液晶層を形成する等を行うことによって、液晶表示装置が作製される。アクティブマトリクス基板に対向して配置される対向基板には、カラーフィルター、対向電極等が形成されている。
【００１９】
上記に説明したように、本発明のアクティブマトリクス基板は、１ｍ×１ｍ程度の寸法を有する大型の基板の裏面に、０．３ｎｍ程度の微小な凹凸が形成されている。このような微小な凹凸が基板の裏面に形成されていることにより、本発明のアクティブマトリクス基板は、その製造工程中において、基板をステージより持ち上げる際等に発生する剥離帯電を防止することができる。
【００２０】
この微小な凹凸の高さは、０．３ｎｍに満たない場合には、基板に帯電される帯電量は、２．０ｋＶを上回り、１ｍ×１ｍの基板において静電気が発生する。一方、微小な凹凸の高さが１００ｎｍを超えた場合には、基板が白濁するため、表示装置に用いた場合に、コントラストが低下する。
【００２１】
したがって、ガラス基板の裏面に形成される微小な凹凸の高さは、０．３ｎｍ〜１００ｎｍ程度の範囲であることが好ましい。微小な凹凸がこのような範囲であれば、基板が白濁することなく、静電気の発生による素子破壊を防止することができる。
【００２２】
次に、本発明のアクティブマトリクス基板の製造方法について説明する。
【００２３】
まず、大型のガラス基板、例えば、１ｍ（縦）×１．２ｍ（横）×０．７ｍｍ（厚さ）の基板サイズを有するガラス基板の裏面を、薬液濃度が（１００：１）であるＢＨＦバッファードフッ酸からなるエッチング液に浸すことにより、基板の裏面に、０．３ｎｍの微小な凹凸を形成する。なお、本実施の形態では、薬液処理により基板の裏面に凹凸を形成したが、微細な凹凸が形成されるのであれば、他の方法で微小な凹凸を形成してもよく、例えば、研磨処理によって凹凸を形成してもよい。
【００２４】
次に、基板の表面に、スパッタ法を用いて、タンタル（Ｔａ）薄膜を形成し、続いて、このタンタル薄膜に対して、フォトリソ法により、複数のゲート配線及びこのゲート配線に接続される、スイッチング素子のゲート電極を形成する。
【００２５】
次に、プラズマＣＶＤ法を用いて、窒化シリコン膜からなる絶縁膜をゲート配線、ゲート電極が形成された基板表面上の全面に形成し、続いて、この絶縁膜上に、ノンドープのアモルファスシリコン膜からなる真性半導体層と、リン（Ｐ）がドープされたｎ＋アモルファスシリコン層からなるｎ＋層とを連続的に成膜する。
【００２６】
次に、フォトリソ法を用いて、真性半導体層及びｎ＋層のゲート電極上に該当する部分を島状パターンにパターニングする。
【００２７】
次に、スパッタ法を用いて、タンタル（Ｔａ）膜を形成した後、フォトリソ法を用いて、ゲート配線に直交する複数のソース配線と、このソース配線に電気的に接続するソース電極とドレイン電極とを形成する。
【００２８】
このソース電極とドレイン電極とは、下層の島状パターン上で分極されることによって、薄膜トランジスタが形成される。
【００２９】
次に、スパッタ法を用いて、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｈｉｎ Ｏｘｉｄｅ）からなる透明電極膜を形成した後、フォトリソ法によって、画素電極を形成する。この画素電極は、薄膜トランジスタのドレイン電極に接続されている。
【００３０】
次に、プラズマＣＶＤ法を用いて、窒化シリコン膜からなる保護膜を、画素電極が形成された基板表面の全面にわたって形成する。
【００３１】
以上の工程を経て、本発明のアクティブマトリクス基板が製造される。
【００３２】
さらに、このアクティブマトリクス基板を液晶表示装置に用いる場合、このアクティブマトリクス基板の表面上に、ポリイミドからなる配向膜を形成した後、ラビング法を用いて配向処理を施す。
【００３３】
このアクティブマトリクス基板に対向して対向基板を配置する。アクティブマトリクス基板に対向して配置される対向基板は、絶縁基板を有し、この絶縁基板上にカラーフィルター層が形成されている。このカラーフィルター層は、所定のパターンに配置された、クロム（Ｃｒ）からなるブラックマスクと、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の色層と、このブラックマスク及び色層上を覆うように設けられたオーバーコート層とから形成される。そして、このカラーフィルター層上には、全面にわたって、ＩＴＯ（ｉｎｄｉｕｍ Ｔｈｉｎ Ｏｘｉｄｅ）のような透明導電膜からなる対向電極が形成されている。さらに、この対向電極上には、ポリイミドからなる配向膜が形成される。配向膜は、ラビング法により配向処理が施される。
【００３４】
アクティブマトリクス基板と対向基板とは、エポキシ系の樹脂からなるシール材を介して貼り合わされ、これにより貼り合わせパネルが作製される。この貼り合わせパネルのアクティブマトリクス基板と対向基板との間には、減圧法により、液晶が注入され、液晶層が形成される。このような液晶層が形成されれば、液晶表示装置が完成する。
【００３５】
次に、本発明のアクティブマトリクス基板の製造過程中に発生する基板の帯電を防止する効果について検証した実験結果について説明する。
【００３６】
はじめに、この検証のための実験操作について説明する。
【００３７】
まず、この実験では、図示を省略するチャンバー内に、テフロン（登録商標）を材料とする直径５ｍｍの支持ピンを備えた。さらに、このチャンバー内には、アルマイトによって形成された１０２０ｍｍ（縦）×１２２０ｍｍ（横）のサイズを有するステージと、放電によってイオン化した分子を含む窒素ガスを吹き付ける吹き出し口を有する除電ブロー装置を備えた。支持ピンは、ステージの表面（ガラス基板の載置面）に設けられる支持ピン格納用の穴に格納されており、基板を持ち上げる場合にのみ、この格納用の穴から導出される。
【００３８】
チャンバー内のステージ上に、スパッタリング法を用いて表面にＡｌ薄膜を２００ｎｍの膜厚にて形成したガラス基板（基板サイズ：１０００ｍｍ×１２００ｍｍ）を設置し、このガラス基板を支持ピンを用いてステージから持ち上げる際に発生する帯電量（ｋＶ）を測定した。
【００３９】
この際、ガラス基板におけるＡｌ薄膜が形成された表面（アクティブ素子形成面）に対して、除電ブロー装置により、イオンを含む空気を、流量（１２リットル／分）で吹き付けた。また、チャンバー内は、通常の大気圧、温度を２３℃とした。
【００４０】
このような条件において、裏面に種々の高さに凹凸を形成したガラス基板に対する帯電量（静電量）を測定し、基板の裏面の凹凸の高さと帯電量（静電量）との関係を調べた。
【００４１】
このような実験結果を図１のグラフに示す。
【００４２】
本実験においては、１辺の長さが１ｍを超える大型のガラス基板を用いた場合、基板の帯電量が２．０ｋＶを超えると、ガラス基板の周辺、ステージ間に放電現象が発生し、基板上のＡｌ膜に損傷が生じることによって膜自体に不良が生じ、また、放電時の膜の飛散によってダストの発生するという現象を観測した。
【００４３】
したがって、搬送等の操作時に、ガラス基板の帯電量が２．０ｋＶ以下となることが望ましく、そのためには、ガラス基板の裏面の凹凸の高さが０．３ｍｍ以上であることが望ましいということが明らかとなった。
【００４４】
一方、図示は省略するが、ガラス基板の裏面の凹凸の高さが１００ｎｍを超えると、ガラス基板が白濁し、表示装置を構成した場合にコントラストが低下することが併せて明らかとなった。
【００４５】
【発明の効果】
以上説明した本発明のアクティブマトリクス基板は、１辺の長さが１０００ｍｍ以上を有するように形成されており、第一及び第二の信号配線、スイッチング素子、画素電極等の各素子が形成された表面側に対する裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な粗面部が形成されているので、１辺が１０００ｍｍ以上である大型の基板に対して、アクテクリブマトリクス基板を構成する第一及び第二の信号配線等の各素子を形成する工程を実施しても、その製造工程中に発生する剥離帯電等の静電気不良を低いレベルに抑制することができ、静電気に起因して各素子に発生する損傷等を防止することができる。このため、製造工程における良品率を向上させ、製造コストを低減することができる。この微小な粗面部は、１００ｎｍ未満に形成しているので、このアクティブ素子を用いて表示装置を構成した場合にも、コントラストが低下することを防止することができる。
【図面の簡単な説明】
【図１】本発明のアクティブマトリクス基板の製造工程における基板裏面の微小粗面部の高さと基板の帯電量との関係を示すグラフである。
【発明の属する技術分野】
本発明は、複数本の第一の信号配線と、この第一の信号配線に交差するように形成された第二の信号配線と、第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、第一及び第二の信号配線に接続された複数のスイッチング素子と、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極とを基板上に有するアクティブマトリクス基板及びその製造方法、並びにそのアクティブマトリクス基板を用いた表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、画素電極をマトリクス状に配置したアクティブマトリクス基板と、このアクティブマトリクス基板に対向して配置される対向基板と、このアクティブマトリクス基板と対向基板との間に充填される液晶層とによって、大略構成される。
【０００３】
アクティブマトリクス基板は、ガラス等の透明絶縁基板上に、複数の第一の信号配線と、この第一の信号配線に交差するように形成された複数の第二の信号配線と、第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、第一及び第二の信号配線に接続された複数のスイッチング素子と、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極とを有している。
【０００４】
このアクティブマトリクス基板に用いられるスイッチング素子としては、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒｎｓｉｓｔｅｒ：薄膜トランジスタ）を用いることが一般的に知れらている。
【０００５】
このアクティブマトリクス基板を構成する第一及び第二の信号配線、ＴＦＴ等のスイッチング素子、絵素となる画素電極は、それぞれ、薄膜技術を用いて形成される。このアクティブマトリクス基板の製造工程においては、使用する基板の面積を大型化すれば製造効率を向上することができるため、より大きな基板を用いた製造技術に関する開発が行われている。
【０００６】
【発明が解決しようとする課題】
液晶表示装置の一方の基板として用いられるアクティブマトリクス基板は、上記のように、ガラス等の透明絶縁性基板上にＴＦＴ等を形成することにより製造されるが、半導体基板を用いたデバイスに比較して、その製造工程中に発生する静電気の影響を受け易いという問題がある。このような静電気が発生すると、基板上の薄膜トランジスタ等に、素子破壊が発生するおそれが生じる。
【０００７】
製造工程中に発生する静電気の問題としては、基板を搬送する際、特に、基板をステージから持ち上げる際の剥離帯電による静電気の影響が問題であり、使用する基板のサイズが大きくなる程、その影響は大きくなる。
【０００８】
このような静電気の影響を小さくするために、イオンを含む空気を基板に向けて吹き付ける除電ブローという方法を用いることが一般に知られている。しかし、除電ブローを行うことによって得られる除電効果も、基板のサイズが大きくなる程小さくなるため、基板のサイズが拡大するに従って、静電気の問題は大きくなる。基板サイズが大きくなる程、静電気の影響が大きくなる理由としては、基板面積の大型化に比例して基板とステージとの接触面積が大きくなり、このために、剥離帯電等によって発生する電荷量が大きくなること等が考えられている。また、基板サイズが大きくなれば、除電ブローを均一に吹き付けることが困難になり帯電の影響を除去することが難しくなる。
【０００９】
本発明は、上記問題を解決するためになされたものであり、基板のサイズが大型になっても、製造工程中に発生する静電気の影響を小さくすることができるアクティブクマトリクス基板及びその製造方法、並びにそのアクティブマトリクス基板を用いた表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明のアクティブマトリクス基板は、複数本の第一の信号配線と、この第一の信号配線に交差するように形成された第二の信号配線と、第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、第一及び第二の信号配線に接続された複数のスイッチング素子と、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極とを基板の表面上に有するアクティブマトリクス基板であって、１辺の長さが１０００ｍｍ以上を有するように形成され、該表面に対する裏面に０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な凸部によって粗面部が形成されていることを特徴とするものである。
【００１１】
また、本発明のアクティブマトリクス基板の製造方法は、１辺の長さが１０００ｍｍ以上である基板の裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な凸部の粗面部を形成する工程と、該基板の表面上に、第一の方向に延びる複数本の第一の信号配線を形成する工程と、該第一の信号配線上に絶縁膜を介して、該第一の方向とは異なる第二の方向に延びる複数本の第二の信号配線と、該第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、該第一及び第二の信号配線に接続された複数本のスイッチング素子とを形成する工程と、該第一及び第二の信号配線及び該スイッチング素子上に、絶縁膜を介して、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極を形成する工程と、を包含することを特徴とするものである。
【００１２】
また、本発明の表示装置は、上記本発明のアクティブマトリクス基板を一方の基板として用いることを特徴とするものである。
【００１３】
上記構成の本発明のアクティブマトリクス基板は、１辺の長さが１０００ｍｍ以上を有するように形成されており、第一及び第二の信号配線、スイッチング素子、画素電極等の各素子が形成された表面側に対する裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な粗面部が形成されている。
【００１４】
このような微小な粗面部が裏面側に形成されていることにより、１辺が１０００ｍｍ以上である大型の基板に対して、アクテクリブマトリクス基板を構成する第一及び第二の信号配線等の各素子を形成する工程を実施しても、その製造工程中に発生する剥離帯電等の静電気を抑制することができ、静電気に起因して各素子に発生する損傷等を防止することができる。この微小な粗面部は、１００ｎｍ未満に形成しているので、このアクティブ素子を用いて表示装置を構成した場合にも、コントラストが低下することを防止することができる。
【００１５】
【発明の実施の形態】
液晶表示装置の一方の基板として用いられる本発明のアクティブマトリクス基板について、以下、詳細に説明する。なお、本発明のアクティブマトリクス基板は、一般的に知られているアクティブマトリクス基板と外形上はほぼ同一であるのて、その図示は省略する。
【００１６】
本発明のアクティブマトリクス基板は、基板サイズが大型であり、例えば、１ｍ（縦）×１．２ｍ（横）×０．７ｍｍ（厚さ）を有している。また、このガラス基板の裏面には、０．３ｎｍ〜１００ｎｍの範囲に微小な凹凸が形成されている。本実施の形態では、基板の裏面に、０．３ｎｍ程度の凹凸を形成した。
【００１７】
ガラス基板の表面には、複数のゲート配線が形成される。この複数のゲート配線上には、窒化シリコン膜等の絶縁膜を介して、複数の複数のソース配線が各ゲート配線と交差状態に形成される。各ゲート配線と各ソース配線との所定の交差部分の近傍には、スイッチング素子である薄膜トランジスタが、それぞれ形成されている。そして、各薄膜トランジスタには、それぞれ、絵素となる画素電極が接続されている。各画素電極は、各ゲート配線と各ソース配線との交差部分に沿う形状に形成されて、基板上にマトリクス状に配置されている。基板上の各ゲート電極及びソース電極は、Ｔａ等の金属製の導電材料により形成され、画素電極は、ＩＴＯ等の透明な導電性材料により形成される。
【００１８】
このような構成のアクティブマトリクス基板と対向して対向基板をシール材を介して貼り合わせ、このアクティブマトリクス基板と対向基板との間に、液晶を注入して液晶層を形成する等を行うことによって、液晶表示装置が作製される。アクティブマトリクス基板に対向して配置される対向基板には、カラーフィルター、対向電極等が形成されている。
【００１９】
上記に説明したように、本発明のアクティブマトリクス基板は、１ｍ×１ｍ程度の寸法を有する大型の基板の裏面に、０．３ｎｍ程度の微小な凹凸が形成されている。このような微小な凹凸が基板の裏面に形成されていることにより、本発明のアクティブマトリクス基板は、その製造工程中において、基板をステージより持ち上げる際等に発生する剥離帯電を防止することができる。
【００２０】
この微小な凹凸の高さは、０．３ｎｍに満たない場合には、基板に帯電される帯電量は、２．０ｋＶを上回り、１ｍ×１ｍの基板において静電気が発生する。一方、微小な凹凸の高さが１００ｎｍを超えた場合には、基板が白濁するため、表示装置に用いた場合に、コントラストが低下する。
【００２１】
したがって、ガラス基板の裏面に形成される微小な凹凸の高さは、０．３ｎｍ〜１００ｎｍ程度の範囲であることが好ましい。微小な凹凸がこのような範囲であれば、基板が白濁することなく、静電気の発生による素子破壊を防止することができる。
【００２２】
次に、本発明のアクティブマトリクス基板の製造方法について説明する。
【００２３】
まず、大型のガラス基板、例えば、１ｍ（縦）×１．２ｍ（横）×０．７ｍｍ（厚さ）の基板サイズを有するガラス基板の裏面を、薬液濃度が（１００：１）であるＢＨＦバッファードフッ酸からなるエッチング液に浸すことにより、基板の裏面に、０．３ｎｍの微小な凹凸を形成する。なお、本実施の形態では、薬液処理により基板の裏面に凹凸を形成したが、微細な凹凸が形成されるのであれば、他の方法で微小な凹凸を形成してもよく、例えば、研磨処理によって凹凸を形成してもよい。
【００２４】
次に、基板の表面に、スパッタ法を用いて、タンタル（Ｔａ）薄膜を形成し、続いて、このタンタル薄膜に対して、フォトリソ法により、複数のゲート配線及びこのゲート配線に接続される、スイッチング素子のゲート電極を形成する。
【００２５】
次に、プラズマＣＶＤ法を用いて、窒化シリコン膜からなる絶縁膜をゲート配線、ゲート電極が形成された基板表面上の全面に形成し、続いて、この絶縁膜上に、ノンドープのアモルファスシリコン膜からなる真性半導体層と、リン（Ｐ）がドープされたｎ＋アモルファスシリコン層からなるｎ＋層とを連続的に成膜する。
【００２６】
次に、フォトリソ法を用いて、真性半導体層及びｎ＋層のゲート電極上に該当する部分を島状パターンにパターニングする。
【００２７】
次に、スパッタ法を用いて、タンタル（Ｔａ）膜を形成した後、フォトリソ法を用いて、ゲート配線に直交する複数のソース配線と、このソース配線に電気的に接続するソース電極とドレイン電極とを形成する。
【００２８】
このソース電極とドレイン電極とは、下層の島状パターン上で分極されることによって、薄膜トランジスタが形成される。
【００２９】
次に、スパッタ法を用いて、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｈｉｎ Ｏｘｉｄｅ）からなる透明電極膜を形成した後、フォトリソ法によって、画素電極を形成する。この画素電極は、薄膜トランジスタのドレイン電極に接続されている。
【００３０】
次に、プラズマＣＶＤ法を用いて、窒化シリコン膜からなる保護膜を、画素電極が形成された基板表面の全面にわたって形成する。
【００３１】
以上の工程を経て、本発明のアクティブマトリクス基板が製造される。
【００３２】
さらに、このアクティブマトリクス基板を液晶表示装置に用いる場合、このアクティブマトリクス基板の表面上に、ポリイミドからなる配向膜を形成した後、ラビング法を用いて配向処理を施す。
【００３３】
このアクティブマトリクス基板に対向して対向基板を配置する。アクティブマトリクス基板に対向して配置される対向基板は、絶縁基板を有し、この絶縁基板上にカラーフィルター層が形成されている。このカラーフィルター層は、所定のパターンに配置された、クロム（Ｃｒ）からなるブラックマスクと、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の色層と、このブラックマスク及び色層上を覆うように設けられたオーバーコート層とから形成される。そして、このカラーフィルター層上には、全面にわたって、ＩＴＯ（ｉｎｄｉｕｍ Ｔｈｉｎ Ｏｘｉｄｅ）のような透明導電膜からなる対向電極が形成されている。さらに、この対向電極上には、ポリイミドからなる配向膜が形成される。配向膜は、ラビング法により配向処理が施される。
【００３４】
アクティブマトリクス基板と対向基板とは、エポキシ系の樹脂からなるシール材を介して貼り合わされ、これにより貼り合わせパネルが作製される。この貼り合わせパネルのアクティブマトリクス基板と対向基板との間には、減圧法により、液晶が注入され、液晶層が形成される。このような液晶層が形成されれば、液晶表示装置が完成する。
【００３５】
次に、本発明のアクティブマトリクス基板の製造過程中に発生する基板の帯電を防止する効果について検証した実験結果について説明する。
【００３６】
はじめに、この検証のための実験操作について説明する。
【００３７】
まず、この実験では、図示を省略するチャンバー内に、テフロン（登録商標）を材料とする直径５ｍｍの支持ピンを備えた。さらに、このチャンバー内には、アルマイトによって形成された１０２０ｍｍ（縦）×１２２０ｍｍ（横）のサイズを有するステージと、放電によってイオン化した分子を含む窒素ガスを吹き付ける吹き出し口を有する除電ブロー装置を備えた。支持ピンは、ステージの表面（ガラス基板の載置面）に設けられる支持ピン格納用の穴に格納されており、基板を持ち上げる場合にのみ、この格納用の穴から導出される。
【００３８】
チャンバー内のステージ上に、スパッタリング法を用いて表面にＡｌ薄膜を２００ｎｍの膜厚にて形成したガラス基板（基板サイズ：１０００ｍｍ×１２００ｍｍ）を設置し、このガラス基板を支持ピンを用いてステージから持ち上げる際に発生する帯電量（ｋＶ）を測定した。
【００３９】
この際、ガラス基板におけるＡｌ薄膜が形成された表面（アクティブ素子形成面）に対して、除電ブロー装置により、イオンを含む空気を、流量（１２リットル／分）で吹き付けた。また、チャンバー内は、通常の大気圧、温度を２３℃とした。
【００４０】
このような条件において、裏面に種々の高さに凹凸を形成したガラス基板に対する帯電量（静電量）を測定し、基板の裏面の凹凸の高さと帯電量（静電量）との関係を調べた。
【００４１】
このような実験結果を図１のグラフに示す。
【００４２】
本実験においては、１辺の長さが１ｍを超える大型のガラス基板を用いた場合、基板の帯電量が２．０ｋＶを超えると、ガラス基板の周辺、ステージ間に放電現象が発生し、基板上のＡｌ膜に損傷が生じることによって膜自体に不良が生じ、また、放電時の膜の飛散によってダストの発生するという現象を観測した。
【００４３】
したがって、搬送等の操作時に、ガラス基板の帯電量が２．０ｋＶ以下となることが望ましく、そのためには、ガラス基板の裏面の凹凸の高さが０．３ｍｍ以上であることが望ましいということが明らかとなった。
【００４４】
一方、図示は省略するが、ガラス基板の裏面の凹凸の高さが１００ｎｍを超えると、ガラス基板が白濁し、表示装置を構成した場合にコントラストが低下することが併せて明らかとなった。
【００４５】
【発明の効果】
以上説明した本発明のアクティブマトリクス基板は、１辺の長さが１０００ｍｍ以上を有するように形成されており、第一及び第二の信号配線、スイッチング素子、画素電極等の各素子が形成された表面側に対する裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な粗面部が形成されているので、１辺が１０００ｍｍ以上である大型の基板に対して、アクテクリブマトリクス基板を構成する第一及び第二の信号配線等の各素子を形成する工程を実施しても、その製造工程中に発生する剥離帯電等の静電気不良を低いレベルに抑制することができ、静電気に起因して各素子に発生する損傷等を防止することができる。このため、製造工程における良品率を向上させ、製造コストを低減することができる。この微小な粗面部は、１００ｎｍ未満に形成しているので、このアクティブ素子を用いて表示装置を構成した場合にも、コントラストが低下することを防止することができる。
【図面の簡単な説明】
【図１】本発明のアクティブマトリクス基板の製造工程における基板裏面の微小粗面部の高さと基板の帯電量との関係を示すグラフである。
Claims (3)
- 複数本の第一の信号配線と、この第一の信号配線に交差するように形成された第二の信号配線と、第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、第一及び第二の信号配線に接続された複数のスイッチング素子と、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極とを基板の表面上に有するアクティブマトリクス基板であって、
１辺の長さが１０００ｍｍ以上を有するように形成され、
該表面に対する裏面に０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な凸部によって粗面部が形成されていることを特徴とするアクティブマトリクス基板。 - １辺の長さが１０００ｍｍ以上である基板の裏面に、０．３ｎｍ以上１００ｎｍ未満の高さを有する微小な凸部の粗面部を形成する工程と、該基板の表面上に、第一の方向に延びる複数本の第一の信号配線を形成する工程と、該第一の信号配線上に絶縁膜を介して、該第一の方向とは異なる第二の方向に延びる複数本の第二の信号配線と、該第一及び第二の信号配線の所定の交差部分にそれぞれ形成され、該第一及び第二の信号配線に接続された複数本のスイッチング素子とを形成する工程と、
該第一及び第二の信号配線及び該スイッチング素子上に、絶縁膜を介して、各スイッチング素子に接続され、各スイッチンング素子を介した第一及び第二の信号配線の制御によりオン・オフするマトリクス状に配置された画素電極を形成する工程と、
を包含することを特徴とするアクティブマトリクス基板の製造方法。 - 請求項１記載のアクティブマトリクス基板を一方の基板として用いることを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002162074A JP2004012544A (ja) | 2002-06-03 | 2002-06-03 | アクティブマトリクス基板及びその製造方法、並びにそのアクティブマトリクス基板を用いた表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004012544A true JP2004012544A (ja) | 2004-01-15 |
Family
ID=30430946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002162074A Pending JP2004012544A (ja) | 2002-06-03 | 2002-06-03 | アクティブマトリクス基板及びその製造方法、並びにそのアクティブマトリクス基板を用いた表示装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2004012544A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009167098A (ja) * | 2009-03-30 | 2009-07-30 | Nippon Electric Glass Co Ltd | ガラス基板 |
| CN104024929A (zh) * | 2011-08-26 | 2014-09-03 | 康宁股份有限公司 | 具有策略性地压印的b侧特征的玻璃衬底和用于生产该玻璃衬底的方法 |
| WO2021154620A1 (en) * | 2020-01-27 | 2021-08-05 | Corning Incorporated | Laser texturing of glass |
-
2002
- 2002-06-03 JP JP2002162074A patent/JP2004012544A/ja active Pending
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