JP2004004978A - 電子楽器の効果付加装置 - Google Patents
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Abstract
【課題】 効果付加用係数の平滑化処理を高分解能にて行えるようにする装置を、CPUの処理負荷を重くしたり効果付加処理の品質を劣化させたりすることなく、しかも低コストで提供できるようにする。
【解決手段】 G−RAM23内の係数目標値に向かってC−RAM24内の係数現在値を漸次変更する平滑化回路(一点鎖線より左側の構成)を、効果付加回路7内で効果付加演算を実行する主要な演算回路(一点鎖線より右側の構成)とは別個に設けることにより、効果付加回路7とは別に設けられたCPUの負荷を軽くできるようにするとともに、主要な演算回路が効果付加処理に専念できるようにする。さらに、マイクロプログラムは、演算回路の演算動作を制御すると共に、C−RAM24およびG−RAM23へのアドレス指定を行う。
【選択図】 図1
【解決手段】 G−RAM23内の係数目標値に向かってC−RAM24内の係数現在値を漸次変更する平滑化回路(一点鎖線より左側の構成)を、効果付加回路7内で効果付加演算を実行する主要な演算回路(一点鎖線より右側の構成)とは別個に設けることにより、効果付加回路7とは別に設けられたCPUの負荷を軽くできるようにするとともに、主要な演算回路が効果付加処理に専念できるようにする。さらに、マイクロプログラムは、演算回路の演算動作を制御すると共に、C−RAM24およびG−RAM23へのアドレス指定を行う。
【選択図】 図1
Description
本発明は電子楽器の効果付加装置に関し、特に、マイクロプロセッサ(CPU)などを用いて、与えられた楽音信号に音響効果を付加する装置に用いて好適なものである。
従来、電子楽器においては、リバーブ、コーラスなどの各種音響効果を付加することが、自然楽器と同様に音に厚みと奥行とを与え、音楽性豊かな演奏を行う上で重要な要素となっている。そして、マイクロプロセッサ(CPU)が効果付加回路の動作を制御して音響効果を付加するタイプのものは、与えられる楽音信号に対して各種係数を用いて所定の演算を行うことにより、様々な効果を付加するようになっていた。
効果付加処理の演算に使われる各種係数は、効果付加回路内の係数メモリに記憶される。これらの係数の中には、電源投入当初からずっと値が変化しないものの他に、楽音信号を処理している最中に、演奏者のパネル操作などに応じてあるいはプログラム等に応じて変更の必要が生じるものがある。このとき、変更すべき係数をいきなり新たな値に変更設定すると、変更前後の出力信号が不連続となることによって切り替わり部分でクリックノイズなどが発生する原因となり、好ましくない。
そこで従来は、例えば、変更すべき係数に対してCPUが平滑化処理を施し、これにより得られる新たな係数値を効果付加回路内の係数メモリに次々に転送するようにしていた。しかしながら、これではCPUの処理負荷が重くなってしまい、CPUが行う他の処理(鍵盤処理やパネル処理など)を遅らせるなどの支障を来していた。逆に、CPUの処理負荷を軽減しようとすると、平滑化処理の分解能を粗くせざるを得ず、クリックノイズ発生の原因となる問題があった。
上記問題点を解決すべく、CPUが平滑化処理を行うのではなく、効果付加回路内の主要な演算回路を利用して係数の平滑化処理を行う場合もあるが、これでは効果付加処理を実行するためのハードウェア資源を平滑化処理のために奪うことになり、効果付加処理の品質を劣化させてしまうという問題があった。
本発明は、このような問題を解決するために成されたものであり、効果付加用係数の平滑化処理を高分解能にて行えるようにする効果付加装置を、CPUの処理負荷を重くしたり効果付加処理の品質を劣化させたりすることなく、しかも低コストで提供できるようにすることを目的とする。
本発明による電子楽器の効果付加装置は、効果付加演算に用いる係数の現在値を記憶する第1の記憶手段と、係数目標値を記憶するものであり、上記第1の記憶手段と同一の語数で構成された第2の記憶手段と、効果付加演算を実行する演算手段と、上記演算手段の演算動作を制御すると共に、上記第1の記憶手段および第2の記憶手段へのアドレス指定がなされるようにするマイクロプログラムを記憶するマイクロプログラム記憶手段と、上記マイクロプログラムに応答して、上記アドレス指定によって得られる上記第1の記憶手段に記憶されている係数現在値を用いて上記演算手段で効果付加演算を制御する制御手段と、上記第1の記憶手段に記憶されている係数現在値を上記第2の記憶手段に記憶されている係数目標値に向かって平滑化するものであり、上記演算手段とは別個に設けられた係数平滑化手段とを備えたことを特徴とする。
本発明の他の特徴とするところは、上記第2の記憶手段に記憶される係数目標値の語長は上記第1の記憶手段に記憶される係数現在値の語長よりも短い語長であることを特徴とする。
本発明のその他の特徴とするところは、上記係数平滑化手段による係数の平滑化処理を禁止する平滑化禁止手段を更に備えたことを特徴とする。
本発明は、CPUとは別の効果付加装置内で平滑化演算を行うように構成したので、CPUの負荷が軽く、細かい平滑化を実行することができる。しかも、効果付加装置内の主要な演算手段とは別個に係数平滑化手段を設けているので、演算手段は効果付加演算に専念でき、高品質な音響効果を付加することができる。
また、係数目標値を記憶する第2の記憶手段の語長を効果付加処理で使用する係数現在値の語長よりも短くすれば、平滑化のために追加するハードウェア資源が少なく経済的である。
また、係数の平滑化処理を禁止する平滑化禁止手段を備えれば、平滑化の禁止が指示されている係数については、係数現在値を記憶する第1の記憶手段に設定された係数値が何の変更も施されずに使用されるので、係数現在値の持っている本来の語長で係数の精度を設定することができる。係数現在値を長い語長で構成すれば、高精度で係数を表現することができる。
以下、本発明の一実施形態を図面に基づいて説明する。
図1は、本発明の一実施形態である効果付加回路の内部構成を示すブロック図であり、図2は、上記効果付加回路を適用した電子楽器の概略構成を示すブロック図である。
まず、図2において、鍵盤回路1、パネル回路2、CPU3、ROM4、RAM5、楽音発生回路6および効果付加回路7は、それぞれデータバス、アドレスバス等のバスライン50に接続されて、相互にデータの送受信が行われるように構成されている。
鍵盤回路1は、複数の鍵の各々に対応して設けられた2つの鍵スイッチを備えている。各鍵スイッチは、ダイオードを介してマトリクス回路になっている。パネル回路2には、リズム選択スイッチ、音色選択スイッチ、効果選択スイッチ、効果付加量設定スイッチ、音量設定スイッチ等の各種操作子があり、これらのスイッチ群の状態はCPU3が読み取り、それぞれに対応した処理が行われるようになっている。
CPU3は、ROM4に格納されたプログラムに従って動作し、電子楽器全体を制御する。例えば、鍵盤回路1の各鍵スイッチのスキャン処理およびパネル回路2の各操作子のスキャン処理を行って、鍵盤回路1の各鍵の操作状態(押鍵、離鍵、操作された鍵のキーナンバ、鍵の操作に関するベロシティ等)およびパネル回路2の各操作子の操作状態を検出し、各鍵または各操作子の操作に応じて後述する各種処理を実行する。
ROM4には、CPU3の動作を決定するプログラムの他に、楽音発生回路6に設定する音色パラメータや、効果付加回路7の動作制御用のマイクロプログラム等が格納されている。ROM4にはまた、効果付加用の係数が効果の種類毎に格納されている。RAM5は、CPU3の作業用メモリであり、CPU3の各種処理の実行過程において処理内容を一時的に記憶したり、各種処理の結果得られた情報を記憶したりするのに使用される。
楽音発生回路6は、CPU3によって設定されたパラメータに基づき、ディジタル楽音信号を発生する。すなわち、CPU3は、操作された鍵のキーナンバや各操作子による設定等に基づき楽音パラメータを楽音発生回路6に転送する。楽音発生回路6は、この楽音パラメータ等に基づいて楽音波形を発生し、その(振幅)エンベロープを加工してディジタル楽音信号として出力する。このとき楽音発生回路6は、複数チャンネルの楽音信号を時分割で発生し、それらを全チャンネル分累算合成して効果付加回路7に出力する。
効果付加回路7は、上記楽音発生回路6から出力されたディジタル楽音信号に対して、効果付加用の係数を用いてリバーブ、コーラス、フェイザー、ビブラート、トレモロ等の様々な音響効果を付加する。このとき、効果付加のために楽音信号の遅延手段として、効果付加回路7に接続されている遅延RAM8を用いる。すなわち、例えば残響音作成などのためには楽音信号を数百〜数万サンプル遅延させる必要があり、遅延RAM8はこれを実現するのに使用される。
上記効果付加回路7により効果の付加されたディジタル楽音信号は、D/Aコンバータ9に出力され、アナログ信号に変換される。そして、D/Aコンバータ9から得られるアナログの楽音信号は、アンプ、スピーカ等により構成されるサウンドシステム10に与えられ、音響出力される。
次に、図1に示す効果付加回路7の内部構成において、11はCPUインタフェース回路であり、CPU3が効果付加回路7の内部へデータ転送を行う際のインタフェースとして使用される。このCPUインタフェース回路11は、CPU3によるデータ転送動作を効果付加回路7の動作タイミングに同期させるための同期化回路等を備えている。
12は入力レジスタであり、楽音発生回路6から入力される楽音信号を一時的に記憶する。13は出力レジスタであり、D/Aコンバータ9へ出力する楽音信号を一時的に記憶する。14は外部メモリアドレス制御回路であり、外部に接続されている遅延RAM8へのアクセス(データの読み出し/書き込み)を制御する。すなわち、CPUインタフェース回路11を介してCPU3によって転送・設定されたF−RAM15に記憶されているオフセットアドレス情報などに基づいて、外部メモリである遅延RAM8へのアドレス信号を生成する。
16は外部メモリ読出データレジスタであり、外部メモリである遅延RAM8から読み出したデータを一時的に記憶する。17は外部メモリ書込データレジスタであり、外部メモリである遅延RAM8に書き込もうとするデータを一時的に記憶する。P−RAM18は、効果付加回路7の演算動作を制御するためのマイクロプログラムを記憶する。このP−RAM18の内容は、CPUインタフェース回路11を介してCPU3によって転送・設定される。
19は命令デコーダであり、上記P−RAM18からレジスタ20を介して読み出されたマイクロプログラムの各インストラクション(命令)をデコードして、効果付加回路7の演算動作を制御する信号を生成する。例えば、効果付加回路7の内部におけるデータパス部分の各種セレクタの選択制御信号、各種パイプラインレジスタへの書込許可信号などを生成する。
B−RAM21は、効果付加演算途中のデータを一時的に記憶したり、数サンプル程度の遅延を実現したりするのに使用される。22は正弦関数や指数関数の値などをテーブルとして記憶している関数テーブルROMであり、効果付加処理における非線形演算を効率的に実行するために使用される。効果付加処理は、以上に説明した各構成の他に、図1の一点鎖線より右側に示す乗算器、バレルシフタ、加減算器、リミッタ、セレクタやパイプラインレジスタなどにより構成される主要な演算回路によって行われる。
G−RAM23は、図3に示すように、9ビットで成る1語(1ワード)に8ビット表現した係数目標値と1ビットの平滑化禁止フラグSDとを複数ワード分(図3の例では128ワード。これらはそれぞれ別の効果付加のために使用される)記憶する。このG−RAM23の内容は、CPU3によりROM4から読み出された内容(ただし、16ビット表現された係数目標値の上位8ビット)等がCPUインタフェース回路11を介して転送・設定される。
8ビット表現された係数目標値は、後述のC−RAM24に記憶されている係数現在値を平滑化処理する際の目標値となるものであり、比較器25の端子Aに供給される。また、1ビットの平滑化禁止フラグSDは、その値が"1"のときは効果付加用係数の平滑化禁止、"0"のときは平滑化許可を表すものであり、ORゲート26に供給される。以上のようなG−RAM23の構成により、平滑化するか否かは係数目標値毎に設定することが可能である。
先に述べたように、様々な効果付加用係数の中には、電子楽器の電源投入当初からずっと値が変化しないものと、パネル回路2上の効果選択スイッチや効果付加量設定スイッチが操作されたとき、あるいは各種の操作子が操作されたときに値を変更する必要が生じるものとがある。例えば、前者の係数の場合は平滑化禁止フラグSDを"1"に設定し、後者の係数の場合は平滑化禁止フラグSDを"0"に設定しておけば良い。
上述のC−RAM24は、図4に示すように、16ビット表現された係数現在値を、G−RAM23と同じ128ワード分記憶するものである。平滑化が許可されているときは、比較器25や+1/−1加算器27などによって平滑化された結果がセレクタ29により選択され、レジスタ30およびセレクタ28を介して記憶される。一方、平滑化が禁止されているときは、C−RAM24に記憶されていた係数現在値がセレクタ29により選択され、レジスタ30およびセレクタ28を介して再び記憶される。
なお、セレクタ28は、CPU3からCPUインタフェース回路11を介して係数が転送されてきているときは、係数平滑化の許可/禁止には関係なくCPUインタフェース回路11からの出力を選択する。すなわち、CPU3から係数値が転送されてきているときは、レジスタ30からの出力ではなく、CPUインタフェース回路11からの係数値がセレクタ28により選択されてC−RAM24に記憶される。
このC−RAM24に記憶された係数現在値は、効果付加演算におけるフィルタ係数や振幅係数などとして使用される。効果付加処理のためにC−RAM24の内容を読み出す際のC−RAM24のアドレスは、P−RAM18から読み出されたマイクロプログラムによって指定される。このアドレス指定は、G−RAM23のアドレスも指定する。すなわち、効果付加処理の際に指定されるアドレスは、G−RAM23とC−RAM24とで同一である。
比較器25は、C−RAM24に記憶されている係数現在値をG−RAM23に記憶されている係数目標値に向かって平滑化するために、G−RAM23より端子Aに入力される8ビットの係数目標値と、C−RAM24より端子Bに入力される16ビットの係数現在値との大小を比較する。なお、係数目標値は、G−RAM23の内容の下位に8ビットの"0"が挿入された16ビットの数値とみなして比較する。
そして、その大小比較の結果に応じて、係数現在値と係数目標値とが一致しているという信号「A=B」または、係数目標値の方が係数現在値よりも大きいという信号「A>B」を出力する。一致信号「A=B」は、ORゲート26に供給される。また、信号「A>B」は、+1/−1加算器27に入力され、その動作を制御する。なお、係数目標値の方が係数現在値よりも小さいときには、何れの信号も出力されない(あるいは"0"の信号が出力される)。
上記+1/−1加算器27は、比較器25より信号「A>B」が入力されているときは、C−RAM24から読み出された係数現在値をインクリメント(+1)してセレクタ29に出力する。一方、信号「A>B」が入力されていないときは、C−RAM24から読み出された係数現在値をデクリメント(−1)してセレクタ29に出力する。
また、上記ORゲート26は、上述した比較器25からの一致信号「A=B」およびG−RAM23から読み出された平滑化禁止フラグSDの他に、命令デコーダ19が出力する平滑化禁止信号SD′(命令デコーダ19がマイクロプログラムの命令をデコードして作成する)が入力され、それらの入力内容に応じて、係数現在値の処理結果を選択出力するセレクタ29を制御するための選択制御信号を出力する。
すなわち、ORゲート26は、入力される3信号のうち少なくとも1つが"1"であれば、"1"の選択制御信号を出力することによって係数の平滑化を禁止する。このとき、セレクタ29は、C−RAM24から読み出された係数現在値を何の処理も施さずに出力する。一方、入力される3つの信号が全て"0"のときは、ORゲート26から"0"の選択制御信号を出力することによって係数の平滑化を許可する。ことのき、セレクタ29は、+1/−1加算器27から供給された平滑化途中のデータを出力する。セレクタ29より出力された値は、レジスタ30およびセレクタ28を介してC−RAM24に再び書き込まれる。
以下に、上記のように構成した本実施形態による効果付加回路7の動作を説明する。上述したように、パネル回路2上の効果選択スイッチや効果付加量設定スイッチが操作されたとき、あるいは各種の操作子が操作されたときには、効果付加処理用の係数の幾つかを変更する。
このような場合、CPU3は、スイッチの操作量などに応じて、効果付加回路7内の変更すべき係数を新たな値に設定する。すなわち、新たな係数目標値を、CPUインタフェース回路11を介してG−RAM23内の変更を要する箇所(アドレス)に転送する。このとき、その新たな係数に対応する平滑化禁止フラグSDの値を"0"にしておく。また、その係数のG−RAM23およびC−RAM24上のアドレスを指定するマイクロプログラムの命令においては、平滑化禁止信号SD′の値を"0"にすることにより係数の平滑化を許可しておく。
これにより、C−RAM24に記憶されている係数現在値が、比較器25および+1/−1加算器27の動作により1つずつインクリメントあるいはデクリメントされていくことにより、G−RAM23に記憶されている新たな係数目標値に向かって平滑化されていく。そして、C−RAM24内の係数現在値がG−RAM23内の新たな係数目標値と一致して平滑化が完了した時点で、一致信号「A=B」が比較器25よりORゲート26に入力され、平滑化が禁止される。
このように、本実施形態では、例えば演奏者のパネル操作などによって効果付加用の係数値を変更する場合に、いきなり新たな値に変更するのではなく、平滑化処理によって徐々に変更するようにしている。その際、係数値を1つずつ増加あるいは減少させていくことによって平滑化の分解能を大きくとっているので、音響効果の切り替わり部分でクリックノイズが全く発生しないようにすることができる。
この場合において、本実施形態では、CPU3とは別の効果付加回路7内で平滑化演算を行っているので、CPU3の負荷を軽くすることができる。しかも、効果付加回路7内の主要な演算回路とは別個に平滑化回路を設けているので、効果付加処理のためのハードウェア資源が平滑化処理のために奪われることがなく、高品質な効果を付加することができる。
さらに、このように別個に設けた平滑化回路の回路規模は、係数を記憶するためのメモリの規模に大きく依存するが、本実施形態では、係数目標値を記憶するG−RAM23の語長を、効果付加処理で使用する係数現在値の語長よりも短くしたので、平滑化のために追加したハードウェア資源が少なくて済み、回路コストを低く抑えることができる。
なお、上記した実施形態とは異なり、係数目標値を記憶するG−RAM23のワード数をC−RAM24のワード数よりも少なくすることによって回路規模を小さくすることも考えられるが、これでは係数現在値と係数目標値とが1対1に対応せず、調停のための複雑な回路が必要となる。よって、上述のような語長を短くする実施形態を採用するのがより好ましい。なお、短くする語長は、8ビットには限定されない。
係数目標値の語長を短くした場合は、平滑化終了後の係数値は全て目標値の短い語長で精度が決定され、係数精度が不足してしまうが、例えば振幅を制御する係数は、8ビット精度で大抵は十分である。これに対して、フィルタ係数(特にIIR(Infinite Impulse Response )フィルタ)では細かい精度を要する場合が多い。このように変更すべき係数の値が16ビット(9ビット以上の)精度を要する場合には、上述した係数の平滑化と平滑化禁止とを併用する。
すなわち、CPU3はまず、スイッチの操作量などに応じて、16ビット精度の新たな係数目標値に最も近い8ビット精度の係数目標値を、CPUインタフェース回路11を介してG−RAM23内の変更を要する箇所(アドレス)に転送する。このとき、その新たな8ビット係数目標値に対応する平滑化禁止フラグSDの値を"0"にすることにより、平滑化を許可しておく。また、その係数のG−RAM23およびC−RAM24上のアドレスを指定するマイクロプログラムの命令においても、係数の平滑化を許可しておく。
これにより、C−RAM24に記憶されている係数現在値が、比較器25および+1/−1加算器27の動作により1つずつインクリメントあるいはデクリメントされていくことにより、G−RAM23に記憶されている新たな係数目標値に向かって平滑化されていく。その後、その平滑化処理が完了すると予想される時間をおいて、平滑化禁止フラグSDの値を"1"にして平滑化を禁止するとともに、C−RAM24の対応する箇所(アドレス)に、CPU3からCPUインタフェース回路11を介して16ビット精度の係数値を転送する。
このようにすることにより、最終的な目標値に近い8ビット精度の係数目標値までは平滑化が行われ、その平滑化が完了した後で16ビット精度の本来の係数目標値に置き換えられる。このとき置き換えられる値の差はそれほど大きくないので、クリックノイズは発生しないか、発生してもほとんど無視できる。したがって、本実施形態によれば、回路規模の小さな平滑化回路を用いて、クリックノイズの発生を有効に防止できるとともに、効果付加用係数を本来必要な16ビットの高精度で表現することができる。
なお、以上の例では、平滑化禁止フラグSDの値によって平滑化の許可と禁止とを制御していたが、G−RAM23およびC−RAM24上のアドレスを指定するマイクロプログラムの命令によって制御するようにしても良いし、両者を併用するようにしても良い。また、フィルタ係数だけでなく、振幅係数を含む値変更の必要な全ての係数に対して係数の平滑化と平滑化禁止とを併用するようにしても良い。
係数のアドレスを指定するマイクロプログラムの命令において平滑化の許可/禁止を制御するようにした場合には、以下のようなメリットも有する。すなわち、効果付加処理用のマイクロプログラムは、22μs程度のサンプリング周期毎に実行されるが、同一の係数のアドレスに対して1サンプリング(周期)期間中にアクセスが複数回行われることがある。
このとき、平滑化禁止フラグSDで平滑化を許可していると、アクセスの度に+1/−1加算が行われることによって1サンプリング期間内に係数値が大きく変わってしまうことがある。つまり、サンプリング期間毎に見ると平滑化処理の分解能が小さく、係数値が一気に変更されてしまうことになる。よって、ある係数を何度もアクセスするような場合、最初のアクセス時にはマイクロプログラムによって平滑化を許可しておき、2回目以降のアクセス時には平滑化を禁止するようにすれば、上述のような不都合はなくすことができる。
次に、値を変更する必要がなく細かい精度を要する係数を設定する場合は、その係数を指定するマイクロプログラムの命令において平滑化禁止信号SD′の値を"1"にすることによって係数の平滑化を禁止する。この係数の設定変更は、C−RAM24の該当するアドレスに16ビット精度の係数値を転送することによって行う。このとき、G−RAM23は使用しないため、対応するアドレスの内容は何でも良い。
このような係数は、音を出しながら変更することはないということを想定しているので、変更すべき係数をいきなり新たな値に変更してもクリックノイズなどは発生しない。よって、この場合も、クリックノイズを発生することなく効果付加用係数を本来必要な16ビットの高精度で表現することができる。なお、平滑化の禁止は、対応する係数の平滑化禁止フラグSDの値を"1"にすることによって行うようにしても良い。
以上のように、係数の種類によって平滑化、平滑化と平滑化禁止との併用、および平滑化禁止の3パターンを使い分けることによって、どのような種類の係数であっても、本実施形態の回路規模の小さな平滑化回路を用いて、CPU3の処理負荷を重くしたり効果付加処理の品質を劣化させたりすることなく効果付加用係数の平滑化処理を高分解能にて行い、本来必要な精度で係数を表現することができる。なお、このような使い分けは、パネル回路2で設定された効果の種類に従ってCPU3がCPUインタフェース回路11を介して設定する。
なお、以上に述べた実施形態では、平滑化を禁止するために平滑化禁止フラグSDおよび平滑化禁止信号SD′の2つを用いているが、どちらか一方のみを用いるようにしてもよい。ただし、マイクロプログラムに基づく平滑化禁止信号SD′によって平滑化を禁止する場合には上述したようなメリットがある。また、平滑化禁止フラグSDによって平滑化を禁止する場合には、マイクロプログラムでは行うことが困難な設計変更を比較的容易に行えるというメリットがあるので、両者を併用するのがより好ましい。
3 CPU
4 ROM
7 効果付加回路
19 命令デコーダ
23 G−RAM
24 C−RAM
25 比較器
26 ORゲート
27 +1/−1加算器
29 セレクタ
4 ROM
7 効果付加回路
19 命令デコーダ
23 G−RAM
24 C−RAM
25 比較器
26 ORゲート
27 +1/−1加算器
29 セレクタ
Claims (3)
- 効果付加演算に用いる係数の現在値を記憶する第1の記憶手段と、
係数目標値を記憶するものであり、上記第1の記憶手段と同一の語数で構成された第2の記憶手段と、
効果付加演算を実行する演算手段と、
上記演算手段の演算動作を制御すると共に、上記第1の記憶手段および第2の記憶手段へのアドレス指定がなされるようにするマイクロプログラムを記憶するマイクロプログラム記憶手段と、
上記マイクロプログラムに応答して、上記アドレス指定によって得られる上記第1の記憶手段に記憶されている係数現在値を用いて上記演算手段で効果付加演算を制御する制御手段と、
上記第1の記憶手段に記憶されている係数現在値を上記第2の記憶手段に記憶されている係数目標値に向かって平滑化するものであり、上記演算手段とは別個に設けられた係数平滑化手段とを備えたことを特徴とする電子楽器の効果付加装置。 - 上記第2の記憶手段に記憶される係数目標値の語長は上記第1の記憶手段に記憶される係数現在値の語長よりも短い語長であることを特徴とする請求項1に記載の電子楽器の効果付加装置。
- 上記係数平滑化手段による係数の平滑化処理を禁止する平滑化禁止手段を更に備えたことを特徴とする請求項1又は2に記載の電子楽器の効果付加装置。
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