JP2003532279A - 統合されたオフセット制御を有するホール効果素子、およびゼロ・オフセットを低減するようにホール効果素子を動作する方法 - Google Patents

統合されたオフセット制御を有するホール効果素子、およびゼロ・オフセットを低減するようにホール効果素子を動作する方法

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JP2003532279A
JP2003532279A JP2001571905A JP2001571905A JP2003532279A JP 2003532279 A JP2003532279 A JP 2003532279A JP 2001571905 A JP2001571905 A JP 2001571905A JP 2001571905 A JP2001571905 A JP 2001571905A JP 2003532279 A JP2003532279 A JP 2003532279A
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プレイジェンズ，マーク・アール
マトガー，ウォルター・ティー
ハジ−シェイク，マイケル・ジェイ
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Abstract

(57)【要約】 ホール効果素子は、分離層と、分離層上に配置された第１の電気導電型の活性層とを含み、活性層は表面を有する。第１組の接点は、第１の軸に沿って表面と接触して配置され、第２組の接点は、第１の軸を横切る第２の軸に沿って表面と接触して配置される。絶縁層が、表面上に配置される。金属制御フィールド・プレートが、絶縁層上に配置され、かつ活性層の表面で電荷キャリアの蓄積を制御して活性層の抵抗値を変えるために、電圧源に結合可能である。また、ホール効果素子におけるゼロ・オフセットを低減する方法が提供される。方法は、分離層を提供するステップと、分離層上に、表面を有する第１の電気導電型の活性層を配置するステップと、第１の軸に沿って表面上に第１組の接点を配置するステップと、第１の軸を横切る第２の軸に沿って表面上に第２組の接点を配置するステップと、表面上に絶縁層を配置するステップとを含む。電圧が、活性層の抵抗値を変化させるために、表面での電荷キャリアの蓄積を制御するように、絶縁層を横切って印加される。

Description

【発明の詳細な説明】
【０００１】 発明の背景 本発明は、一般に、オフセット制御を有するホール効果素子、およびゼロ・オ
フセット（ｎｕｌｌ ｏｆｆｓｅｔ）を低減するようにホール効果素子を動作す
る方法を対象とし、特に、統合されたオフセット制御を有するホール効果素子、
およびゼロ・オフセットを低減するように統合されたオフセット制御を有するホ
ール効果素子を動作する方法を対象とする。
【０００２】 ホール効果素子は、当技術分野で良く知られている。ホール効果素子は、第１
組の接点間を流れる電流と、直交して印加された磁界との間の反応に依存して第
２組の接点の両端間に電圧を生成する。
【０００３】 理論では、ホール効果素子に印加される磁界が無ければ、電圧は、第２組の接
点の両端間に生成されないはずである。実際には、ホール効果素子に磁界が印加
されなくとも、一般に、第２組の接点の両端間に電圧が生成される。この電圧は
、ゼロ・オフセットと呼ばれる。
【０００４】 理論と実際との間のずれには、いくつかの理由がある。例えば、ホール効果素
子の製造におけるプロセス変動は、抵抗の局所的な変動を引き起こす可能性があ
る。ウェハまたはパッケージされた形態における素子を横切る応力はまた、圧電
抵抗効果のために抵抗の局所的な変動を引き起こす可能性がある。さらに、ホー
ル効果素子で使用される後段の増幅器における不平衡は、ゼロ・オフセットに寄
与する可能性もある。
【０００５】 通常はゼロ・オフセットは非常に小さいが、ホール効果素子の適切な動作に影
響を与えるのには依然として十分に大きいことがある。したがって、トリマ・ネ
ットワークが、抵抗変動の平衡をとるために設けられる。例えば、トリマ・ネッ
トワークは、トリマ可能なディジェネレーション抵抗器を有する電流ミラーを含
むことができる。
【０００６】 トリマ・ネットワークは、それ自体の関連する１組の問題を有する。例えば、
ホール効果素子は、磁界強度の変動に対する感度を高めるために、一般に軽くド
ープされたｎ型層を用いて製造される。しかしながら、これは、素子が温度の変
動に対しても、特に敏感であることを意味する。したがって、トリマ・ネットワ
ークは、温度の変動に伴う抵抗変動に適応できなければならない。さらに、後段
の増幅器もまた、補償が必要な温度変動を有することがある。
【０００７】 トリマ・ネットワークを、温度の変動に伴う抵抗変動に応答するようにする１
つの方法は、温度補償を必要とするデバイスに熱的に近接して大きな基準抵抗を
設けることである。例えば、基準抵抗は、ホール効果素子に近接して配置され、
かつ関連するトリマ・ネットワークに結合されることができる。動作時には、ト
リマ・ネットワークは、基準抵抗を介して流れる電流の一部を向けてホール効果
素子接点の１つを介して流し、抵抗値の温度に依存する変化を補償する。後段の
増幅器または比較器において変動が起きる場合、基準抵抗はまた、これらのデバ
イスに提供されなければならない。
【０００８】 温度補償を達成する他の方法は、ホール効果素子接点の別々の組に交互に電流
を向けるために、ホール効果素子と同じチップ上のスイッチを用いることを含む
。２つの接点間の出力電圧差は、ホール効果素子の後段の補償を可能にするため
にコンデンサに蓄積される。
【０００９】 関連する補償装置を有するこれらのトリマ・ネットワークは、製造と動作の両
面でホール効果素子のサイズおよび複雑性を増大することが不利である。 発明の概要 本発明の以下の概要は、本発明に独特ないくつかの革新的な特徴の理解を容易
にするために提供され、完全な説明とするものではない。明細書全体、特許請求
の範囲、図面、および概要を全体として考えることによって、本発明の様々な態
様を完全に理解することができる。
【００１０】 本発明の一態様によれば、ホール効果素子は、分離層と、分離層上に配置され
た第１の電気導電型の活性層とを含み、活性層は表面を有する。第１組の接点は
、第１の軸に沿って表面と接触して配置され、第２組の接点は、第１の軸を横切
る第２の軸に沿って表面と接触して配置される。絶縁層が、表面上に配置され、
金属制御フィールド・プレートが、絶縁層上に配置される。活性層上の表面で電
荷キャリアの蓄積を制御して活性層の抵抗値を変化させるために、電圧源が金属
制御フィールド・プレートに選択的に結合可能である。
【００１１】 本発明の他の態様によれば、ホール効果装置は、ホール効果構造と、第１の軸
に沿って構造上に配置された第１組の接点と、第１の軸を横切る第２の軸に沿っ
て構造上に配置された第２組の接点とを含む。金属制御フィールド・プレートは
、電圧が金属制御フィールド・プレートに選択的に結合されたとき、ホール効果
装置が、磁界が存在しないときにゼロ出力を有するように、構造に対して配置さ
れる。
【００１２】 本発明のさらなる態様によれば、ホール効果素子におけるゼロ・オフセットを
低減する方法が提供される。方法は、分離層を提供するステップと、分離層上に
、表面を有する第１の電気導電型の活性層を配置するステップと、第１の軸に沿
って表面上に第１組の接点を配置するステップと、第１の軸を横切る第２の軸に
沿って表面上に第２組の接点を配置するステップと、活性層上に絶縁層を配置す
るステップとを含む。表面で電荷キャリアの蓄積を制御して活性層の抵抗値を変
化させるために、電圧が絶縁層を横切って印加される。
【００１３】 本発明の新規な特徴は、本発明の以下の詳細な説明を考察するときに、当業者
には明らかになり、本発明の実施によって理解されることができる。しかしなが
ら、本発明の範囲内の変更および修正は、本発明の詳細な説明および請求の範囲
から当業者には明らかになるので、本発明の詳細な説明、および本発明の特定の
実施形態を示しているが、提示された特定の例は、例示の目的のだけのために提
供されたものであることを理解されたい。
【００１４】 同様の参照符号が、別々の図面を通して同一または機能が類似する要素を参照
し、本明細書に組み込まれおよび本明細書の一部を形成する添付の図面を、さら
に、本発明を示し、本発明の詳細な説明とともに、本発明の原理を説明するよう
に働く。
【００１５】 発明の詳細な説明 本発明によるホール効果素子２０の一実施形態が、図１および２に示されてい
る。図２に示されるように、素子２０は、分離層２２と、分離層２２上に配置さ
れた第１の導電型の活性層２４とを含む。活性層２４は表面２６を有する。絶縁
層２８が、表面２６の実質的な部分を覆う活性層２４上に配置される。
【００１６】 図１に示されるように、第１組の接点３０、３２が、第１の軸３４に沿って活
性層２４の表面２６と接触して配置され、第２組の接点３６、３８が、第１の軸
３４を横切る第２の軸４０に沿って活性層２４の表面２６と接触して配置される
。好ましくは、それぞれ電圧源５０ａ、５０ｂ、５０ｃ、５０ｄに選択的にかつ
個別に結合可能である、４つの金属制御フィールド・プレート４２、４４、４６
、４８が、絶縁層２８上に配置される。電圧源５０ａ、５０ｂ、５０ｃ、５０ｄ
は、所定の固定された電圧を有することができる。電圧源５０ａ、５０ｂ、５０
ｃ、５０ｄは、所定の、固定された電圧に設定することができ、代替的には電圧
源５０ａ、５０ｂ、５０ｃ、５０ｄは、可変電圧を有することができ、初期的に
は所定の電圧に設定され、そこから動作状態の変化に従って変化できる。
【００１７】 動作時には、活性層２４の表面２６で電荷キャリアの蓄積を変化させるために
（すなわち、電荷キャリアを引き付けるまたは反発する）、制御フィールド・プ
レート４２、４４、４６、４８に電圧が印加される。表面２６での電荷キャリア
の蓄積を変えることによって、活性層２４の抵抗値を変えることができる。すな
わち、より多くの電荷キャリアが所定の領域で利用可能であれば、その領域にお
ける活性層２４の抵抗値は減少し、反対に、より少ない電荷キャリアが利用可能
であれば、活性層２４の抵抗値は増大する。活性層２４の抵抗値を制御すること
によって、印加されたゼロ磁界での実質的にゼロが達成されることができる。
【００１８】 多数の制御フィールド・プレート４２、４４、４６、４８は、活性層２４の抵
抗値の制御におけるより大きな感度を可能とするために、本発明による素子２０
の実施形態で使用される。制御フィールド・プレートの数は、局所的な抵抗値の
制御が望まれる程度に応じて変化することができる。
【００１９】 電圧補償が素子２０において提供される方法および装置は、いつくかの利点を
有する。制御プレート４２、４４、４６、４８に印加される電圧の結果として、
層２４の表面２６に蓄積された電荷キャリアは、活性層２４の他の領域における
電荷キャリアと同じ移動度を有さなければならず、それによって、固有の温度補
償を提供する。さらに補償回路のサイズおよび複雑性は、従来使用されたサイズ
および複雑性を超えて低減される。
【００２０】 ホール効果素子２０を、より詳細に記載する。分離層２２は、好ましくはｐ型
シリコンであり、活性層２４は、好ましくは分離層２２上に成長されるｎ型エピ
タキシャル・シリコン層である。代替的には、層２２は、二酸化珪素（ＳｉＯ2
）であることもでき、活性層２４は、ｐ型シリコン、または砒化ガリウムなどの
任意の半導体材料であり得る。活性層２４は、好ましくは、活性領域５２の外側
端部５６で、境界領域５４へｐ型電荷キャリアを拡散することによって境界付け
られた活性領域５２を有する。代替的には、境界領域５４は、二酸化珪素（Ｓｉ
Ｏ2）であることもできる。活性領域５２は、側面５８、６０、６２、６４を有
する正方形形状を有するが、他の幾何形状（例えば、矩形、または切頭された正
方形または矩形）も可能である。絶縁層２８（例えば、ｐ型シリコン、または二
酸化珪素（ＳｉＯ2）などの絶縁体）は、活性層２４上に成長される。
【００２１】 第１組の接点３０、３２は、層２４と同じ型を有する、層２４の高濃度ドープ
された領域６６、６８と接触する第１の軸３４に沿って絶縁層２８上に堆積され
、したがって、低抵抗接点を画定する。図２は、接点３０とドープされた領域６
６との間の１つのオーミック接触領域７０を示す。第２組の接点３６、３８は、
ドープされた領域７２、７４と接触する第２の軸４０に沿って絶縁層２８上に堆
積され、オーミック接触領域を画定し、その１つの領域が７６として示されてい
る。正方形形状の活性領域５２の対向するコーナに配置された、第１組の接点３
０、３２および第２組の接点３６、３８の接点とともに、第１および第２の軸３
４、４０は、正方形形状の活性領域５２の対角線を画定し、このように互いに実
質的に直交する。
【００２２】 ４つの間隔をあけた金属（例えばアルミニウム）プレート７８、８０、８２、
８４がさらに、絶縁層２８上に堆積される。金属プレート７８、８０、８２、８
４は、表面電荷作用または電界から表面２６を遮蔽するよう、実質的に活性領域
５２を覆う。図１に示される幾何形状において、各遮蔽プレート７８、８０、８
２、８４は、正方形形状の活性領域５２の別々の４分の１を覆い、それぞれ、好
ましくは、例えば接地またはＶCCに結合されることができる別々の端子に接続さ
れる。代わりに、他の構成および接続も可能であり、例えば、単一の遮蔽プレー
トを使用することもでき、または全てのプレートが単一の端子に接続されること
もできる。
【００２３】 さらに、制御フィールド・プレート４２、４４、４６、４８は、絶縁層２８上
に堆積される。各プレートは、正方形形状の活性領域５２の異なる側面５８、６
０、６２、６４に沿っている。制御フィールド・プレート４２、４４、４６、４
８は、互いから離間され、かつ遮蔽プレート７８、８０、８２、８４から離間さ
れている。制御フィールド・プレート４２、４４、４６、４８は、ＭＯＳコンデ
ンサ構造を形成し、制御フィールド・プレート４２、４４、４６、４８に印加さ
れた電圧は、絶縁層２８の下の表面２６での電荷キャリアの蓄積を制御する。一
般的なシリコン・デバイス処理に関して、正の表面状態電荷は、酸化物−層界面
２６（図２）に形成される。制御フィールド・プレート４２、４４、４６、４８
に印加される正電圧は、表面２６でのｐ型電荷キャリアの蓄積を増加し、それに
よって、制御フィールド・プレート４２、４４、４６、４８に近接する活性層２
４の対応する領域における局所的な抵抗値を減少し、負の電圧は、蓄積電荷キャ
リアを減少し、それによって抵抗値を増加させる。
【００２４】 動作において、第１組の接点３０、３２は、示されるように電圧源８６に結合
される。磁界が、ホール効果素子２０に垂直に印加されたとき、電荷キャリアの
流れは、層２４の平面内で曲がり、第１組の接点３０、３２間の電流の流れに対
して垂直である。結果として生じる電界が、第２組の接点３６、３８間の出力電
圧を生成する。出力電圧は、第１組の接点３０、３２間に印加される電圧、およ
び磁界強度とともに直線状に増加し、磁界の極性に応じて正または負である。
【００２５】 制御フィールド・プレート４２、４４、４６、４８に印加される電圧なしに、
第２組の接点３６、３８間の電圧は、オフセット電圧成分を含むことができる。
上述されたようにオフセット電圧は、例えば、製造欠陥および材料応力が原因の
局所的な抵抗値変動によって引き起こされる。局所的な抵抗値の平衡をとり、か
つオフセット電圧を制限するために、表面２６での電荷キャリアの蓄積を変える
ことによって、対応する領域における局所的な抵抗値を帰るために、１つまたは
複数の制御フィールド・プレート４２、４４、４６、４８に電圧が印加される。
実際、プレート４２、４４、４６、４８の形状およびサイズは、局所的な抵抗値
の制御を促進するために選択されることができる。このように、オフセット電圧
が、実質的にゼロに低減されることができる。
【００２６】 本発明によるホール効果素子２０をさらに示すために、ホール効果素子２０の
代替的な例示が図３に示されている。特に、ホール効果素子２０のためのホイー
トストーン・ブリッジ等価回路８８が示される。局所的な抵抗値Ｒ１、Ｒ２、Ｒ
３、Ｒ４が、完全に均一であり、かつ寸法が対称である理想的なホール効果素子
２０に関して、ゼロ磁界に対する出力は、ゼロになる。Ｒ１、Ｒ２、Ｒ３、Ｒ４
が初期的に均一ではない、非理想的なホール効果素子２０では、ゼロ磁界に対す
る出力が実質的にゼロにするように、制御フィールド・プレート４２、４４、４
６、４８が局所的な抵抗値Ｒ１、Ｒ２、Ｒ３、Ｒ４を変えるために使用される（
すなわち、ブリッジが平衡にされる）。
【００２７】 本明細書に示された実施形態および例は、本発明およびその実際の応用例をよ
りよく説明するために示され、当業者が本発明を作成しかつ利用することを可能
にする。しかしながら、当業者は、前述の説明および例が、説明および例のため
に示されたものにすぎないことを理解できよう。本発明の他の変形および修正は
、当業者には明らかであり、そのような変形および修正をカバーすることが、特
許請求の範囲の意図である。示された説明は、全てを網羅するものではなく、ま
た本発明の範囲を限定するものでもない。多くの修正および変形は、特許請求の
範囲の精神および範囲を逸脱することなく、上述の教示から可能である。本発明
の使用は、異なる特徴を有する構成部品を含みえることが意図される。本発明の
範囲は、本明細書の請求の範囲によって規定され、全ての点で均等物に対する完
全な理解を与えるものとする。
【図面の簡単な説明】
【図１】 本発明によるホール効果素子の概略図である。
【図２】 図１の線２−２に沿って取った断面図である。
【図３】 図１のホール効果素子のためのホイートストーン・ブリッジ等価回路の概略図
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハジ−シェイク，マイケル・ジェイ アメリカ合衆国テキサス州75081，リチャ ードソン，ハーヴェスト・グレン・ドライ ブ 645

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 分離層と、 前記分離層上に配置され、表面を有する第１の電気導電型の活性層と、 第１の軸に沿って前記表面と接触して配置される第１組の接点と、 前記第１の軸を横切る第２の軸に沿って前記表面と接触して配置される第２組
    の接点と、 前記表面上に配置された絶縁層と、 前記絶縁層上に配置され、かつ前記活性層の前記表面で電荷キャリアの蓄積を
    制御して前記活性層の抵抗値を変えるよう電圧源に結合可能な金属制御フィール
    ド・プレートと、 を備えるホール効果素子。
  2. 【請求項２】 ４つの金属制御フィールド・プレートをさらに備え、前記活
    性層の前記表面で電荷キャリアの蓄積を制御して各プレートに近接する前記活性
    層の局所的な抵抗値を変えるために、各プレートが電圧源に個別に結合可能であ
    る、請求項１に記載のホール効果素子。
  3. 【請求項３】 第２の電気導電型の電荷キャリアが前記第１の電気導電型の
    前記活性層内に拡散された境界領域をさらに備え、前記境界領域が、４つのコー
    ナおよび４つの側面を有する仮想的な正方形形状の活性領域と、それぞれ前記正
    方形形状の活性領域の対角線に沿って、前記正方形形状の活性領域の対向するコ
    ーナに配置された前記第１および第２組の接点と、前記正方形形状の活性領域の
    側面に沿って配置された４つの金属プレートとを画定する、請求項２に記載のホ
    ール効果素子。
  4. 【請求項４】 前記絶縁層上に直接配置された４つの金属遮蔽プレートをさ
    らに備え、前記金属遮蔽プレートは、互いから離間されかつ前記金属制御フィー
    ルド・プレートから離間されている、請求項３に記載のホール効果素子。
  5. 【請求項５】 前記分離層がｐ型材料を含み、前記活性層がｎ型材料を含む
    、請求項４に記載のホール効果素子。
  6. 【請求項６】 前記第１および第２の軸が直交する、請求項４に記載のホー
    ル効果素子。
  7. 【請求項７】 前記境界領域における第１の電気導電型の前記活性層に拡散
    された電荷キャリアが、ｐ型電荷キャリアを含む、請求項４に記載のホール効果
    素子。
  8. 【請求項８】 前記絶縁層が、二酸化珪素を含む、請求項４に記載のホール
    効果素子。
  9. 【請求項９】 前記金属遮蔽プレートが、アルミニウム・プレートを含む、
    請求項４に記載のホール効果素子。
  10. 【請求項１０】 ホール効果構造と、 第１の軸に沿って前記構造上に配置される第１組の接点と、 前記第１の軸を横切る第２の軸に沿って前記構造上に配置される第２組の接点
    と、 前記構造に対して配置された金属制御フィールド・プレートであって、電圧が
    前記金属制御フィールド・プレートに選択的に結合されたとき、前記ホール効果
    装置が、磁界が存在しないときにゼロ出力を有するようにする、金属制御フィー
    ルド・プレートと、 を備えるホール効果装置。
  11. 【請求項１１】 前記ホール効果構造が、 分離層と、 表面を有し、前記分離層上に配置された第１の電気導電型の活性層と、 前記表面上に配置された絶縁層と、 を備える、請求項１０に記載のホール効果装置。
  12. 【請求項１２】 前記分離層が、ｐ型材料を含み、 前記活性層が、ｎ型材料を含み、 電圧が、前記活性層の抵抗値を低減する正電圧である、請求項１１に記載のホ
    ール効果装置。
  13. 【請求項１３】 前記分離層が、ｐ型材料を含み、 前記活性層が、ｎ型材料を含み、 電圧が、前記活性層の抵抗値を増加する負電圧である、請求項１１に記載のホ
    ール効果装置。
  14. 【請求項１４】 複数の金属制御フィールド・プレートをさらに備え、前記
    活性層の前記表面で電荷キャリアの蓄積を制御して各プレートに近接する前記活
    性層の領域の局所的な抵抗値を変えるために、電圧を前記各制御フィールド・プ
    レートに個別にかつ選択的に結合可能である、請求項１１に記載のホール効果素
    子。
  15. 【請求項１５】 第２の電気導電型の電荷キャリアが前記第１の電気導電型
    の前記活性層内に拡散され、４つの側面を有する仮想的な正方形形状の活性領域
    を画定する境界領域と、 それぞれが前記正方形形状の活性領域の４つの側面のうち異なる１つに沿って
    配置された、４つの金属制御フィールド・プレートとを備え、 前記活性層の前記表面で電荷キャリアの前記蓄積を制御して各プレートに近接
    する前記活性層の領域の局所的な抵抗値を変えるよう電圧を前記各制御フィール
    ド・プレートに個別にかつ選択的に結合可能である、請求項１１に記載のホール
    効果装置。
  16. 【請求項１６】 ホール効果素子におけるゼロ・オフセットを低減する方法
    であって、 分離層を提供するステップと、 前記分離層上に、表面を有する第１の電気導電型の活性層を配置するステップ
    と、 第１の軸に沿って前記表面上に第１組の接点を配置するステップと、 前記第１の軸を横切る第２の軸に沿って前記表面上に第２組の接点を配置する
    ステップと、 前記表面上に絶縁層を配置するステップと、 前記表面で電荷キャリアの蓄積を制御して前記活性層の抵抗値を変えるために
    、前記分離層を横切って電圧を印加するステップとを含む方法。
  17. 【請求項１７】 前記分離層を提供するステップが、ｐ型層を提供するステ
    ップを含み、 前記活性層を配置するステップが、前記ｐ型層上にｎ型層を配置するステップ
    を含み、 前記印加するステップが、前記活性層の抵抗値を減少するために、前記表面で
    ｎ型電荷キャリアの蓄積を増加するように、前記絶縁層を横切って正電圧を印加
    するステップを含む、請求項１６に記載の方法。
  18. 【請求項１８】 前記分離層を提供するステップが、ｐ型層を提供するステ
    ップを含み、 前記活性層を配置するステップが、前記ｐ型層上にｎ型層を配置するステップ
    委を含み、 前記印加するステップが、前記活性層の抵抗値を増加するために、前記表面で
    ｎ型電荷キャリアの蓄積を減少するように、前記絶縁層を横切って負電圧を印加
    するステップを含む、請求項１６に記載の方法。
  19. 【請求項１９】 前記印加するステップが、前記各異なる領域と結合される
    表面で前記電荷キャリアの蓄積を制御して各異なる領域で局所的な抵抗値を変え
    るために、前記絶縁層の異なる領域を横切る複数の電圧を印加するステップを含
    む、請求項１８に記載の方法。
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