JP2003522402A - シリコン本体にシリサイド領域を形成する方法 - Google Patents

シリコン本体にシリサイド領域を形成する方法

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Abstract

(57)【要約】 本発明の方法は、シリコン本体またはその上に形成された集積電子素子への電気接触抵抗の低減を含んだ様々な目的に有用なシリサイド領域を、シリコン本体に作成する。本発明の方法は、例えばイオン注入を用いてシリコン本体にアモルファス領域を作成するステップと、チタン、コバルトまたはニッケルなどの金属をアモルファス領域に接触するように形成または配置するステップと、レーザのような光源からの強い光を金属に照射して、金属原子をアモルファス領域内に拡散させるステップと、を包含して、シリサイド組成物を有する合金領域を形成する。ＭＩＳＦＥＴ装置を製造する、本発明の方法の適用例では、好ましくは、少なくともＭＩＳＦＥＴ装置のゲートのアモルファス領域に化学量論的な割合の金属およびシリコン原子を作成するのに十分な厚さで金属層が形成される。

Description

【発明の詳細な説明】
【０００１】 （関連出願の相互参照） 本特許出願は、１９９７年１月２９日に出願された、米国特許出願第０８／７
９１，７７５号の一部継続出願である。この出願において、指名された発明者、
および譲受人が同一である。
【０００２】 （発明の背景） １．発明の分野 本発明は、シリコン基板に形成された１つ以上のトランジスタ、または他の集
積素子にシリサイド領域を形成する方法に関する。シリサイド領域は、集積素子
への電気接続の接触抵抗を減少させ、素子が比較的高速で動作することを可能に
する。
【０００３】 ２．関連技術の説明 シリコン基板上に形成された集積素子接触のため、特に、金属酸化物半導体（
ＭＯＳ）デバイスのためのシリサイド領域を形成するための多くの技術が開発さ
れてきた。上記技術のほとんどは、シリサイドがその上に形成されることが望ま
れるゲート、ドレインまたはソース領域上に金属層を形成することを必要とする
。そこで、上記技術は、長時間の熱処理を用いて、金属を、ゲート、ソース、ド
レイン、および露出されたランナーを構成するシリコンと反応させて、低抵抗率
のシリサイド領域を形成する。基板は、未反応金属層を取り除くことによってさ
らに処理される。シリサイド領域は、ゲート、ソース、および／またはドレイン
領域、ならびに露出されたポリシリコンランナーの上に形成される。
【０００４】 シリサイドを形成する技術は、この技術が効果的であるために満たされなけれ
ばならない幾つかの厳しいプロセス制限を受ける。上記制限は、（１）シリサイ
ドを形成するために使用される金属およびシリサイドが形成される温度は、集積
素子のソースと、ドレインと、ゲートとの間にリーク経路の形成を防ぐために、
金属がシリコンに拡散するように慎重に選択されなければならないこと、（２）
自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ）シリサイド化技術の場合、金属層は、ゲ
ートの自己整合側壁を構成する絶縁材料と反応してはならないこと、（３）低接
触抵抗が達成され得るように、ドーパントは、はっきりと分離してシリサイド領
域内に入ってはならないこと、（４）技術は、シリサイド領域がｃシリコンおよ
びポリシリコンの両方の上に形成されることを可能にするプロセスウィンドウを
有していなければならないこと、（５）シリサイド形成は、シリコン中に存在す
るドーパントに敏感であるべきでないこと、および（６）接合リークの増加を防
ぐために、金属原子は、シリサイド領域を越えて拡散するべきではないこと、を
含む。上記の基準のすべてを同時に達成することは、ほとんどの従来のシリサイ
ド化技術の場合、特に、比較的広範囲な熱処理を使用する技術の場合、どう見て
も困難である。従来の技術をその比較的狭いプロセスマージン内で行うことが失
敗するのは、そのような技術により必要とされる比較的長い熱処理時間の間に金
属原子が所望の境界を越えて熱ドリフトを起こすことによる欠陥の発生において
である場合が最も多い。シリサイド領域がその設計寸法を超えて延びると、これ
は、ゲートと、ソース／ドレインと、基板との間にリーク経路を引き起こし得る
。従って、シリサイド化プロセスマージンを、従来可能であったシリサイド化プ
ロセスマージンよりも大きくする技術が非常に必要とされている。
【０００５】 長時間の熱処理を使用する従来の技術に加えて、幾つかの従来のシリサイド化
技術は、イオン注入を用いて、シリサイド領域の形成を達成する。これらのイオ
ン注入シリサイド化技術は、異なるイオン種類のイオンビーム混合を用いて所望
の組成物のシリサイドを生成するか、または、適切な化学量論を達成するために
必要とされる割合での所望の金属イオン種の注入を用いるかのいずれかである。
上記２種類の技術のいずれにおいても、イオン注入は、シリサイドを作製するた
めに必要とされる化学量論比のイオンが、シリコン基板に注入されなければなら
ない場合には特に、非常に広範囲であり、非常に時間がかかる。さらに、広範囲
なイオン注入は、結果的には、「ノックオン」、即ち、移動しているイオンが以
前に注入されたイオンにぶつかり、それらのイオンを、所望の深さよりもさらに
深くシリコン基板内に押しやる現象、を引き起こす。ノックオンの発生は、接合
リークの増加につながる。従って、従来のシリサイド化技術の上記の不利な点を
克服し得る技術が、非常に必要とされている。
【０００６】 上述の全てのシリサイド化技術の制約は、ゲートおよびポリシリコンランナー
のシリサイド厚さが、ソース／ドレイン領域上のシリサイド厚さと同じであるこ
とである。ソース／ドレイン接合がより浅い深さに減少されるにつれて、それに
従って、リークを防ぐために、ソース／ドレイン領域上のシリサイド厚さが低減
される必要がある。しかし、シリサイドの厚さの増減は、ゲート領域上では必要
ではなく、ソース／ドレイン領域上より、ゲート領域上で、シリサイドをより厚
くすることが有利である。このようなシリサイド層は、ソース／ドレイン領域上
で形成されるより、ゲート上で、より厚い金属層を堆積すること、または、より
高温にゲートをさらすことのいずれかによって形成され得る。これら２つの選択
は、従来のシリサイド形成技術を用いても実現不可能である。
【０００７】 （発明の要旨） 本発明は、上記の不利な点を克服する。本発明の方法による好適な実施形態は
、シリコン本体にアモルファス領域を作成するステップと、金属層をアモルファ
ス領域に接触するように形成するステップと、金属層に光を照射して、金属をア
モルファス領域内に拡散させ、アモルファス領域から、シリサイド組成物の合金
領域を形成するステップと、を包含する。金属層は、化学量論的なシリサイドを
アモルファス領域上に形成するために十分な厚さで、アモルファス領域上に作ら
れ、照射のステップは、合金領域上に重なる金属が消費されるまで進む。合金領
域は、（特に溶融した液体状態では）金属層より高い反射率を有し、合金領域の
熱ローディングを低減する。上に重なる金属が消費される場合、合金領域のさら
なる熱ローディングを低減することによって、上に重なる金属の消費において存
在する合金領域の深さを超えて溶融することが、実質的に低減されるか、または
止められる。
【０００８】 シリコン本体にアモルファス領域を作成するステップは、好ましくは、イオン
注入により行われる。シリコン本体にアモルファス領域が形成される深さは、注
入に使用されるイオン種の原子量、注入エネルギー、およびシリコン本体に注入
されるイオンの適用の選択により決定され、且つ、高精度に制御される。金属堆
積の前にアモルファス化注入が行われるため、金属原子のノックオンは問題では
ない。アモルファス領域上に金属層を形成または配置するステップは、好ましく
は、金属をシリコン本体上にスパッタリング、蒸着、または化学蒸着法により行
われる。金属は、チタン、コバルト、およびニッケルなどの多数の金属のうちの
１つであり得る。金属の厚さは、好適には、アモルファスシリコンから化学量論
的なシリサイドを生成するために少なくとも十分な厚さである。金属層を照射す
るステップは、好ましくは、アモルファス領域を溶融状態にするのには十分であ
るが金属層およびシリコン本体はそれぞれ固体状態のままであるフルエンスを有
するパルス化レーザ光を用いて達成される。照射ステップによって生成される熱
によって起こる、金属層からの金属の拡散によって、溶融したアモルファス領域
が合金領域になる。シリコン本体および金属層がそれぞれ固体状態のままでアモ
ルファス領域を溶融させるために、金属層に照射するために使用されるレーザ光
のフルエンスは、好ましくは、０．１〜１．０Ｊ／ｃｍ2の範囲である。上に重
なる金属層の消費における金蔵層に関係する合金領域の反射率を高めることによ
って、合金領域の熱ローディングが低減される。照射するステップについての適
切なフルエンスで、合金領域によって反射されるエネルギーが、合金領域のさら
なる成長を止めるために十分になり得る。照射するステップの後、合金領域は半
晶質状態にある。結晶性を高め、反射率を低減するため、本発明の方法は、また
、合金領域を、低い抵抗率を有するシリサイド領域に変換するように処理するス
テップを含む。好ましくは、処理ステップは、高速熱アニ−リングにより行われ
る。
【０００９】 好適な実施形態では、本発明の方法は、金属−絶縁体−半導体電界効果トラン
ジスタ（ＭＩＳＦＥＴ）のゲート、ソース、ドレインおよび接続ランナーのため
の自己整合されたシリサイド接触を形成するために使用される。この実施形態に
おいて、この方法で形成された金属層は、素子のゲート領域、および好ましくは
、集積素子への電気接続を形成するランナーに、実質的に化学量論的なシリサイ
ドを生成するために十分な厚さである。金属層の照射は、ゲートおよび／または
ランナー領域上に重なる金属を消費するフルエンスで、溶融領域への金属原子の
拡散によって行われる。合金化は、ゲートおよびランナー領域の溶融の深さに対
してのみ起こる。金属層の消費において、ゲートおよびランナー合金領域が露出
される。金属イオンの拡散によって形成されるゲートおよびランナー合金領域の
反射率が金属層の反射率より高い場合、上に重なる金属層が消費される場合のゲ
ートおよびランナーに存在する合金の境界を越えて金属イオンの移動を防ぐため
に十分な程度まで、ゲートまたはランナー領域のさらなる熱ローディングが低減
される。従って、さらなる照射は、ソースおよびドレイン領域でのシリサイドの
成長が継続することを可能にし、ゲートまたはランナー領域における金属イオン
のさらなる移動を実質的に低減するか、または、止める。従って、比較的低い反
射率を有するより高く規定されたシリサイドが、集積素子のソースおよびドレイ
ン領域において、ならびにゲートまたはランナー領域において形成され得る。ゲ
ートの隣の高温ソース／ドレインの存在によって起こる熱トラッピングに起因し
て、ゲートにおける溶融は、ソース／ドレインにおけるアモルファス領域を完全
に溶融するために必要な、フルエンスでのアモルファス深さよりも深く進む。従
って、ある特定のフルエンス範囲に渡って、アモルファス化は、ソース／ドレイ
ン領域におけるシリサイド深さを制御し、金属の完全な消費は、ゲート上のシリ
サイド深さを制御する。ゲート上のシリサイドの厚さは、ソース／ドレイン上の
シリサイドの厚さより厚い。本発明の方法によって形成される集積素子は、従っ
て、比較的速い動作速度を有し得る。
【００１０】 本発明の方法は、従来のシリサイド化技術に対して幾つかの利点を提供する。
例えば、本発明の方法では、シリサイド化は、イオン注入によりアモルファス状
にされる、シリコン本体のソース／ドレイン領域の限られた部分においてのみ起
こり、シリサイド領域の寸法は、リーク経路の形成と、シリコン本体および／ま
たはその上に形成されるいかなる集積回路の電子特性にも悪影響を及ぼす他の問
題点とを回避するために、比較的厳密に制御され得る。さらに、金属をアモルフ
ァス領域内に拡散させるための金属層の照射に光を用いることは、シリコン本体
の加熱を低減するのを助け、シリコン本体上に形成された集積回路は、そのよう
な素子に損傷を与え得る長時間の加熱を受けない。さらに、本発明の方法は、従
来のシリサイド化技術と比べてはるかに速い速度でシリサイド化を行うために使
用され得る。従って、本発明の方法を用いたシリコン本体のシリサイド化の処理
は、従来のシリサイド化技術で可能であるスループットよりもはるかに大きい。
金属の完全な消費は、ゲートおよびランナー領域において起こり、これらの領域
上のシリサイドが、ソース／ドレイン領域上のシリサイドより厚くなる。さらに
、本発明の方法による好適な実施形態のゲートまたはランナー領域上に重なる金
属層の消費において、ゲートまたはランナー領域の反射率は、ゲートまたはラン
ナー領域の熱ローディングを低減するように、増加する。ソースおよびドレイン
領域上に重なる金属層の照射は、ゲートまたはランナー領域に対し逆に作用する
ことなく継続され得、比較的低い抵抗率のシリサイドが、ソースおよびドレイン
領域、ならびにゲートおよびランナー領域において形成され得る。本発明の方法
によって可能になる、低減されたゲート、ソース、ドレインおよびランナーシリ
サイド抵抗によって、得られるトランジスタ装置が比較的速い動作速度を有し得
る。
【００１１】 上記の特徴および利点、ならびに、これから明らかになるその他の特徴および
利点は、本発明の一部分を構成する添付の図面を参照して以下により完全に説明
され且つ請求される本発明の構成および動作の詳細にあリ、後に明らかとなる。
図中、同一の番号は、同一の部分を指す。
【００１２】 （好適な実施形態の説明） 図１Ａにおいて、シリコン本体１には、本発明の方法による、シリコン領域を
形成する処理が施される。シリコン本体は、例えば、ＭＩＳＦＥＴデバイスのゲ
ートを形成するために使用される、シリコン基板、シリコン絶縁体（ｓｉｌｉｃ
ｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、シリコンエピタキシャル層、または、
ｃシリコンもしくはポリシリコンであり得る。周知の技術を用いて、電界酸化物
絶縁体領域２がシリコン本体１に形成され、シリサイド領域を形成することが望
ましいシリコン本体の領域を露出するウィンドウを形成する。本発明の方法によ
れば、シリコン本体の露出部分は、好ましくは図１Ａの参照番号「３」で示され
るイオンの注入により、アモルファス状にされる。注入されたイオンは、基板の
局在化領域中のシリコン原子間の化学結合を破壊するため、原子構造は、イオン
の衝撃を受けていないシリコン本体の部分と比べて、比較的無秩序かつランダム
な状態にされる。好ましくは、イオン種、注入エネルギー、および適用は、所定
の深さまで延びるようにするため、アモルファス化領域４を作成するように選択
される。概して、比較的軽い原子量のイオン種の選択、イオン注入エネルギーの
増加、または、イオン適用の増加はそれぞれ、アモルファス領域が延びる深さを
増加する効果を有する。逆に、比較的重い原子量のイオン種の選択、イオン注入
エネルギーの低減、またはイオン適用の低減はそれぞれ、アモルファス領域が延
びる深さを低減する効果を有する。多数のイオン種が、アモルファス領域を作成
するために使用され得る。例えば、イオン種は、シリコン、アルゴン、ヒ素、ま
たはゲルマニウムを含み得る。イオン注入エネルギーは、１平方センチメートル
当たりイオン１０13〜１０15個の範囲の適用で、１０〜１００キロ電子ボルト（
ｋｅＶ）の範囲であり得る。アモルファス化深さは、所望の厚さのシリサイドを
形成するために消費されるシリコンの厚さにほぼ等しい。ケイ化チタンの場合、
１Åのシリサイドを形成するために約０．９０９Åのシリコンが消費される。従
って、好適な実施形態において、約４４０Åの厚さのケイ化チタンをソース／ド
レイン領域上に得るためには、４００Åのシリコン表面がアモルファス化される
必要がある。アモルファス化領域を４００Åの深さまで作成するために、本発明
者は、１平方センチメートル当たり原子約３×１０14個の適用で約３０ｋｅＶの
エネルギーで注入されたヒ素イオンが、上記深さまでのシリコン本体のアモルフ
ァス化を達成すると決定した。イオン注入は、カリフォルニア州サンホゼ（Ｓａ
ｎ Ｊｏｓｅ）のＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能
な９５００ ＸＲ Ｉｏｎ Ｉｍｐｌａｎｔｅｒなどの装置を用いて行われ得る
。
【００１３】 イオン注入が行われる真空チャンバからシリコン本体が除去されると、この本
体は、空気に曝露され得、従って、空気の酸素含有量のため、ある程度の酸化を
受け得る。この酸化は、シリコン本体の表面の上に、いわゆる「自然」酸化物層
を形成する。そのような自然酸化物層が、本発明の方法によるその後の処理に逆
の影響を及ぼさないように、自然酸化物層は、酸性溶液で除去され得る。例えば
、ＨＦ：Ｈ2Ｏの比が１：１００の溶液は、酸化物を、２０Å／分の速度で除去
する。酸性溶液を用いてシリコン本体を６０秒処理することが、自然酸化物層を
取り除くのに十分である。代替例では、本発明の方法は、チャンバ内で実行され
得、そのため、アモルファス領域は、その上に金属層を形成する前に酸化環境に
曝露されず、これにより、取り除くことを必要とする酸化物層の形成を防ぐ。
【００１４】 図１Ｂでは、少なくともアモルファス領域４の表面の上に、金属層５が形成さ
れる。金属層は、シリコン本体との電気接触のための所望のシリサイド化合物を
形成するために必要とされる金属原子を供給する。本発明の方法では、多数の金
属種が、シリサイド化合物を形成するために使用され得る。例えば、金属層は、
１５〜２０μΩ・ｃｍ、１７〜２０μΩ・ｃｍおよび１２〜１５μΩ・ｃｍの抵
抗率を有するシリサイドＴｉＳｉ2、ＣｏＳｉ2、またはＮｉＳｉをそれぞれ形成
するために使用されるチタン、コバルトまたはニッケルを含み得る。金属層は、
好ましくはスパッタリングにより形成されるが、蒸着または化学的気相成長もま
た使用され得る。例えば、金属層を形成するために、適切なスパッタリングチャ
ンバは、カリフォルニア州サンホゼのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉ
ｎｃ．から入手可能なＥｎｄｕｒａTMＶＨＰＰＶＤである。好ましくは、金属層
は、所望のシリサイド厚さまたは深さと、シリサイドを形成するために消費され
るシリコンおよび金属の化学量論比とに基づいて決定された厚さで形成される。
具体的には、金属層の厚さは、アモルファス化されたシリコンの深さを化学量論
的なシリサイドを形成するために消費されるシリコンの金属に対する比で割った
値より、厚くなる必要がある。従って、４００Åのアモルファスシリコンでチタ
ンを反応させて４４０Åのアモルファスシリサイドを形成するため、この特定の
シリサイドの原子構造に起因して、１Åのチタンにつき、２．２７Åのシリコン
が消費される。従って、所望の深さの化学量論的なシリサイドが確実に形成され
るように、金属の厚さは、
【００１５】
【数１】 より厚くなることが必要である。
【００１６】 ２つのフルエンスレジーム（ｒｅｇｉｍｅ）が、増大するレーザフルエンスに
関わらずシリサイドの深さが変わらない場合に存在する。第１のレジームは、Ｓ
ｏｍｉｔ Ｔａｌｗａｒらを発明者とする、１９９７年１月２９日に出願された
、米国特許出願第０８／７９１，７７５号に記載されている。この出願において
、レーザフルエンスは、溶融が、アモルファス結晶インターフェースまで進み、
そこを越えないような範囲の中にある。第２のレジームは、上に重なる金属を完
全に消費するように十分に溶融が深いフルエンス範囲の中にある。合金が露出さ
れた後、光吸収が、（１）合金、および（２）溶融した合金表面のより高い反射
率に起因して、非常に低減される。従って、増大するフルエンスによって、溶融
がより深くならず、結果として、シリサイド深さは、この特定のフルエンスの範
囲について変化しない。要約すると、シリサイド深さは、第１のフルエンスレジ
ームにおいて、アモルファス化プロセスによって制御され、第２のフルエンスレ
ジームにおいて、堆積された金属の厚さによって制御される。
【００１７】 図１Ｃでは、金属層には、参照番号「６」で示される光が照射される。第１の
フルエンスレジームにおいて、この光は、アモルファス領域を溶融状態にするの
には十分であるがシリコン本体または金属層５を溶融させるのには不十分なパワ
ーを有するレーザにより生成される。アモルファス領域の化学結合は破壊されて
いるため、アモルファス領域は、原子がより規則正しく並んでいるシリコン本体
の他の部分よりも低い温度で溶融状態になる。一般に、シリコンにおける金属の
完全な混合を確実にするためには、レーザ光は、幾つかのパルスにわたって付与
されなければならないと決定されている。各レーザパルスは、１０ナノ秒と１０
０ナノ秒との間のパルス幅を有する。レーザパルスの繰り返しレートは、１〜１
０００ヘルツであり得る。レーザパルス間に、基板は、室温まで低下することが
可能にされる。本発明の方法のプロセスマージン内で操作するために必要とされ
る厳密なレーザフルエンス、ショット数、ショット持続時間、および繰り返しレ
ートは、異なる種類のレーザ装置と、所望のシリサイド厚との間で変わる。フロ
リダ州フォートローダデール（Ｆｏｒｔ Ｌａｕｄｅｒｄａｌｅ）のＬａｍｂｄ
ａ Ｐｈｙｓｉｋ，Ｉｎｃ．から市販で入手可能なモデルＮｏ．４３０８のレー
ザの場合、約４００Åの厚さのシリサイドについて、このフルエンスは、３００
ヘルツの繰り返しレートで２０ナノ秒のパルス幅の１０ショットで送達される０
．３〜０．５ジュール／平方センチメートル（Ｊ／ｃｍ2）である。金属層５の
照射は、好ましくは、窒素、アルゴンまたはヘリウムの不活性雰囲気を有するチ
ャンバにおいて行われる。適切なチャンバは、Ｕｌｔｒａｔｅｃｈ Ｓｔｅｐｐ
ｅｒ，Ｉｎｃ．から市販で入手可能な投影ガス浸漬レーザアニ−リング（Ｐｒｏ
ｊｅｃｔｉｏｎ−Ｇａｓ Ｉｍｍｅｒｓｉｏｎ Ｌａｓｅｒ Ａｎｎｅａｌｉｎ
ｇ）（Ｐ−ＧＩＬＡ）装置である。発明者は、上記のガイドラインおよび原則に
従うレーザ光の適切な送達により、アモルファス領域が溶融され且つシリコン本
体および金属層がそれぞれ固体状態のままである温度ウィンドウが、摂氏（Ｃ）
約２６０°の比較的大きい範囲、１１５０℃〜１４１０℃にわたって、起こるこ
とを判断した。従って、この方法は、本発明の実行の成功のために利用可能なプ
ロセスマージンを、従来のシリサイド化技術に関して大幅に増加させる。
【００１８】 本発明の第１のレジームの好ましいフルエンス範囲は、上に重なる金属を完全
に消費するために十分に深く溶融させ、図１Ｄに示すように、化学量論的な合金
を形成する。金属層５は、入射する光の約４０％を反射する。溶融状態の合金の
反射率は、約７０％である。従って、合金が入射光に対して露出されると、金属
層５が反射する光と比較して、３０％多い光（図１Ｄにおいて、参照番号「７」
で示される）を反射する。露出された合金の増大した反射率は、大きいフルエン
ス範囲について合金の下のシリコンの溶融を止めるために十分である。このフル
エンス範囲は、１〜１０ＫＨｚの繰り返しレートで１０〜１００ナノ秒のパルス
幅の３〜１０ショットで送達される０．１〜１．０Ｊ／ｃｍ2である。好ましい
フルエンス範囲は、２０ナノ秒のパルス幅の１０ショットで送達される０．４〜
０．５Ｊ／ｃｍ2である。
【００１９】 光照射後の冷却の際、溶融状態の合金は固体化し、シリコン本体に形成される
シリサイドのための所望の組成物を有する合金領域になる。この合金領域は、シ
リサイドの原子が完全にではないが比較的規則正しく並んでいる部分結晶化状態
を有する。ＴｉＳｉ2シリサイドの場合、この部分結晶化相は、そのシリサイド
の「Ｃ４９相」と呼ばれる。図１Ｅにおいて、金属層は、シリコン本体から除去
される。金属層の除去は、８０℃に加熱された溶液（硫酸（Ｈ2ＳＯ4）：過酸化
水素（Ｈ2Ｏ2）＝４：１）を用いて行われ得る。典型的には、シリコン本体の約
１０分間の浸漬が、金属層を除去するために必要とされることのすべてであるが
、金属層を除去するために必要な時間は、金属の種類およびその厚さの程度に依
存して変わり得る。浸漬は、モンタナ州カリスペル（Ｋａｌｉｓｐｅｌｌ）のＳ
ＥＭＩＴＯＯＬTM製造のＥｑｕｉｎｏｘTMのようなスプレーエッチング装置にお
いて行われ得る。次いで、シリコン本体には、合金領域４を、所望の低抵抗特性
を有する結晶シリサイド領域に変えるための処理が施される。結晶シリサイド領
域は、図１Ｅにおいて「ｘ」のハッチングにより示される。好ましくは、合金領
域を結晶性の高いシリサイド領域に変えるために、高速熱アニ−リングが用いら
れる。高速熱処理は、シリコン本体を、１時間から１０秒までの範囲の持続時間
の間、５００℃〜９００℃の温度に晒すことにより行われ得る。具体的な温度お
よび持続時間は、温度が比較的高ければ処理持続時間は比較的短く、また、その
逆になるように、上記範囲内で選択される。好ましくは、ＴｉＳｉ2シリサイド
の場合、合金領域を所望のシリサイドに変えるために、シリコン本体には、２０
秒間８５０℃の温度の高速熱アニ−リングが施される。高速熱アニ−リング中に
シリコン本体が置かれる雰囲気は、不活性であるべきである。従って、例えば、
高速熱アニ−リングは、窒素雰囲気を含むチャンバにおいて行われるべきである
。高速熱アニ−リングは、カリフォルニア州サンホゼのＡｐｐｌｉｅｄ Ｍａｔ
ｅｒｉａｌｓ，Ｉｎｃ．から市販で入手可能なＣｅｎｔｕｒａTMと呼ばれる高速
熱処理装置において行われ得る。
【００２０】 一旦シリサイド領域４が形成されると、図１Ｆに示されるように、シリサイド
領域への低抵抗の電気接続を確立するために、金属コンタクト８が作製され得る
。このような導電性接触の形成は、集積回路技術において周知である。所望され
る場合、さらなるＳｉＯ2層（図示せず）が、コンタクト８の上に電気絶縁のた
めに形成され得る。図１Ａ〜図１Ｆを参照して上で説明された本発明の方法は、
任意のシリコン本体上への、様々な可能な組成物のうちの１つを有するシリサイ
ド領域の形成に関して、比較的一般化される。本発明の方法は、以下の図２Ａ〜
図２Ｊで説明される、金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥ
Ｔ）（この用語は、その意味の範囲内に「ＭＯＳＦＥＴ」を含む）上に自己整合
されたシリサイド領域を作成するために適用され得る。
【００２１】 図２Ａ〜図２Ｊは、シリコン基板１上に形成される集積ＭＩＳＦＥＴデバイス
のゲート、ソースおよびドレイン、ならびに接続ランナーのための接触領域の自
己整合シリサイド化に適用された場合の本発明の方法の断面図である。図２Ａに
おいて、ＭＩＳＦＥＴ装置が形成されるシリコン本体１の領域を電気的に絶縁す
るために、電界絶縁体層２０が形成される。この技術の当業者に周知の技術およ
び材料を用いて、シリコン基板１の表面上に、ゲート絶縁体層２１が形成される
。ゲート絶縁体層２１は、例えば酸化物層であり得、この場合、結果として得ら
れる装置はＭＯＳＦＥＴである。次いで、例えば低圧化学的気相成長により、そ
れぞれ、ゲート絶縁体層２１および電界絶縁体層２０上にポリシリコンまたはア
モルファスシリコン層２２および２３が堆積される（概して、層２２および２３
は、同じシリコン材料から同じ処理工程で形成され得る。層２２および２３は、
電界絶縁体層２０とゲート絶縁体層２３とを区別するために、異なる数字が付け
られる）。図２Ａに示されるように、シリコン層およびゲート絶縁体層は、少な
くとも１つのレジスト層を用いてシリコン層およびゲート絶縁体層を選択的に形
成またはエッチングすることによりパターニングされ、シリコンゲート本体２２
、ランナー２３、およびゲート絶縁体層２１を形成する。次いで、ドレインおよ
びソース領域２４および２５には、適切なｎ型またはｐ型ドーパントがドープさ
れる。シリコン本体１がｎ型であれば、ドレインおよびソース領域には、ｐ型ド
ーパントがドープされる。一方、シリコン本体１がｎ型であれば、ドレインおよ
びソース領域にはｐ型ドーパントがドープされる。
【００２２】 図２Ｂでは、シリコン本体１、シリコンゲート本体２２、およびランナー２３
上に、絶縁体層２６が形成される。次いで、図２Ｃに示されるように、絶縁体層
２６が異方的にエッチングされ、シリコンゲート本体およびランナー２３の側部
に、それぞれ、絶縁体側壁２７および２８を形成する。側壁２７および２８は、
これから形成されるシリサイド領域の位置の自己整合を達成するのを助ける。
【００２３】 図２Ｄにおいて、イオン２９が注入され、ソース、ドレイン、ゲートおよびラ
ンナー領域上にそれぞれアモルファス領域３０、３１、３２、および３３を形成
する。イオン注入のためのイオン種、注入エネルギーおよび適用は、好ましくは
、図１Ａに関して以前に説明された通りである。アモルファス領域が空気に曝露
されると、少なくともアモルファス領域３０、３１、３２、および３３の表面が
、酸性溶液で除去され、空気に曝露されるとアモルファス領域３０、３１、３２
、および３３上に形成され得る、図１Ｂに関して以前に説明されたようないかな
る自然酸化物膜をも取り除く。
【００２４】 図２Ｅにおいて、少なくともアモルファス領域３０、３１、３２、および３３
に隣接して、金属層３４が形成または配置される。好ましくは、金属層３４は、
図１Ｂに関して以前に説明されたように、スパッタリング、蒸着または化学的気
相成長によりアモルファス領域上に形成されるチタン、コバルトまたはニッケル
などの種である。金属層３４は、好ましくは、アモルファス化されたシリコンか
ら、化学量論的なシリサイドを生成するために十分な厚さで形成される。
【００２５】 図２Ｆにおいて、金属層３４には、図１Ｃに関して以前に説明されたようなフ
ルエンス、ショット数、ショット持続時間および繰り返しレートの光３５が照射
される。光３５は、アモルファス領域３０、３１、３２、および３３については
、これらの領域を溶融状態にするのに十分に加熱するが、シリコン基板１、ゲー
ト絶縁体層２１、側壁２７および２８、あるいは電界絶縁体領域２０については
それぞれの溶融温度まで加熱しない。光３５の加熱作用のため、金属原子は、金
属層３４から、溶融領域３６、３７、３８、および３９内に拡散し、アモルファ
ス領域は、シリサイド組成物のそれぞれの合金領域になる。
【００２６】 図２Ｇに示すように、ゲートシリコン本体２２上の、好ましくは、ランナー本
体２３の上にも重なる金属層を完全に消費するフルエンスで、光３５は、合金領
域３６、３７、３８、および３９に照射される。得られる合金領域３８および３
９は、アモルファスシリコンが金属原子と混合するように、層２２および２３の
中に、それぞれのアモルファス領域の深さより深い深さまで延びる。例えば、４
００Åの深さまで延びるケイ化チタン合金領域を形成するために用いられる約１
６０Åの金属チタン層について、光３５のエネルギーフルエンスは、好ましくは
、０．３０〜０．５０Ｊ／ｃｍ2の範囲内である。概して、ゲート絶縁体層２１
および絶縁領域２０の熱伝導が比較的低く、ソースおよびドレイン領域３６およ
び３７が熱だめ（ｈｅａｔ ｓｉｎｋ）として機能する基板と一体型なので、ゲ
ート領域３８およびランナー合金領域３９の上に重なる金属層２４は、ソースお
よびドレイン合金領域３６および３７の上に重なる位置の金属層を消費するため
に必要なレーザフルエンスより低いレーザフルエンスで消費される傾向がある。
また、シリコンランナーの上に重なる金属層は、概して、ゲートシリコン本体２
２の上に重なる金属層より、高いフルエンスで消費される。ゲート合金領域３８
およびランナー合金領域３９の上に重なる金属層３４の消費において、ゲートお
よびランナー合金領域の表面は、露出され、金属層３４と比較すると増大した量
の光４０を反射する。ゲート合金領域３８およびランナー合金領域３９からの光
エネルギーの増大した反射は、金属領域３４に被覆された他の領域に関連して、
これらの領域に吸収されたエネルギーを低下する。
【００２７】 光フルエンスは、好ましくは、ゲートおよびポリランナー領域上の溶融が、こ
れらの領域上に重なる金属を完全に消費するために十分な深さになり、ソース／
ドレイン領域上の溶融がアモルファスの深さに制限されるように決定される。上
に重なる金属が完全に消費された後、ゲートおよびランナー上の合金の溶融の深
さが増大しないフルエンスの範囲があるため、且つ、ソース／ドレイン領域上の
溶融の深さが、アモルファスとｃシリコン溶融温度の違いに起因して、アモルフ
ァス化の深さを超えて伸びないフルエンス範囲があるため、これら２つのレジー
ムに重なるフルエンスについて、ゲートおよびランナー上のシリサイドの厚さは
、金属層の完全な消費において予測された厚さに等しく、ソース／ドレイン領域
上のシリサイドの厚さは、アモルファス化シリコン層の完全な消費について予測
される厚さに等しい。
【００２８】 図２Ｈにおいて、消費されていない金属層３４は、好ましくは図１Ｄに関して
説明されたような酸性溶液を用いて、電界絶縁体２０、側壁２７および２８、な
らびに合金領域３６および３７の表面から除去される。図２Ｉでは、合金領域３
６、３７、３８、および３９には、合金領域をさらに結晶化して、非常に規則正
しく並んだ原子構造を有する化学的形態にするための処理が施され、上記領域は
、所望の低抵抗率特性を有するシリサイド領域になる。図２ＩＨにおいて、結晶
シリサイド領域３６、３７、３８、および３９は、「ｘ」のハッチングで示され
る。好ましくは、それぞれのシリサイド領域を形成するための合金領域の処理は
、図１Ｅに関して以前に説明されたように、高速熱アニ−リングを用いて行われ
る。
【００２９】 図２Ｊにおいて、電界絶縁体領域２０、シリサイド領域３６、３７、３８、お
よび３９、ならびに、側壁２７および２８の上に、絶縁体層４１が形成される。
絶縁体層４１は、シリサイド領域３６、３７、３８、および３９を露出するよう
に、選択的にパターニングされる。アルミニウムまたはその他の導電性金属から
なる導電性リード４２、４３および４４が形成され、そして、ＭＩＳＦＥＴデバ
イスのシリサイド領域３６、３７、３８、および３９にそれぞれ電気的に接触す
るようにパターニングされる。具体的には、リード４２は、図２Ｊの右側にある
ランナーシリサイド３９をソースシリサイド３６に電気的に接続し、リード４３
は、図２Ｊの左側のランナーシリサイド３９をドレインシリサイド３７に接続し
、リード４４は、ゲートシリサイド領域３８に接続される。リード４２、４３、
および４４は、従って、電気信号を、ＭＩＳＦＥＴ装置のそれぞれの端子におよ
び端子から送信するように用いられ得る。導電性リード４２、４３および４４上
には、例えばシリコン酸化物からなる絶縁体層４５が形成され得、導電性リード
およびＭＩＳＦＥＴデバイスを電気的に絶縁し且つ保護する。リード４２、４３
および４４は、シリサイド領域３６、３７、３８、および３９に接触する端部と
反対側の端部で、他の電子構成要素、および／または、電源もしくは信号源に結
合される。
【００３０】 図３は、本発明の方法を用いて作製された集積ＭＩＳＦＥＴ装置のケイ化チタ
ンゲート領域についてのゲート抵抗性対線幅のグラフである。図３から分かるよ
うに、３５０ｍＪ／ｃｍ2のフルエンスで形成されたシリサイドゲート領域の抵
抗値は、ゲートの横幅に比較的大きく依存する。対照的に、４００および４５０
ｍＪ／ｃｍ2のエネルギーフルエンスで形成されたゲートシリサイドゲート領域
の抵抗率の値は、幅広い範囲のゲート幅にわたって、比較的大きな依存性を有す
る。これに対して、４００および４５０ｍＪ／ｃｍ2のエネルギーフルエンスに
おいて、広範囲のゲート幅にわたって、ゲートシリサイド抵抗率は比較的一定か
つ低い（約１Ω／ｃｍ2）。従って、得られるシリサイドが比較的低くゲート幅
から独立するのでケイ化チタンの形成について好ましい４００〜５００ｍＪ／ｃ
ｍ2の範囲の、比較的小さい（すなわち、サブミクロン）ジオメトリーが与えら
れて、３５０〜５００ｍＪ／ｃｍ2の範囲のエネルギーフルエンスが用いられ得
る。
【００３１】 図４は、本発明の方法によって作製されたＭＩＳＦＥＴデバイスのゲート領域
の断面の図である。ゲート幅は比較的狭く、約０．２マイクロメートルで、約４
００Åの深さまで延びるシリサイド領域３６および３７をソース／ドレイン領域
に有し、ゲートシリサイド本体２２に、約１０００Åまで延びるゲートシリサイ
ド領域３８を有する。得られるゲートシリサイド領域３８は、約１Ω／ｃｍ2の
抵抗率を有する。
【００３２】 本発明の多くの特徴および利点は、詳細な明細書から明らかであり、従って、
添付の請求の範囲により、本発明の真の精神および範囲に従う、説明された方法
および装置のそのような特徴および利点のすべてをカバーすることが意図される
。さらに、多数の改変および変更が当業者に容易に思いつくため、本発明を、示
され且つ説明された厳密な構成および動作に限定することは望ましくない。従っ
て、すべての適切な改変およびその等価物は、特許請求の範囲の精神および範囲
内にあるものとされ得る。
【図面の簡単な説明】
【図１Ａ】 図１Ａは、シリコン本体の断面図であって、本発明の一般化された方法による
、シリコン本体のシリサイド化を行うステップを示す断面図である。
【図１Ｂ】 図１Ｂは、シリコン本体の断面図であって、本発明の一般化された方法による
、シリコン本体のシリサイド化を行うステップを示す断面図である。
【図１Ｃ】 図１Ｃは、シリコン本体の断面図であって、本発明の一般化された方法による
、シリコン本体のシリサイド化を行うステップを示す断面図である。
【図１Ｄ】 図１Ｄは、シリコン本体の断面図であって、本発明の一般化された方法による
、シリコン本体のシリサイド化を行うステップを示す断面図である。
【図１Ｅ】 図１Ｅは、シリコン本体の断面図であって、本発明の一般化された方法による
、シリコン本体のシリサイド化を行うステップを示す断面図である。
【図１Ｆ】 図１Ｆは、シリコン本体の断面図であって、本発明の一般化された方法による
、シリコン本体のシリサイド化を行うステップを示す断面図である。
【図２Ａ】 図２Ａは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｂ】 図２Ｂは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｃ】 図２Ｃは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｄ】 図２Ｄは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｅ】 図２Ｅは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｆ】 図２Ｆは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｇ】 図２Ｇは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｈ】 図２Ｈは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｉ】 図２Ｉは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図２Ｊ】 図２Ｊは、シリコン本体の断面図であって、集積ＭＩＳＦＥＴデバイスのゲー
ト、ドレインおよびソースのための接触の自己整合シリサイド化に適用される場
合の本発明の方法のステップを示す断面図である。
【図３】 図３は、エネルギーフルエンスについてのゲートシリサイド抵抗性対線幅のグ
ラフである。
【図４】 図４は、本発明の方法によって作成されたＭＩＳＦＥＴ装置の断面の図である
。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ｌ (72)発明者 クラマー， カール−ジョセフ ドイツ国 デー−71665 バイヒンゲン ／エンズ， ウイゼンシュトラーセ 17− ５ (72)発明者 ウェイナー， カート アメリカ合衆国 カリフォルニア 95125， サン ノゼ， ネバダ アベニュー 822 Ｆターム(参考） 4M104 AA01 AA08 BB01 BB02 BB20 BB21 BB25 CC01 CC05 DD02 DD04 DD06 DD23 DD26 DD34 DD37 DD43 DD80 DD81 DD84 EE02 EE03 EE06 EE09 EE16 FF14 GG08 GG09 GG10 GG14 HH15 HH16 5F033 HH04 HH07 HH08 HH25 HH26 HH27 JJ07 JJ08 KK04 KK25 KK27 LL06 PP07 PP15 PP19 QQ08 QQ09 QQ16 QQ53 QQ58 QQ59 QQ61 QQ62 QQ64 QQ65 QQ70 QQ73 QQ82 QQ83 QQ94 RR04 TT08 VV06 WW00 WW07 WW08 XX09 XX10 5F110 AA03 CC02 DD24 EE05 EE08 EE09 EE14 EE31 EE38 EE41 EE43 EE44 EE45 FF02 GG02 GG12 GG13 GG28 HJ01 HK05 HK32 HK33 HK34 HK40 HK41 HL03 NN02 NN23 NN62 QQ11 5F140 AA01 AA10 AC36 BA01 BA13 BA16 BF04 BF11 BF18 BF34 BF38 BG08 BG28 BG30 BG32 BG34 BG37 BG43 BG44 BG45 BG51 BG53 BG56 BH22 BJ08 BJ11 BJ15 BK12 BK13 BK22 BK24 BK29 BK30 BK32 BK34 BK38 BK39 CB01 CC00 CC03 CE18 CF04

Claims (44)

    【特許請求の範囲】
  1. 【請求項１】 ａ）シリコン本体にアモルファス領域を作成するステップと
    、 ｂ）該アモルファス領域に接触するように金属層を形成するステップと、 ｃ）該金属層に光を照射して、金属を該アモルファス領域内に拡散させ、シリ
    サイド組成物の合金領域を形成するステップと、を包含する、方法であって、 該照射するステップが、少なくとも、該合金領域を露出させるように、該アモ
    ルファス領域上に重なる該金属が消費されるまで進み、該金属反射率に関連して
    、該露出された合金領域の増大された反射率が、該合金領域のさらなる大幅な溶
    融を防ぐために十分である、 方法。
  2. 【請求項２】 ｄ）前記合金領域を処理して、該合金領域から、低抵抗率の
    シリサイド領域を形成するステップ、 をさらに備える、請求項１に記載の方法。
  3. 【請求項３】 前記ステップ（ｄ）が、少なくとも前記合金領域に高速熱ア
    ニ−リングを施すサブステップを包含する、請求項２に記載の方法。
  4. 【請求項４】 ｅ）少なくとも１つの絶縁体層および少なくとも１つの導電
    層をパターニングして、該シリサイド領域に接触する導電リードを形成するステ
    ップ をさらに包含する、請求項２に記載の方法。
  5. 【請求項５】 前記ステップ（ａ）が、前記シリコン本体にイオンを注入し
    て、前記アモルファス領域を形成するサブステップを包含する、請求項１に記載
    の方法。
  6. 【請求項６】 前記イオンが、シリコン、アルゴン、ヒ素およびゲルマニウ
    ムのうちの少なくとも１つを含む、請求項５に記載の方法。
  7. 【請求項７】 前記イオンが、１０〜１００キロ電子ボルト（ｋｅＶ）の範
    囲のエネルギーで注入される、請求項６に記載の方法。
  8. 【請求項８】 前記注入サブステップが、１平方センチメートル当たり原子
    １０13〜１０15個の範囲の適用で行われる、請求項６に記載の方法。
  9. 【請求項９】 ｄ）イオン種、イオンエネルギー、およびイオン適用のうち
    の少なくとも１つを選択して、前記アモルファス領域を前記所定の深さまで形成
    するステップをさらに包含し、 前記注入サブステップが、該ステップ（ｄ）に基づいて行われる、請求項５に
    記載の方法。
  10. 【請求項１０】 ｄ）前記ステップ（ａ）を行った後、前記ステップ（ｂ）
    を行う前に、前記シリコン本体から酸化物層を除去するステップをさらに包含す
    る、請求項１に記載の方法。
  11. 【請求項１１】 前記ステップ（ｄ）が、前記シリコン本体を酸性浴に浸漬
    するサブステップを包含する、請求項１０に記載の方法。
  12. 【請求項１２】 前記ステップ（ｂ）が、前記アモルファス領域に金属をス
    パッタリングして、前記金属層を形成するサブステップを包含する、請求項１に
    記載の方法。
  13. 【請求項１３】 前記金属が、チタン、コバルトおよびニッケルのうちの少
    なくとも１つを含む、請求項１２に記載の方法。
  14. 【請求項１４】 前記ステップ（ｂ）が、前記アモルファス領域に金属を蒸
    着して、前記金属層を形成するサブステップを包含する、請求項１に記載の方法
    。
  15. 【請求項１５】 前記ステップ（ｂ）が、化学的気相成長により、前記アモ
    ルファス領域上に前記金属層を形成するサブステップを包含する、請求項１に記
    載の方法。
  16. 【請求項１６】 前記金属層が、前記アモルファス領域が前記シリコン本体
    に形成される前記所定の深さを、シリコンの金属に対する消費量比で割った値よ
    りも大きい厚さに形成される、請求項１に記載の方法。
  17. 【請求項１７】 前記ステップ（ｃ）が、前記金属層にレーザ光を照射する
    サブステップを包含する、請求項１に記載の方法。
  18. 【請求項１８】 前記レーザ光が、前記金属層および前記シリコン本体が固
    体状態のままで、前記アモルファス領域を溶融させるフルエンスを有する、請求
    項１７に記載の方法。
  19. 【請求項１９】 前記フルエンスが、０．１〜１．０Ｊ／ｃｍ2の範囲であ
    る、請求項１８に記載の方法。
  20. 【請求項２０】 前記金属層に、連続ショットで前記レーザ光を照射する、
    請求項１７に記載の方法。
  21. 【請求項２１】 前記ステップ（ｃ）の実行中、前記シリコン本体が、アル
    ゴン、ヘリウム、および窒素のうちの少なくとも１つを含む周囲媒体中に配置さ
    れる、請求項１に記載の方法。
  22. 【請求項２２】 ａ）シリコン基板上に電界絶縁層を形成するステップと、 ｂ）該シリコン基板上に第１の絶縁体層を形成するステップと、 ｃ）該第１の絶縁体層および該電界絶縁層の上にシリコン領域を形成するステ
    ップと、 ｄ）該シリコン領域および該第１の絶縁体層をパターニングして、ゲート絶縁
    体層および該電界絶縁層上の少なくとも１つのランナーの上に重なるゲートシリ
    コン領域を作成するステップと、 ｅ）少なくとも、該ゲートシリコン領域に隣接する該シリコン基板の領域にド
    ープを行い、該シリコン基板にソースおよびドレイン領域を形成するステップと
    、 ｆ）該ゲートシリコン領域、該ランナー、および該シリコン基板の上に、第２
    の絶縁体層を形成するステップと、 ｇ）該第２の絶縁体層をエッチングして、該ゲートシリコン領域および該ラン
    ナーの側部に接触する側壁を形成するステップと、 ｈ）該ゲート、ソース、ドレインおよびランナー領域に、アモルファス領域を
    作成するステップと、 ｉ）該アモルファス領域に接触する金属層を形成するステップと、 ｊ）該金属層に光を照射して、上に重なる領域を溶融させ、溶融領域内に金属
    を拡散させ、該溶融領域から、シリサイド組成物の合金領域を形成するステップ
    であって、該照射するステップが、少なくとも、該ゲート合金領域上に重なる金
    属が消費される後まで継続し、該ソースおよびドレイン合金領域が成長し続ける
    につれて、該金属層に関連して、該ゲート合金領域の増大された反射率が、該ゲ
    ート合金領域の熱ローディングを減少させる、ステップと、 ｋ）該金属層の消費されない部分を取り除くステップと、 ｌ）該合金領域を処理して、シリサイド領域を形成するステップと、 を包含する、方法。
  23. 【請求項２３】 ｍ）前記シリコン基板の上に、第３の絶縁体層を形成する
    ステップと、 ｎ）該第３の絶縁体層をパターニングして、前記ゲート、ソース、ドレイン、
    およびランナー領域を選択的に露出するステップと、 ｏ）該第３の絶縁体層上に、該ゲート、ソース、ドレイン、およびランナー領
    域に接触する導電性リードを形成するステップと、 をさらに包含する、請求項２２に記載の方法。
  24. 【請求項２４】 前記ステップ（ｈ）が、イオンを注入して前記アモルファ
    ス領域を形成するサブステップを包含する、請求項２２に記載の方法。
  25. 【請求項２５】 前記ステップ（ｉ）が、前記アモルファス領域に前記金属
    層をスパッタリングするステップを包含する、請求項２２に記載の方法。
  26. 【請求項２６】 前記ステップ（ｉ）において前記基板を照射するために用
    いられる光が、レーザ光である、請求項２２に記載の方法。
  27. 【請求項２７】 前記ステップ（ｉ）において、少なくとも前記ゲートに化
    学量論的な合金領域を作成するために十分な厚さで前記金属層が形成される、請
    求項２２に記載の方法。
  28. 【請求項２８】 前記ステップ（ｊ）が、前記ゲート領域上に重なる金属層
    の消費の後まで継続され、前記ソースおよびドレイン領域における合金領域の成
    長を継続する、請求項２２に記載の方法。
  29. 【請求項２９】 ａ）シリコン基板上に形成された集積素子のゲート、ソー
    ス、およびドレイン上の領域をアモルファス化するステップと、 ｂ）該アモルファス化された領域に接触するように金属層を形成するステップ
    と、 ｃ）該アモルファス化された領域を溶融するのには十分であるが該金属および
    該シリコン本体を溶融するのには不十分なエネルギーフルエンスの光を、該アモ
    ルファス化された領域に照射して、金属が該アモルファス化された領域に拡散し
    て、シリサイド組成物の合金領域を形成するステップであって、該照射するステ
    ップが、少なくとも、該ゲート領域上に重なる金属層が消費されるまで継続し、
    該金属層に関して、該ゲート合金領域の増大された反射率が、該ゲート合金領域
    のさらなる熱ローディングを減少させる、ステップと、 を包含する、方法。
  30. 【請求項３０】 前記照射するステップが、少なくとも、前記ゲート領域上
    に重なる前記金属層が消費される後まで継続され、前記ゲート合金領域の増大さ
    れた反射率が、該ゲート領域のさらなる溶融を実質的に止めて、該ゲート合金領
    域が、該ゲート合金領域上に重なる金属層の消費において存在する境界を越えて
    大幅に進まないように、金属の前記ソースおよびドレインの合金領域への拡散が
    継続する、請求項２９に記載の方法。
  31. 【請求項３１】 ｄ）前記シリコン本体から消費していない金属を取り除く
    ステップと、 ｅ）前記合金領域からシリサイド領域を形成するステップと、 をさらに包含する、請求項２９に記載の方法。
  32. 【請求項３２】 前記ステップ（ｅ）が、前記合金領域の高速熱アニ−リン
    グを行って、前記シリサイド領域を作成するサブステップを包含する、請求項３
    １に記載の方法。
  33. 【請求項３３】 前記ステップ（ａ）が、前記シリコン基板にイオンを注入
    するサブステップを包含し、前記アモルファス化された領域を作成する、請求項
    ２９に記載の方法。
  34. 【請求項３４】 前記ステップ（ｂ）が、前記アモルファス化された領域に
    前記金属をスパッタリングするサブステップを包含する、請求項２９に記載の方
    法。
  35. 【請求項３５】 前記ステップ（ｂ）が、前記アモルファス化された領域に
    前記金属を蒸着するサブステップを包含する、請求項２９に記載の方法。
  36. 【請求項３６】 前記ステップ（ｂ）が、化学的気相成長を用いて、前記金
    属を、前記アモルファス化された領域に接触するように形成するサブステップを
    包含する、請求項２９に記載の方法。
  37. 【請求項３７】 前記ステップ（ｂ）において、ほぼ化学量論的な合金領域
    を作成する厚さで、前記ステップ（ｃ）における照射による前記アモルファス領
    域上に重なる金属層の消費の際に、前記金属層が形成される、請求項２９に記載
    の方法。
  38. 【請求項３８】 前記ステップ（ｃ）が、０．１〜１．０Ｊ／ｃｍ2の範囲
    のフルエンスを有するレーザ光を前記金属に照射するサブステップを包含する、
    請求項２９に記載の方法。
  39. 【請求項３９】 前記ステップ（ｃ）が、前記レーザ光をショットの連続で
    照射するサブステップを包含する、請求項３８に記載の方法。
  40. 【請求項４０】 ３〜１０の範囲の所定のショット数が、１０〜１００ナノ
    秒の持続時間で前記金属に送達される、請求項３９に記載の方法。
  41. 【請求項４１】 前記ゲート上の前記合金領域の厚さが、前記ステップ（ｂ
    ）において形成された金属層の厚さによって決定され、前記ソースおよびドレイ
    ン領域のシリサイドの厚さが、前記ステップ（ａ）においてアモルファス化が行
    われる深さによって決定される、請求項２９に記載の方法。
  42. 【請求項４２】 前記ステップ（ｂ）において前記ゲート領域上に重なる領
    域に形成された前記金属層を消費し、前記ステップ（ａ）から得られる前記ソー
    スおよびドレイン領域にアモルファス化の深さまで前記合金領域が成長すること
    を可能にするために必要な範囲内に前記フルエンスが存在する、請求項２９に記
    載の方法。
  43. 【請求項４３】 前記ソースおよびドレインの上に重なるシリサイド領域よ
    りも厚いゲートシリサイド領域を有する、集積金属絶縁体半導体電界効果トラン
    ジスタ（ＭＩＳＦＥＴ）デバイス。
  44. 【請求項４４】 半導体基板と、 該基板内に形成され、該基板の領域の境界を示す電界酸化物領域と、 該基板内で該電界酸化物領域によって境界が示される領域に形成されるソース
    領域と、 該基板内で該電界酸化物領域によって境界が示される領域に形成されるドレイ
    ン領域と、 該ソース領域と該ドレイン領域との間で該基板上に位置する絶縁体層と、 該絶縁体層の上に重なるゲート領域と、 該ゲート領域と接触するように位置するシリサイド領域と、 該ソース領域と接触するように位置するシリサイド領域と、 該ドレイン領域と接触するように位置するシリサイド領域と、 を備える、装置であって、 該ゲートシリサイド領域の厚さが該ソースおよびドレイン領域の厚さより厚い
    、 集積金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）デバイス。
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