JP2003515946A - 半導体回路構成およびその半導体回路構成を整合する方法 - Google Patents

半導体回路構成およびその半導体回路構成を整合する方法

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Abstract

(57)【要約】 本発明は、第１の導電性タイプの半導体基板１に集積化して形成される回路素子を有する半導体回路構成に関する。この素子は、少なくとも１つのゲート電極Ｇ１、Ｇ２ならびに第１の電極端子Ｄおよび第２の電極端子Ｓを有し、第１の電極結合Ｄは、半導体基板内に埋め込まれ、第１の導電性タイプに対して反対である第２の導電性タイプに属する結合タブと、結合タブにおけるより低い領域によって構成される。この領域は、結合タブの内部に配置され、第２の導電型タイプに属し、結合タブに関連して高濃度にドーピングされる。本発明は、結合タブのより低い領域が半導体基板の主要表面内に埋め込まれ、第１の電極結合Ｄに割り当てられ、第２の導電性のタイプのタブ領域の前で終端するという点で特徴付けられる。

Description

【発明の詳細な説明】
【０００１】 本発明は、第１の導電性タイプの半導体基板に集積化して形成される回路素子
を有する半導体回路構成に関する。この素子は、少なくとも１つの制御端子なら
びに第１の電極端子および第２の電極端子を有し、第１の電極端子は、第１の導
電性タイプに対して反対の第２の導電性タイプの半導体基板内に埋め込まれた第
２の端子ウェルによって形成され、端子ウェル内に存在するが端子ウェルよりも
高濃度にドーピングされた第２の導電性タイプの、サブウェル領域が形成される
。本発明は、さらに、このような半導体回路構成を製造するための方法に関する
。
【０００２】 このような半導体回路構成の例として、複数の制御端子、特に、少なくとも２
つのゲート端子、すなわち１つの高周波ゲートおよび少なくとも１つの制御ゲー
トを有するＭＯＳ４極管およびＭＯＳ５極管が公知であり、これらのゲートは、
ＶＬＳＩ（ＶＬＳＩ＝超大規模集積回路：ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ
ｉｎｔｅｇｒａｔｉｏｎ）技術の工程を用いて、個別素子としてか、または高集
積化された形で半導体基板上に製作される。特に、このようなＭＯＳ４極管を自
動車工学の分野で用いる場合、１２Ｖ以上の供給電圧に対する適合性が必要とさ
れる。近代的なＣＭＯＳプロセス製造方法は、通常、≦５Ｖの供給電圧向けの半
導体回路を製作するためにのみ設計され、それより高い供給電圧の範囲を有する
半導体回路を製作するのには容易に適さない。これについての技術上の主な理由
は、特に、近代的な標準ＣＭＯＳプロセスにおいて製作された半導体回路の場合
、ゲート酸化物の厚さが極度に小さいこと、およびドレインウェル破壊電圧が極
度に低いことである。従って、このプロセスは、１２Ｖの供給電圧を有するＭＯ
Ｓ４極管およびＭＯＳ５極管を製作するのには容易に適さない。
【０００３】 本発明は、半導体回路構成および特に、複数の制御端子、すなわち少なくとも
２つのゲート端子を有し、そのうちの１つが高周波ゲートである半導体回路構成
を、例えば、１２Ｖ以上の供給電圧を可能にする第１の電極端子を有する４極管
または５極管において利用可能にすること、およびこのような半導体回路構成を
製造するための簡単に実行できる方法を提供するという目的に基づく。
【０００４】 この目的は、請求項１に記載の方法および請求項４に記載の半導体回路構成に
よって解決される。
【０００５】 本発明によって、半導体基板の主要表面において形成された、第１の電極端子
に割り当てられた第２の導電性タイプのサブウェル領域は、少なくとも１つの制
御端子の第１の導電性タイプのウェル領域の前で停止することが提供される。
【０００６】 本発明の好適な実施形態は、さらなる従属請求項から明らかになる。
【０００７】 本発明のさらなる特徴、利点および実用性は、本発明の実施例の以下に続く図
面を参照して説明から明らかになる。
【０００８】 図１において示された半導体回路構成は、本発明の特に好適な例示的な実施形
態による半導体集積回路の回路素子として高周波ＭＯＳ４極管を含む。この４極
管は、公知であることが前提とされる標準的なＣＭＯＳプロセス方法によって製
造され、ｐ導電型シリコン（ｐ型ドーピング＝この定義による第１の導電性タイ
プ）からなる半導体基板１を用いる。この場合、集積化して形成された回路素子
は、ゲート誘電体１２上のポリシリコン６からなる少なくとも２つの制御端子、
すなわちチャネル領域ＶＴ１を有する高周波ゲートＧ１、および中間領域によっ
て分離された、チャネル領域ＶＴ２を有する制御ゲートＧ２、ならびに第１の電
極端子、すなわちドレイン端子Ｄおよび第２の電極端子、すなわちソース端子Ｓ
（ソースＳｏおよび基板端子Ｓｕから構成される）を有する。ポリゲートＧ１お
よびポリゲートＧ２の下に構成されたチャネル領域ＶＴ１およびチャネル領域Ｖ
Ｔ２は異なったチャネル注入によって異なったドーピングがされ得、すなわち、
例えばそれぞれｎ型ドーピングまたはｐ型ドーピングされ得る。ドーピングによ
って基板１に形成されたｐ型領域２はｐ型ウェルとして、およびそこに埋め込ま
れたｐ＋型領域は基板端子として利用される。参照符号３、４および５は、それ
ぞれソース領域、ドレイン領域および中間領域における低濃度にドーピングされ
たｎ型ＬＤＤ領域（ＬＤＤ＝Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）を示し
、ゲートＧ１およびゲートＧ２の横の傍らに、適切な誘電体からなるスペーサ７
が形成される。参照符号８、９、１１は、ソース端子Ｓ、ドレイン端子Ｄ、およ
び２つのゲートの間の中間領域におけるｎ＋型ドーピングされたコンタクト領域
を示し、ソース領域、ドレイン領域、中間領域をそれぞれ示している。コンタク
ト領域８、９および１１は、図示によって明らかなように、それぞれソースＳお
よび中間領域のコンタクト領域であり、スペーサ７によって該当するゲートまた
はチャネルから離される。マスクを用いて適切に設定されることによって、ゲー
トＧ２またはチャネルとドレイン端子Ｄとの間の比較的大きい距離が設定される
。ゲート端子Ｇ１およびＧ２は、部分的または全体的にｎ＋型ドーピングを用い
て注入される。ｐ型ウェル２は、ゲートＧ２と、ドレイン端子Ｄのｎ＋型ドーピ
ングされたコンタクト領域１１との間の領域で終端する。
【０００９】 Ｒは高抵抗性のレジスタを表す。
【００１０】 図２は、ドレインウェル破壊電圧の上昇が達成され得た本発明によるドレイン
構造をより詳細に示す拡大された部分図である。この構造によって通常の標準的
ＣＭＯＳドレイン構造よりも高められた端子抵抗は、大抵の用途において不利な
点を有さない。なぜなら、４極管の出力は、例えば、チューナにおいて高抵抗性
で接続されるからである。これらのドレイン構造は、絶縁力の向上と並んで、低
出力キャパシタンスＳoss、および従って、実行ゲイン（Ｐｅｒｆｏｒｍａｎｃ
ｅｇｅｗｉｎｎｅ）も提供する。この理由から、標準ドレイン構造の絶縁力で足
りるが、高周波を用いる使用に用いられるような４極管の場合にもこのドレイン
構造は好適に使用され得る。図２においてより詳細に示された、本発明によるド
レイン構造は、第２のゲート端子Ｇ２のｐ導電型ウェル領域２が、半導体基板１
の主要表面において形成される第２の導電性タイプｎの端子領域（ｎ型ドーピン
グされたＬＤＤ）４において埋め込まれる、ドレイン端子Ｄのｎ＋ドーピングさ
れたコンタクト領域１１の前で終端するという点で優れている。
【図面の簡単な説明】
【図１】 図１は、本発明の好適な例示的実施形態の模式的断面図を示す。
【図２】 図２は、本発明の例示的実施形態の拡大された部分図を示す。
【符号の説明】
１ 半導体基板 ２ ｐ型領域 ３、４、５ 低濃度ドーピングされたｎ型ＬＤＤ領域 ６ ポリシシコン ７ スペーサ ８、９、１１ ｎ＋型ドーピングされたコンタクト領域 １０ シリサイド領域 １２ ゲート誘電体 １３ ゲートポリ １４ ＴＥＯＳ−ＳｉＯ２層 Ｇ１ 高周波ゲート Ｇ２ 制御ゲート Ｄ ドレイン端子 Ｓ ソース端子 ＶＴ１、ＶＴ２ チャネル領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クルムバイン， ウルリッヒ ドイツ国 83026 ローゼンハイム， カ ルトヴィースシュトラーセ 35 Ｆターム(参考） 5F140 AA01 AA25 AB10 AC18 BA01 BC06 BF01 BF04 BG08 BH16 BH17 BH30 BK12 CB08

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電性タイプの半導体基板（１）に集積化して形成さ
    れる回路素子を有する半導体回路構成を製造する方法であって、該回路素子は、
    少なくとも１つの制御端子（Ｇ１、Ｇ２）ならびに第１の電極端子（Ｄ）および
    第２の電極端子（Ｓ）を有し、該第１の電極端子（Ｄ）は、該第１の導電性タイ
    プに対して反対の第２の導電性タイプの半導体基板内に埋め込まれた第２の端子
    ウェルによって形成され、該端子ウェル内に存在するが該端子ウェルよりも高濃
    度にドーピングされた該第２の導電性タイプのサブウェル領域が形成される、方
    法であって、 該半導体基板の主要表面において形成され、該第１の電極端子（Ｄ）に割当て
    られた、該第２の導電性タイプの該サブウェル領域が、少なくとも１つの該制御
    端子の該第１の導電性タイプの該ウェル領域の前で終端することを特徴とする、
    方法。
  2. 【請求項２】 前記半導体回路構成は、少なくとも２つの制御端子を有する
    個別の素子として形成されることを特徴とする、請求項１に記載の方法。
  3. 【請求項３】 前記半導体回路構成は、少なくとも２つの制御端子を有する
    高周波トランジスタを構成することを特徴とする、請求項１または２に記載の方
    法。
  4. 【請求項４】 第１の導電性タイプの半導体基板（１）に集積化して形成さ
    れる回路素子を有する半導体回路構成であって、該回路素子は、少なくとも１つ
    の制御端子（Ｇ１、Ｇ２）ならびに第１の電極端子（Ｄ）および第２の電極端子
    （Ｓ）を有し、該第１の電極端子（Ｄ）は、該第１の導電性タイプに対して反対
    の第２の導電性タイプの半導体基板内に埋め込まれた第２の端子ウェルによって
    形成され、該端子ウェル内に存在するが該端子ウェルよりも高濃度にドーピング
    された該第２の導電性タイプの、サブウェル領域が形成される、構成であって、 該半導体基板の主要表面において形成され、該第１の電極端子（Ｄ）に割当て
    られた、該第２の導電性タイプの該サブウェル領域が、少なくとも１つの該制御
    端子の該第１の導電性タイプの該ウェル領域の前で終端することを特徴とする、
    構成。
  5. 【請求項５】 前記半導体回路構成は、少なくとも２つの制御端子を有する
    個別の素子として形成されることを特徴とする、請求項４に記載の半導体回路構
    成。
  6. 【請求項６】 前記半導体回路構成は、少なくとも２つの制御端子を有する
    高周波トランジスタを構成することを特徴とする、請求項４または５に記載の半
    導体回路構成。
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