JP2003332689A - リッジ状導波半導体レーザの自己位置合わせ式製造方法 - Google Patents
リッジ状導波半導体レーザの自己位置合わせ式製造方法Info
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Abstract
(57)【要約】
【課題】 簡単で信頼性の高い製造プロセス
を提供でき、且つ好ましい製造プロセスの均一性を獲得
でき、且つ素子に高速作業の潜在能力を付与でき、且つ
素子にフリップチップボンディングの潜在能力を付与で
きるリッジ状導波半導体レーザの自己位置合わせ式製造
プロセスを提供する。 【解決手段】 自己終止の酸化層艶出し研磨技術
を利用し、この作業を実施する前に、まず厚い酸化層を
沈積形成し、且つその厚さを半導体リッジの高さより大
きく形成させ、それから該技術によって前記の生成され
るリッジ状のＳｉＯｘの表面を平坦なＳｉＯｘを形成す
るまで艶出し研磨し、この艶出し研磨の過程は、最初に
狭い方のＳｉＯｘリッジの高さを迅速に低減し、艶出し
研磨される面がＳｉＯｘ平面に至る時にそのＳｉＯｘを
除去する速度が大幅に低減されて停止されるぐらいまで
操作され、最後にはＳｉＯｘ表面全体をかなり平たく形
成させることができ、適当な艶出し研磨条件を選択する
場合には、その平たい程度がＳｉＯｘを沈積形成する手
段によって制御できる。
を提供でき、且つ好ましい製造プロセスの均一性を獲得
でき、且つ素子に高速作業の潜在能力を付与でき、且つ
素子にフリップチップボンディングの潜在能力を付与で
きるリッジ状導波半導体レーザの自己位置合わせ式製造
プロセスを提供する。 【解決手段】 自己終止の酸化層艶出し研磨技術
を利用し、この作業を実施する前に、まず厚い酸化層を
沈積形成し、且つその厚さを半導体リッジの高さより大
きく形成させ、それから該技術によって前記の生成され
るリッジ状のＳｉＯｘの表面を平坦なＳｉＯｘを形成す
るまで艶出し研磨し、この艶出し研磨の過程は、最初に
狭い方のＳｉＯｘリッジの高さを迅速に低減し、艶出し
研磨される面がＳｉＯｘ平面に至る時にそのＳｉＯｘを
除去する速度が大幅に低減されて停止されるぐらいまで
操作され、最後にはＳｉＯｘ表面全体をかなり平たく形
成させることができ、適当な艶出し研磨条件を選択する
場合には、その平たい程度がＳｉＯｘを沈積形成する手
段によって制御できる。
Description
【０００１】
【発明の属する技術分野】本発明は、リッジ（ｒｉｄｇ
ｅ）状導波半導体レーザの自己位置合わせ式製造方法に
係わり、特に自己位置合わせ式類の製造方法によってリ
ッジ状導波半導体レーザを製造する方法に関する。
ｅ）状導波半導体レーザの自己位置合わせ式製造方法に
係わり、特に自己位置合わせ式類の製造方法によってリ
ッジ状導波半導体レーザを製造する方法に関する。
【０００２】
【従来の技術】図１Ａと図１Ｂに示すのは２種の従来の
リッジ状導波半導体レーザの構造である。両者の結晶構
造には、共に半導体基板１００（例えばＮ型半導体基
板）と第一半導体導波層１０１と第一半導体制限層１０
２と半導体活性層区１０３と第二半導体制限層１０４と
第二半導体導波層１０５と半導体オーム接触層１０６と
を有し、素子の構造には、共に誘電体鈍化層１０７また
は１０７ａとＰ型金属電極１０８または１０８ａとＮ型
金属電極１０９とを含む。
リッジ状導波半導体レーザの構造である。両者の結晶構
造には、共に半導体基板１００（例えばＮ型半導体基
板）と第一半導体導波層１０１と第一半導体制限層１０
２と半導体活性層区１０３と第二半導体制限層１０４と
第二半導体導波層１０５と半導体オーム接触層１０６と
を有し、素子の構造には、共に誘電体鈍化層１０７また
は１０７ａとＰ型金属電極１０８または１０８ａとＮ型
金属電極１０９とを含む。
【０００３】前記２種類の素子の構造は、共に標準露光
イメージ表示製造プロセスによってウェハにレジストパ
ターンを定義し、且つエッチング製造プロセス、例えば
反応イオンエッチング（ＲＩＥ）を経て、図に示すよう
な双槽構造１１０を形成する。それから、ウェハ表面全
体に半導体表面鈍化するための誘電体層１０７または１
０７ａを沈積形成する。且つリッジ頂上に接触窓を開
き、オーム接触層を露出形成させる。その後、Ｐ型金属
電極１０８または１０８ａをオーム接触層１０６に接触
させるようにメッキし、最後に艶出し研磨をしたウェハ
の背面にＮ型金属電極１０９をメッキする。
イメージ表示製造プロセスによってウェハにレジストパ
ターンを定義し、且つエッチング製造プロセス、例えば
反応イオンエッチング（ＲＩＥ）を経て、図に示すよう
な双槽構造１１０を形成する。それから、ウェハ表面全
体に半導体表面鈍化するための誘電体層１０７または１
０７ａを沈積形成する。且つリッジ頂上に接触窓を開
き、オーム接触層を露出形成させる。その後、Ｐ型金属
電極１０８または１０８ａをオーム接触層１０６に接触
させるようにメッキし、最後に艶出し研磨をしたウェハ
の背面にＮ型金属電極１０９をメッキする。
【０００４】
【発明が解決しようとする課題】レーザ作業の閾値電流
を低下させるために、且つレーザ出力を単一幅方向モー
ドに維持するために、一般にリッジ幅Ｗを２ミクロンぐ
らいにする。このような狭いリッジ頂上に接触窓を開い
てオーム接触層を露出させることは容易なことではな
い。最も直接的な方法は、図１Ａに示すように露光イメ
ージ表示製造プロセスによってリッジ頂上に接触窓を定
義することである。しかしながら、このような手法の場
合には、定義される接触窓がリッジ頂上の幅より狭くな
るため、精密的な光カバーの位置合わせの手間を要す
る。他に、リッジ頂上におけるオーム接触層を十分に利
用することができず、金属／半導体の接触抵抗値が最適
化されなくなる。このような製造プロセスは不便であ
り、できた半導体レーザも最適化される素子ではないこ
とが予想される。
を低下させるために、且つレーザ出力を単一幅方向モー
ドに維持するために、一般にリッジ幅Ｗを２ミクロンぐ
らいにする。このような狭いリッジ頂上に接触窓を開い
てオーム接触層を露出させることは容易なことではな
い。最も直接的な方法は、図１Ａに示すように露光イメ
ージ表示製造プロセスによってリッジ頂上に接触窓を定
義することである。しかしながら、このような手法の場
合には、定義される接触窓がリッジ頂上の幅より狭くな
るため、精密的な光カバーの位置合わせの手間を要す
る。他に、リッジ頂上におけるオーム接触層を十分に利
用することができず、金属／半導体の接触抵抗値が最適
化されなくなる。このような製造プロセスは不便であ
り、できた半導体レーザも最適化される素子ではないこ
とが予想される。
【０００５】リッジ頂上のオーム接触層を容易に露出さ
せるために、且つリッジ頂上をフルに金属電極に接触さ
せるために、既知の方法は下記の特許に開示されてい
る：Ｕ．Ｓ．Ｐａｔ．Ｎｏ．４，８３０，９８６、Ｕ．
Ｓ．Ｐａｔ．Ｎｏ．５，０５９，５５２、Ｕ．Ｓ．Ｐａ
ｔ．Ｎｏ．５，２０８，１８３、Ｕ．Ｓ．Ｐａｔ．Ｎ
ｏ．５，４７４，９５４、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，
５０４，７６８、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，６５８，
８２３及びＵ．Ｓ．Ｐａｔ．Ｎｏ．６，１７１，８７
６。該Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，５０４，７６８に開
示される方法は製造プロセスの始めにウェハの表面に細
長い線状のＰ型金属電極をメッキし、それによって半導
体リッジ状構造区を定義すると共に、半導体リッジをエ
ッチング成形する場合の遮蔽カバーとする。このような
方法の場合には、リッジ頂上のオーム接触層を１００％
利用できるが、これからの製造プロセスにおいて依然と
して精密的な光カバー位置合わせ操作を要し、その操作
によって覆い金属を正確にＰ型金属電極とボンディング
パッドに位置合わせられるようにしなければならない。
せるために、且つリッジ頂上をフルに金属電極に接触さ
せるために、既知の方法は下記の特許に開示されてい
る：Ｕ．Ｓ．Ｐａｔ．Ｎｏ．４，８３０，９８６、Ｕ．
Ｓ．Ｐａｔ．Ｎｏ．５，０５９，５５２、Ｕ．Ｓ．Ｐａ
ｔ．Ｎｏ．５，２０８，１８３、Ｕ．Ｓ．Ｐａｔ．Ｎ
ｏ．５，４７４，９５４、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，
５０４，７６８、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，６５８，
８２３及びＵ．Ｓ．Ｐａｔ．Ｎｏ．６，１７１，８７
６。該Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，５０４，７６８に開
示される方法は製造プロセスの始めにウェハの表面に細
長い線状のＰ型金属電極をメッキし、それによって半導
体リッジ状構造区を定義すると共に、半導体リッジをエ
ッチング成形する場合の遮蔽カバーとする。このような
方法の場合には、リッジ頂上のオーム接触層を１００％
利用できるが、これからの製造プロセスにおいて依然と
して精密的な光カバー位置合わせ操作を要し、その操作
によって覆い金属を正確にＰ型金属電極とボンディング
パッドに位置合わせられるようにしなければならない。
【０００６】前記の他の特許において、すべて自己位置
合わせ式製造プロセスの概念を利用している。このよう
な自己位置合わせ式製造プロセスを実施する方式には大
体２種類あり、これら２種類の方式は共に図１Ｂに示す
ような素子構造を実現でき、リッジ頂上におけるオーム
接触層がすべて１００％利用できる。そのうち、第一種
は例えばＵ．Ｓ．Ｐａｔ．Ｎｏ．４，８３０，９８６と
Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，０５９，５５２に示すよう
に、レジスト遮蔽カバーによって定義をし且つ半導体リ
ッジの形成に協力をし、且つ該リッジ頂上のレジスト遮
蔽カバーをウェハ表面全体に絶縁用の誘電体層、例えば
酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）など
が覆われるまで保留する。また、化学溶液（例えばアセ
トン）によってこのレジスト遮蔽カバーを除去し、リッ
ジ頂上のオーム接触層を露出させる。この時にウェハに
おける他の表面が依然として誘電体層の下方に覆われ
る。この方法は、オーム接触層の露出することに対し、
光カバー位置合わせ作業と露光イメージ表示製造プロセ
スとを要しないので、“自己位置合わせ”と称されてい
る。この方法の場合には、製造プロセスを簡素化でき、
且つオーム接触層の利用率を向上できるが、レジスト遮
蔽カバーを保留する場合には誘電体の沈積作業を低温な
条件（〜１００℃）で実行しなければならなくなり、誘
電体層の品質に悪影響を及ぼすことがある。他に、レジ
スト遮蔽カバーを誘電体層の沈積形成後に容易に除去で
きるように形成させるため、半導体リッジ頂上に適当な
下切り断面を形成させる必要があり、このことが製造プ
ロセスの複雑さを深めることがある。
合わせ式製造プロセスの概念を利用している。このよう
な自己位置合わせ式製造プロセスを実施する方式には大
体２種類あり、これら２種類の方式は共に図１Ｂに示す
ような素子構造を実現でき、リッジ頂上におけるオーム
接触層がすべて１００％利用できる。そのうち、第一種
は例えばＵ．Ｓ．Ｐａｔ．Ｎｏ．４，８３０，９８６と
Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，０５９，５５２に示すよう
に、レジスト遮蔽カバーによって定義をし且つ半導体リ
ッジの形成に協力をし、且つ該リッジ頂上のレジスト遮
蔽カバーをウェハ表面全体に絶縁用の誘電体層、例えば
酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）など
が覆われるまで保留する。また、化学溶液（例えばアセ
トン）によってこのレジスト遮蔽カバーを除去し、リッ
ジ頂上のオーム接触層を露出させる。この時にウェハに
おける他の表面が依然として誘電体層の下方に覆われ
る。この方法は、オーム接触層の露出することに対し、
光カバー位置合わせ作業と露光イメージ表示製造プロセ
スとを要しないので、“自己位置合わせ”と称されてい
る。この方法の場合には、製造プロセスを簡素化でき、
且つオーム接触層の利用率を向上できるが、レジスト遮
蔽カバーを保留する場合には誘電体の沈積作業を低温な
条件（〜１００℃）で実行しなければならなくなり、誘
電体層の品質に悪影響を及ぼすことがある。他に、レジ
スト遮蔽カバーを誘電体層の沈積形成後に容易に除去で
きるように形成させるため、半導体リッジ頂上に適当な
下切り断面を形成させる必要があり、このことが製造プ
ロセスの複雑さを深めることがある。
【０００７】第二種は、例えばＵ．Ｓ．Ｐａｔ．Ｎｏ．
５，２０８，１８３、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，４７
４，９５４、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，６５８，８２
３及びＵ．Ｓ．Ｐａｔ．Ｎｏ．６，１７１，８７６に開
示されるように、レジストまたはポリイミドの平坦化能
力を利用している。レジストまたはポリイミドをリッジ
状構造を有するウェハの表面に旋回塗布する場合、その
流体性質によってリッジ頂上におけるレジストまたはポ
リイミドの厚さが他の平面における厚さより薄くなる。
前記前面エッチングし戻し製造プロセス、例えばＲＩＥ
によって、リッジ頂上が先に露出され、それに対して他
の表面が依然としてレジストやポリイミドの下面に覆わ
れ、リッジ頂上全体が金属電極と接触できるようにな
る。レジストとポリイミドをそれぞれ使用する場合の相
違点はリッジ頂上部が露出される後にポリイミドがウェ
ハ表面に保留され、且つ平坦化絶縁誘電体層として使用
され、Ｐ型金属とそのボンディングパッドが直接的にそ
の上面部に形成されることにある。他に、ポリイミドに
よる平坦化の場合では、リッジ状導波半導体レーザもシ
ングルリッジ構造を採用でき、この場合に双槽構造によ
る金属被覆の課題を解決できる。しかしながら、熱効果
処理を実施しても、ポリイミド膜には依然として一部の
引っ張り可能な特性を保有し、レーザ鏡面が裂けられる
場合に縁部が引っ張られるポリイミド膜がレーザ出力面
に対し干渉を生じることがあり、素子の特性と均一性に
悪影響を及ぼすことがある。
５，２０８，１８３、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，４７
４，９５４、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５，６５８，８２
３及びＵ．Ｓ．Ｐａｔ．Ｎｏ．６，１７１，８７６に開
示されるように、レジストまたはポリイミドの平坦化能
力を利用している。レジストまたはポリイミドをリッジ
状構造を有するウェハの表面に旋回塗布する場合、その
流体性質によってリッジ頂上におけるレジストまたはポ
リイミドの厚さが他の平面における厚さより薄くなる。
前記前面エッチングし戻し製造プロセス、例えばＲＩＥ
によって、リッジ頂上が先に露出され、それに対して他
の表面が依然としてレジストやポリイミドの下面に覆わ
れ、リッジ頂上全体が金属電極と接触できるようにな
る。レジストとポリイミドをそれぞれ使用する場合の相
違点はリッジ頂上部が露出される後にポリイミドがウェ
ハ表面に保留され、且つ平坦化絶縁誘電体層として使用
され、Ｐ型金属とそのボンディングパッドが直接的にそ
の上面部に形成されることにある。他に、ポリイミドに
よる平坦化の場合では、リッジ状導波半導体レーザもシ
ングルリッジ構造を採用でき、この場合に双槽構造によ
る金属被覆の課題を解決できる。しかしながら、熱効果
処理を実施しても、ポリイミド膜には依然として一部の
引っ張り可能な特性を保有し、レーザ鏡面が裂けられる
場合に縁部が引っ張られるポリイミド膜がレーザ出力面
に対し干渉を生じることがあり、素子の特性と均一性に
悪影響を及ぼすことがある。
【０００８】前記のように論じる場合、前記の従来の物
品には依然として多くの欠陥を有し、好ましい設計では
なく、改良される必要がある。
品には依然として多くの欠陥を有し、好ましい設計では
なく、改良される必要がある。
【０００９】本発明の発明者らは前記の従来のリッジ状
導波半導体レーザの自己位置合わせ製造方法によるそれ
ぞれの欠点を鑑みて、改良を極めた結果、本発明のリッ
ジ状導波半導体レーザの自己位置合わせ式製造方法を提
供するに至った。
導波半導体レーザの自己位置合わせ製造方法によるそれ
ぞれの欠点を鑑みて、改良を極めた結果、本発明のリッ
ジ状導波半導体レーザの自己位置合わせ式製造方法を提
供するに至った。
【００１０】
【課題を解決するための手段】本発明によるリッジ状導
波半導体レーザの自己位置合わせ式製造方法は、誘電体
平坦化によって自己位置合わせの効果を達成する製造プ
ロセスであり、この製造プロセスは、まず所定の厚さの
誘電体層を既にリッジ状導波構造を形成した半導体ウェ
ハの表面に被覆形成し、それによって形成するリッジ状
の誘電体の表面が自己終止の誘電体艶出し研磨を受けた
後に平坦面を形成し、全面的なエッチングし戻し製造プ
ロセスによってこの誘電体平坦面をエッチングした後
に、半導体リッジ状構造の頂上部を均一に露出させるこ
とができる。
波半導体レーザの自己位置合わせ式製造方法は、誘電体
平坦化によって自己位置合わせの効果を達成する製造プ
ロセスであり、この製造プロセスは、まず所定の厚さの
誘電体層を既にリッジ状導波構造を形成した半導体ウェ
ハの表面に被覆形成し、それによって形成するリッジ状
の誘電体の表面が自己終止の誘電体艶出し研磨を受けた
後に平坦面を形成し、全面的なエッチングし戻し製造プ
ロセスによってこの誘電体平坦面をエッチングした後
に、半導体リッジ状構造の頂上部を均一に露出させるこ
とができる。
【００１１】本発明によるリッジ状導波半導体レーザの
自己位置合わせ式製造方法は、自己終止の酸化層艶出し
研磨（ｓｅｌｆ−ｔｅｒｍｉｎａｔｅｄ ｏｘｉｄｅ
ｐｏｌｉｓｈ、以下に“ＳＴＯＰ”と略称する）技術を
利用し、このＳＴＯＰ作業を実施する前に、まず厚い酸
化層を沈積形成し、例えばＳｉＯｘをリッジ状構造を有
するウェハの表面全体に沈積形成し、且つその厚さを半
導体リッジの高さより大きく形成させ、それから該ＳＴ
ＯＰ技術によって前記の生成されるリッジ状のＳｉＯｘ
の表面を平坦なＳｉＯｘを形成するまで艶出し研磨し、
この艶出し研磨の過程は、最初に狭い方（例えば１０ミ
クロン以下の狭い部分）のＳｉＯｘリッジの高さを迅速
に低減し、且つ艶出し研磨される面がＳｉＯｘ平面に至
る時にそのＳｉＯｘを除去する速度が大幅に低減されて
停止されるぐらいまで操作され、最後にはＳｉＯｘ表面
全体をかなり平たく形成させることができる。また、適
当な艶出し研磨条件を選択する場合には、その平たい程
度が、艶出し研磨の過程によって制御するものではな
く、ＳｉＯｘを沈積形成する手段によって制御すること
ができる。
自己位置合わせ式製造方法は、自己終止の酸化層艶出し
研磨（ｓｅｌｆ−ｔｅｒｍｉｎａｔｅｄ ｏｘｉｄｅ
ｐｏｌｉｓｈ、以下に“ＳＴＯＰ”と略称する）技術を
利用し、このＳＴＯＰ作業を実施する前に、まず厚い酸
化層を沈積形成し、例えばＳｉＯｘをリッジ状構造を有
するウェハの表面全体に沈積形成し、且つその厚さを半
導体リッジの高さより大きく形成させ、それから該ＳＴ
ＯＰ技術によって前記の生成されるリッジ状のＳｉＯｘ
の表面を平坦なＳｉＯｘを形成するまで艶出し研磨し、
この艶出し研磨の過程は、最初に狭い方（例えば１０ミ
クロン以下の狭い部分）のＳｉＯｘリッジの高さを迅速
に低減し、且つ艶出し研磨される面がＳｉＯｘ平面に至
る時にそのＳｉＯｘを除去する速度が大幅に低減されて
停止されるぐらいまで操作され、最後にはＳｉＯｘ表面
全体をかなり平たく形成させることができる。また、適
当な艶出し研磨条件を選択する場合には、その平たい程
度が、艶出し研磨の過程によって制御するものではな
く、ＳｉＯｘを沈積形成する手段によって制御すること
ができる。
【００１２】
【発明の実施の形態】本発明の提供するリッジ状導波半
導体レーザの自己位置合わせ式製造方法は、リッジ状導
波半導体レーザを製造する用途に利用でき、明確には、
この自己位置合わせ類の製造技術がいわゆる自己終止酸
化層艶出し研磨技術（ＳＴＯＰ）を利用してリッジ状の
酸化層表面に対し平坦化を実施する。以下にプラズマ増
益化学気相沈積法（Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ
Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ、
ＰＥＣＶＤ）によって沈積形成されるＳｉＯｘを例とし
て説明する。
導体レーザの自己位置合わせ式製造方法は、リッジ状導
波半導体レーザを製造する用途に利用でき、明確には、
この自己位置合わせ類の製造技術がいわゆる自己終止酸
化層艶出し研磨技術（ＳＴＯＰ）を利用してリッジ状の
酸化層表面に対し平坦化を実施する。以下にプラズマ増
益化学気相沈積法（Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ
Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ、
ＰＥＣＶＤ）によって沈積形成されるＳｉＯｘを例とし
て説明する。
【００１３】上記製造方法では、まず既に半導体リッジ
状構造をエッチング形成したウェハ表面に全面的に所定
の厚さのＳｉＯｘ層を沈積形成する。艶出し研磨後に平
坦化され、且つ全体がＳｉＯｘである表面を取得するた
めに、沈積形成されるＳｉＯｘ層の厚さを半導体リッジ
の高さより厚くする必要がある。ＰＥＣＶＤは相同形状
沈積形成の性質を有するので、元のリッジ列状の半導体
表面が上向いてリッジ列状のＳｉＯｘ表面を延伸形成す
る。艶出し研磨の製造プロセスによって該リッジ列状の
ＳｉＯｘ表面が最終的に平坦面になるよう加工される。
不均一なＳｉＯｘ表面（例えば傾斜面など）と過度研磨
を生じることを避けるために、一般の艶出し研磨設備を
このＳＴＯＰ技術に応用する。この場合の要点は、艶出
し研磨面に施される圧力を適当な圧力に調整することに
あり、艶出し研磨の過程において狭い方のＳｉＯｘリッ
ジ（例えば１０ミクロン以下）の高さの低減を迅速的に
進行させる必要がある。また、研磨手段が大きい方且つ
平たい方のＳｉＯｘ表面（例えば幅が３００ミクロン以
上）に接触する場合に、ＳｉＯｘの厚さを研磨除去する
行為が殆ど停止になる。このように、面積の相違性によ
って形成されるそれぞれの異なる研磨行為がかなり平た
いＳｉＯｘ表面を形成でき、且つこの平たい平面を形成
する際、ＳｉＯｘ層を研磨除去する行為がほとんど停止
になり、丁度自己終止のようになるので、この技術を
“自己終止の酸化層研磨技術”と命名する。これからの
ＳｉＯｘ層を全面的にエッチングし戻す製造プロセスに
よって半導体のリッジ頂上を均一に露出させることがで
きる。このＳｉＯｘ全面エッチングし戻す製造プロセス
は、ＲＩＥによってかなり平たいウェハ表面を獲得で
き、同様に平たく形成されるＳｉＯｘ層が露出される半
導体リッジ頂上の周辺部に囲んで形成される。以下に２
つの好適な実施の形態にこの自己位置合わせ式製造プロ
セスによって実行されるリッジ状導波半導体レーザの製
造過程を詳細に説明する。
状構造をエッチング形成したウェハ表面に全面的に所定
の厚さのＳｉＯｘ層を沈積形成する。艶出し研磨後に平
坦化され、且つ全体がＳｉＯｘである表面を取得するた
めに、沈積形成されるＳｉＯｘ層の厚さを半導体リッジ
の高さより厚くする必要がある。ＰＥＣＶＤは相同形状
沈積形成の性質を有するので、元のリッジ列状の半導体
表面が上向いてリッジ列状のＳｉＯｘ表面を延伸形成す
る。艶出し研磨の製造プロセスによって該リッジ列状の
ＳｉＯｘ表面が最終的に平坦面になるよう加工される。
不均一なＳｉＯｘ表面（例えば傾斜面など）と過度研磨
を生じることを避けるために、一般の艶出し研磨設備を
このＳＴＯＰ技術に応用する。この場合の要点は、艶出
し研磨面に施される圧力を適当な圧力に調整することに
あり、艶出し研磨の過程において狭い方のＳｉＯｘリッ
ジ（例えば１０ミクロン以下）の高さの低減を迅速的に
進行させる必要がある。また、研磨手段が大きい方且つ
平たい方のＳｉＯｘ表面（例えば幅が３００ミクロン以
上）に接触する場合に、ＳｉＯｘの厚さを研磨除去する
行為が殆ど停止になる。このように、面積の相違性によ
って形成されるそれぞれの異なる研磨行為がかなり平た
いＳｉＯｘ表面を形成でき、且つこの平たい平面を形成
する際、ＳｉＯｘ層を研磨除去する行為がほとんど停止
になり、丁度自己終止のようになるので、この技術を
“自己終止の酸化層研磨技術”と命名する。これからの
ＳｉＯｘ層を全面的にエッチングし戻す製造プロセスに
よって半導体のリッジ頂上を均一に露出させることがで
きる。このＳｉＯｘ全面エッチングし戻す製造プロセス
は、ＲＩＥによってかなり平たいウェハ表面を獲得で
き、同様に平たく形成されるＳｉＯｘ層が露出される半
導体リッジ頂上の周辺部に囲んで形成される。以下に２
つの好適な実施の形態にこの自己位置合わせ式製造プロ
セスによって実行されるリッジ状導波半導体レーザの製
造過程を詳細に説明する。
【００１４】図２Ａないし図２Ｎに第一の好適な実施の
形態を示し、それぞれの製造プロセスの場合の半導体レ
ーザ素子の断面を示す。図２Ａに示すのはＮ型ＩｎＰ基
板２００に形成される素子結晶構造である。それには
（上から下へ）、Ｎ型ＩｎＰ導波層２０１と、Ｎ型Ｉｎ
０．５２Ａｌ０．４８Ａｓ制限層２０２と、多重量井戸
（ｍｕｌｔｉｐｌｅ ｑｕａｎｔｕｍ ｗｅｌｌ、ＭＱ
Ｗ）を有する活性区２０３と、Ｉｎ０．５２Ａｌ
０．４８Ａｓ制限層２０４と、１．５ミクロンの厚さの
Ｐ型ＩｎＰ導波層２０５と、０．２ミクロンの厚さの高
混合率Ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ接触層２０６
とを含む。素子の製造プロセスは、図２Ｂに示すよう
に、最初がＰＥＣＶＤによって２５０℃の条件下でウェ
ハ表面に２０００ÅのＳｉＮｘ層２０７を沈積形成す
る。図２Ｃに示すのは、光カバーの位置合わせ操作と露
光イメージ表示操作によってＳｉＮｘ層に２ミクロンの
幅のレジスト遮蔽カバー２０８のパターンを定義し、そ
れをその後のエッチング製造プロセスの遮蔽カバーとす
る。ＲＩＥとＣＦ４気体を使用することによってレジス
トに保護されないＳｉＮｘ層を図２Ｄに示すようにエッ
チング除去する。レジスト遮蔽カバー２０８を取り外す
と素子構造が図２Ｅのようになり、且つ元の２ミクロン
の幅のレジストパターンがＳｉＮｘ層２０７ａに移転す
る。図２Ｆには、ウェハに表面洗浄と酸化層除去とを実
施してからＲＩＥ製造プロセスチャンバーに導入し、既
に定義したＳｉＮｘ層をエッチング遮蔽カバーとし、且
つ１ＣＨ４：５Ｈ２の気体組成によってＳｉＮｘに保護
されない半導体層をほぼ１．６ないし１．７ミクロンの
深さまでエッチングし、半導体リッジ状構造を形成す
る。除去される半導体層には全部の厚さのＩｎ０．５３
Ｇａ０．４７Ａｓ接触層２０６と一部の厚さのＰ型Ｉｎ
Ｐ導波層２０５とを含む。所定のエッチング表面（即
ち、ほぼ垂直の半導体リッジと鏡面のようなウェハ表
面）を取得するために、半導体リッジをエッチングする
最中にＯ２とＡｒとの混合気体によってエッチング過程
中に生成するポリマーと炭素含有生成物を除去するプロ
セスを導入する必要がある。半導体リッジ状構造をエッ
チング形成後に、ウェハ表面洗浄と酸化層除去処理を実
施してから、図２Ｇに示すように、ＰＥＣＶＤによって
２５０℃の条件下でウェハ表面の全面に３０００ÅのＳ
ｉＯｘ鈍化層２０９を沈積形成する。
形態を示し、それぞれの製造プロセスの場合の半導体レ
ーザ素子の断面を示す。図２Ａに示すのはＮ型ＩｎＰ基
板２００に形成される素子結晶構造である。それには
（上から下へ）、Ｎ型ＩｎＰ導波層２０１と、Ｎ型Ｉｎ
０．５２Ａｌ０．４８Ａｓ制限層２０２と、多重量井戸
（ｍｕｌｔｉｐｌｅ ｑｕａｎｔｕｍ ｗｅｌｌ、ＭＱ
Ｗ）を有する活性区２０３と、Ｉｎ０．５２Ａｌ
０．４８Ａｓ制限層２０４と、１．５ミクロンの厚さの
Ｐ型ＩｎＰ導波層２０５と、０．２ミクロンの厚さの高
混合率Ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ接触層２０６
とを含む。素子の製造プロセスは、図２Ｂに示すよう
に、最初がＰＥＣＶＤによって２５０℃の条件下でウェ
ハ表面に２０００ÅのＳｉＮｘ層２０７を沈積形成す
る。図２Ｃに示すのは、光カバーの位置合わせ操作と露
光イメージ表示操作によってＳｉＮｘ層に２ミクロンの
幅のレジスト遮蔽カバー２０８のパターンを定義し、そ
れをその後のエッチング製造プロセスの遮蔽カバーとす
る。ＲＩＥとＣＦ４気体を使用することによってレジス
トに保護されないＳｉＮｘ層を図２Ｄに示すようにエッ
チング除去する。レジスト遮蔽カバー２０８を取り外す
と素子構造が図２Ｅのようになり、且つ元の２ミクロン
の幅のレジストパターンがＳｉＮｘ層２０７ａに移転す
る。図２Ｆには、ウェハに表面洗浄と酸化層除去とを実
施してからＲＩＥ製造プロセスチャンバーに導入し、既
に定義したＳｉＮｘ層をエッチング遮蔽カバーとし、且
つ１ＣＨ４：５Ｈ２の気体組成によってＳｉＮｘに保護
されない半導体層をほぼ１．６ないし１．７ミクロンの
深さまでエッチングし、半導体リッジ状構造を形成す
る。除去される半導体層には全部の厚さのＩｎ０．５３
Ｇａ０．４７Ａｓ接触層２０６と一部の厚さのＰ型Ｉｎ
Ｐ導波層２０５とを含む。所定のエッチング表面（即
ち、ほぼ垂直の半導体リッジと鏡面のようなウェハ表
面）を取得するために、半導体リッジをエッチングする
最中にＯ２とＡｒとの混合気体によってエッチング過程
中に生成するポリマーと炭素含有生成物を除去するプロ
セスを導入する必要がある。半導体リッジ状構造をエッ
チング形成後に、ウェハ表面洗浄と酸化層除去処理を実
施してから、図２Ｇに示すように、ＰＥＣＶＤによって
２５０℃の条件下でウェハ表面の全面に３０００ÅのＳ
ｉＯｘ鈍化層２０９を沈積形成する。
【００１５】この段階に至るまで、素子の製造プロセス
がすべて従来の半導体製造プロセスによるものであり、
下記のようなＳＴＯＰ技術を利用することによって自己
位置合わせ式製造プロセスを実行するものが本発明の目
的である。
がすべて従来の半導体製造プロセスによるものであり、
下記のようなＳＴＯＰ技術を利用することによって自己
位置合わせ式製造プロセスを実行するものが本発明の目
的である。
【００１６】ＳｉＯｘ表面成長鈍化処理を経過した後
に、ウェハを他のＰＥＣＶＤ製造プロセスチャンバーに
導入し、３５０℃の条件下で一分間に２７５０Åの快速
度によって３ミクロンの厚さのＳｉＯｘ層２１０を沈積
形成し、図２Ｈのようになる。この厚いＳｉＯｘ層がウ
ェハ表面全体に被覆され、その下方の半導体リッジ列が
ＳｉＯｘの表面にもリッジ列を有する結果を招く。一般
のロード調整可能（例えば０から１．５キロまで）な艶
出し研磨設備を利用し、ロードを調整して艶出し研磨面
に施し（施したロードと艶出し研磨面の面積と関係があ
り、本実施の形態において施した圧力がほぼ０．１キロ
／平方センチである）、元のリッジ列を有するＳｉＯｘ
表面を図２Ｉに示すようなＳｉＯｘ平面２１０ａになる
まで艶出し研磨する。現在の超大型集積電気回路（ＶＬ
ＳＩ）の製造プロセスにおける平坦化製造プロセスにお
いてかなり精密的な艶出し研磨設備を要し、例えば化学
機械式艶出し研磨（Ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ、ＣＭＰ）設備を要するが、本発
明に利用される設備としては一般のウェハ背面を研磨す
る設備を使用すればよい。適当な圧力を艶出し研磨面に
施すことによって狭い方のＳｉＯｘリッジ列の高さが迅
速に研磨除去されるようになるが、広い方のＳｉＯｘ平
面は殆ど艶出し研磨に影響されない。すべてのＳｉＯｘ
リッジが同時にまたは順次に平坦化されてから、広い方
のＳｉＯｘ平面がＳｉＯｘの厚さを研磨除去する作業を
停止させるぐらいまで制御し、自己終止のようになら
せ、図２Ｉに示すようなＳｉＯｘ平面を取得するまで作
業できる。それからＲＩＥとＣＦ４気体を利用してＳｉ
Ｏｘ平面を全面的にエッチングし戻し、半導体リッジ頂
上のＩｎ０．５３Ｇａ０．４７Ａｓオーム接触層を均一
に露出させるまで加工する。本実施形態のエッチング条
件下で、ＳｉＯｘをエッチングする速度（一分間に３０
０Åぐらい）がＳｉＮｘをエッチングする速度（一分間
に１０００Åぐらい）より遅いので、図２Ｊに示すよう
に露出される高混合率のＰ型Ｉｎ０．５３Ｇａ ０．４７
Ａｓ接触層頂上部２０６ａが周りのＳｉＯｘ２１０ｂよ
り１０００Åぐらい低くなる。このような構造による場
合、リッジ頂上部をすべて金属電極とオーム接触する用
途に利用できると共に、大きい方の過度エッチング許容
度を提供できる。
に、ウェハを他のＰＥＣＶＤ製造プロセスチャンバーに
導入し、３５０℃の条件下で一分間に２７５０Åの快速
度によって３ミクロンの厚さのＳｉＯｘ層２１０を沈積
形成し、図２Ｈのようになる。この厚いＳｉＯｘ層がウ
ェハ表面全体に被覆され、その下方の半導体リッジ列が
ＳｉＯｘの表面にもリッジ列を有する結果を招く。一般
のロード調整可能（例えば０から１．５キロまで）な艶
出し研磨設備を利用し、ロードを調整して艶出し研磨面
に施し（施したロードと艶出し研磨面の面積と関係があ
り、本実施の形態において施した圧力がほぼ０．１キロ
／平方センチである）、元のリッジ列を有するＳｉＯｘ
表面を図２Ｉに示すようなＳｉＯｘ平面２１０ａになる
まで艶出し研磨する。現在の超大型集積電気回路（ＶＬ
ＳＩ）の製造プロセスにおける平坦化製造プロセスにお
いてかなり精密的な艶出し研磨設備を要し、例えば化学
機械式艶出し研磨（Ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ、ＣＭＰ）設備を要するが、本発
明に利用される設備としては一般のウェハ背面を研磨す
る設備を使用すればよい。適当な圧力を艶出し研磨面に
施すことによって狭い方のＳｉＯｘリッジ列の高さが迅
速に研磨除去されるようになるが、広い方のＳｉＯｘ平
面は殆ど艶出し研磨に影響されない。すべてのＳｉＯｘ
リッジが同時にまたは順次に平坦化されてから、広い方
のＳｉＯｘ平面がＳｉＯｘの厚さを研磨除去する作業を
停止させるぐらいまで制御し、自己終止のようになら
せ、図２Ｉに示すようなＳｉＯｘ平面を取得するまで作
業できる。それからＲＩＥとＣＦ４気体を利用してＳｉ
Ｏｘ平面を全面的にエッチングし戻し、半導体リッジ頂
上のＩｎ０．５３Ｇａ０．４７Ａｓオーム接触層を均一
に露出させるまで加工する。本実施形態のエッチング条
件下で、ＳｉＯｘをエッチングする速度（一分間に３０
０Åぐらい）がＳｉＮｘをエッチングする速度（一分間
に１０００Åぐらい）より遅いので、図２Ｊに示すよう
に露出される高混合率のＰ型Ｉｎ０．５３Ｇａ ０．４７
Ａｓ接触層頂上部２０６ａが周りのＳｉＯｘ２１０ｂよ
り１０００Åぐらい低くなる。このような構造による場
合、リッジ頂上部をすべて金属電極とオーム接触する用
途に利用できると共に、大きい方の過度エッチング許容
度を提供できる。
【００１７】これからの製造プロセスも従来の半導体製
造プロセスに属し、本発明と直接的な関係を有しない
が、前記ＳＴＯＰ艶出し研磨技術と全面エッチングし戻
し製造プロセスによって生成される平面構造が以下の製
造プロセスの実行に助力を与えられ、且つ製造プロセス
の歩留まりを向上できる。
造プロセスに属し、本発明と直接的な関係を有しない
が、前記ＳＴＯＰ艶出し研磨技術と全面エッチングし戻
し製造プロセスによって生成される平面構造が以下の製
造プロセスの実行に助力を与えられ、且つ製造プロセス
の歩留まりを向上できる。
【００１８】半導体リッジ頂上のＩｎ０．５３Ｇａ
０．４７Ａｓオーム接触層が均一に露出される後に、図
２Ｋに示すように、光カバー位置合わせと露光イメージ
表示製造プロセスによってＰ型金属区を定義する。注意
を要するところは金属引き離れプロセスに利するため
に、レジスト２１１が逆台形の断面形状に形成されなけ
ればならない。その後、図２Ｌに示すように順次にウェ
ハ表面に５００ÅのＴｉと５００ÅのＰｔと４０００Å
のＡｕをメッキする。アセトンによってレジスト２１１
のパターンを溶解し、その上に付着される金属２１２ｂ
を除去することによって図２Ｍに示すように金属引き離
れの目的を図る。強調すべきところは前記ＳＴＯＰ艶出
し研磨技術と全面エッチングし戻し製造プロセスによっ
て形成される平面構造が前記Ｐ型金属製造プロセスに対
し最も好適な製造プロセスである。それに反して、従来
の非平面双槽構造が容易に金属被覆の際に課題を生じ、
且つ金属引き離れに不利である。４２０℃の条件と窒素
環境の下でウェハにおけるＰ型金属に対し２０秒間の快
速熱アニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌｉｎｇ、ＲＴＡ）を実施してから、ウェハを背
面より１００ミクロンのウェハ厚さ（２００ａ）になる
まで研磨と艶出し研磨すると共に、順次にその上に１０
００ÅのＡｕＧｅＮｉ合金（８４％のＡｕと１２％のＧ
ｅと４％のＮｉ）と、４０００ÅのＡｕを蒸着すること
によって、図２Ｎに示すようにＮ型金属電極２１３を形
成する。また、３９０℃の条件下でこのＮ型金属電極に
対し２０秒間のＲＴＡを実施する。オーム接触抵抗を低
減するために、前記金属電極にＲＴＡを２回実施する。
０．４７Ａｓオーム接触層が均一に露出される後に、図
２Ｋに示すように、光カバー位置合わせと露光イメージ
表示製造プロセスによってＰ型金属区を定義する。注意
を要するところは金属引き離れプロセスに利するため
に、レジスト２１１が逆台形の断面形状に形成されなけ
ればならない。その後、図２Ｌに示すように順次にウェ
ハ表面に５００ÅのＴｉと５００ÅのＰｔと４０００Å
のＡｕをメッキする。アセトンによってレジスト２１１
のパターンを溶解し、その上に付着される金属２１２ｂ
を除去することによって図２Ｍに示すように金属引き離
れの目的を図る。強調すべきところは前記ＳＴＯＰ艶出
し研磨技術と全面エッチングし戻し製造プロセスによっ
て形成される平面構造が前記Ｐ型金属製造プロセスに対
し最も好適な製造プロセスである。それに反して、従来
の非平面双槽構造が容易に金属被覆の際に課題を生じ、
且つ金属引き離れに不利である。４２０℃の条件と窒素
環境の下でウェハにおけるＰ型金属に対し２０秒間の快
速熱アニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌｉｎｇ、ＲＴＡ）を実施してから、ウェハを背
面より１００ミクロンのウェハ厚さ（２００ａ）になる
まで研磨と艶出し研磨すると共に、順次にその上に１０
００ÅのＡｕＧｅＮｉ合金（８４％のＡｕと１２％のＧ
ｅと４％のＮｉ）と、４０００ÅのＡｕを蒸着すること
によって、図２Ｎに示すようにＮ型金属電極２１３を形
成する。また、３９０℃の条件下でこのＮ型金属電極に
対し２０秒間のＲＴＡを実施する。オーム接触抵抗を低
減するために、前記金属電極にＲＴＡを２回実施する。
【００１９】図３Ａないし図３Ｐは本発明の第二の実施
形態を示し、それらはそれぞれの製造プロセスにおける
半導体レーザ素子の断面を示す説明図である。本実施形
態と前記実施形態との相違点は本実施形態の場合ではレ
ーザのリッジ状構造が化学ウェット式のエッチングによ
って形成され、前記ドライ式エッチングと異なる。この
ウェット式エッチングは前記ドライ式エッチングと比べ
てその製造プロセスが簡単になり且つ時間を節約でき
る。他にウェット式エッチングの場合では容易に下切り
状リッジ断面を形成でき、広い方のリッジ頂上接触面
（例えば４ミクロンぐらい）を形成できると共に、電流
を導入するための狭い方のリッジ底部（ほぼ２ミクロン
ぐらい）を保有でき、そのため、低い方の接触抵抗を獲
得できるほか、他の不必要な幅方向モードや閾値電流増
加などの現象をも生じさせない。従来の双槽構造の場合
では、そのＰ型金属がリッジ頂上よりリッジ底部まで被
覆する必要があり、ウェット式エッチングによって半導
体リッジを形成する場合では下切りと逆台形のリッジ断
面が高抵抗と断路の現象を生じ、また、狭過ぎる槽部の
場合では不均一なエッチング結果を招くことがある。そ
れに対して、本発明の自己位置合わせ式製造プロセス、
即ちＳＴＯＰ艶出し研磨製造プロセスに全面エッチング
し戻し製造プロセスを合わせてなる製造プロセスは、素
子の処理が半導体シングルリッジ列の場合に始まり、且
つ平坦なウェハ表面の場合に終止し、前記金属被覆とウ
ェット式エッチングが不適用などの課題が生じなくな
り、前記ウェット式エッチングの優れる点がすべて利用
できる。
形態を示し、それらはそれぞれの製造プロセスにおける
半導体レーザ素子の断面を示す説明図である。本実施形
態と前記実施形態との相違点は本実施形態の場合ではレ
ーザのリッジ状構造が化学ウェット式のエッチングによ
って形成され、前記ドライ式エッチングと異なる。この
ウェット式エッチングは前記ドライ式エッチングと比べ
てその製造プロセスが簡単になり且つ時間を節約でき
る。他にウェット式エッチングの場合では容易に下切り
状リッジ断面を形成でき、広い方のリッジ頂上接触面
（例えば４ミクロンぐらい）を形成できると共に、電流
を導入するための狭い方のリッジ底部（ほぼ２ミクロン
ぐらい）を保有でき、そのため、低い方の接触抵抗を獲
得できるほか、他の不必要な幅方向モードや閾値電流増
加などの現象をも生じさせない。従来の双槽構造の場合
では、そのＰ型金属がリッジ頂上よりリッジ底部まで被
覆する必要があり、ウェット式エッチングによって半導
体リッジを形成する場合では下切りと逆台形のリッジ断
面が高抵抗と断路の現象を生じ、また、狭過ぎる槽部の
場合では不均一なエッチング結果を招くことがある。そ
れに対して、本発明の自己位置合わせ式製造プロセス、
即ちＳＴＯＰ艶出し研磨製造プロセスに全面エッチング
し戻し製造プロセスを合わせてなる製造プロセスは、素
子の処理が半導体シングルリッジ列の場合に始まり、且
つ平坦なウェハ表面の場合に終止し、前記金属被覆とウ
ェット式エッチングが不適用などの課題が生じなくな
り、前記ウェット式エッチングの優れる点がすべて利用
できる。
【００２０】図３Ａに示すのはＮ型ＩｎＰ基板３００に
成長形成される素子結晶構造であり、それには（下から
上へ）、Ｎ型ＩｎＰ導波層３０１と、Ｎ型Ｉｎ０．５２
Ａｌ ０．４８Ａｓ制限層３０２と、多重量井戸含み活性
区３０３と、Ｉｎ０．５２Ａｌ０．４８Ａｓ制限層３０
４と、１．５ミクロンの厚さのＰ型ＩｎＰ導波層３０５
と、０．２ミクロンの厚さの高混合率のＰ型Ｉｎ
０．５３Ｇａ０．４７Ａｓ接触層３０６とを有する。図
３Ｂに示すように、素子製造プロセスの始めはＰＥＣＶ
Ｄによって２５０℃の温度下で１５００ÅのＳｉＮｘ層
３０７をウェハ表面に沈積形成する。また、図３Ｃに示
すように、光カバー位置合わせ操作と露光イメージ表示
製造プロセスによってＳｉＮｘの表面にほぼ４ミクロン
の幅のレジストパターンを定義し、レジスト３０８をこ
れからのエッチング製造プロセスの遮蔽カバーとする。
また、図３Ｄに示すように、ＲＩＥによって且つＣＦ４
気体を使用してレジストに保護されないＳｉＮｘ層をエ
ッチング除去し、レジスト３０８の遮蔽カバーを取り外
してからの素子の構造が図３Ｅに示され、且つ元のレジ
ストパターンが既にＳｉＮｘ層３０７ａに移転される。
ウェハが表面洗浄及び酸化層除去の加工を経過後に、既
に定義されるＳｉＮｘ層をエッチング遮蔽カバーとし、
ウェット式エッチング製造プロセスを実行して半導体リ
ッジを形成する。まず、均一に混合される１Ｈ３Ｐ
Ｏ４：１Ｈ２Ｏ２：２０Ｈ２Ｏ溶液によってＳｉＮｘに
保護されない高混合率のＰ型Ｉｎ０．５３Ｇａ０．４７
Ａｓ接触層を除去し、そのエッチング速度がほぼ０．２
５ミクロン／分間であり、共にＩｎＰ層に対し高選択性
を有する。ほぼ同方向性のエッチングがこのＩｎ
０．５３Ｇａ０． ４７Ａｓ層３０６ａに避けられないよ
うに下切りを生成し、図３Ｆに示すようになる。１Ｈ
Ｆ：１０Ｈ２ＯによってＳｉＮｘ遮蔽カバーを除去して
から、Ｉｎ０ ．５３Ｇａ０．４７Ａｓ層３０６ａ（図３
Ｇ参照）がこれからのＰ型ＩｎＰ導波層をエッチングす
るためのエッチング遮蔽カバーとなる。ＩｎＰのエッチ
ングは均一に混合される１ＨＣｌ：３Ｈ３ＰＯ４溶液を
エッチング剤とし、それのＩｎＰをエッチングする速度
が０．６ミクロン／分間にも達し、且つＩｎ０．５３Ｇ
ａ０．４７Ａｓ層に対し高選択性を有する。ＩｎＰ導波
層をエッチングすると、素子の断面構造が図３Ｈのよう
になり、ＩｎＰ層３０５ａが逆台形の断面を示し、この
ことと半導体リッジの発展方向と関係があり、この実施
形態において、半導体のリッジの発展方向はウェハの次
平面に平行する。この逆台形の断面と半導体層の下きり
とを合わせると、半導体リッジに広いリッジ頂上を有す
る状況を招き、且つ狭い方のリッジ底部を有するように
なり、それによって電流を導入する活性区を定義し、こ
の実施形態の場合ではほぼ２ミクロンの幅となる。半導
体リッジエッチング終了後に２５０℃の温度下で全面に
３０００ÅのＳｉＯｘ鈍化層３０９をウェハ表面に沈積
形成し、図３Ｉに示すようになる。
成長形成される素子結晶構造であり、それには（下から
上へ）、Ｎ型ＩｎＰ導波層３０１と、Ｎ型Ｉｎ０．５２
Ａｌ ０．４８Ａｓ制限層３０２と、多重量井戸含み活性
区３０３と、Ｉｎ０．５２Ａｌ０．４８Ａｓ制限層３０
４と、１．５ミクロンの厚さのＰ型ＩｎＰ導波層３０５
と、０．２ミクロンの厚さの高混合率のＰ型Ｉｎ
０．５３Ｇａ０．４７Ａｓ接触層３０６とを有する。図
３Ｂに示すように、素子製造プロセスの始めはＰＥＣＶ
Ｄによって２５０℃の温度下で１５００ÅのＳｉＮｘ層
３０７をウェハ表面に沈積形成する。また、図３Ｃに示
すように、光カバー位置合わせ操作と露光イメージ表示
製造プロセスによってＳｉＮｘの表面にほぼ４ミクロン
の幅のレジストパターンを定義し、レジスト３０８をこ
れからのエッチング製造プロセスの遮蔽カバーとする。
また、図３Ｄに示すように、ＲＩＥによって且つＣＦ４
気体を使用してレジストに保護されないＳｉＮｘ層をエ
ッチング除去し、レジスト３０８の遮蔽カバーを取り外
してからの素子の構造が図３Ｅに示され、且つ元のレジ
ストパターンが既にＳｉＮｘ層３０７ａに移転される。
ウェハが表面洗浄及び酸化層除去の加工を経過後に、既
に定義されるＳｉＮｘ層をエッチング遮蔽カバーとし、
ウェット式エッチング製造プロセスを実行して半導体リ
ッジを形成する。まず、均一に混合される１Ｈ３Ｐ
Ｏ４：１Ｈ２Ｏ２：２０Ｈ２Ｏ溶液によってＳｉＮｘに
保護されない高混合率のＰ型Ｉｎ０．５３Ｇａ０．４７
Ａｓ接触層を除去し、そのエッチング速度がほぼ０．２
５ミクロン／分間であり、共にＩｎＰ層に対し高選択性
を有する。ほぼ同方向性のエッチングがこのＩｎ
０．５３Ｇａ０． ４７Ａｓ層３０６ａに避けられないよ
うに下切りを生成し、図３Ｆに示すようになる。１Ｈ
Ｆ：１０Ｈ２ＯによってＳｉＮｘ遮蔽カバーを除去して
から、Ｉｎ０ ．５３Ｇａ０．４７Ａｓ層３０６ａ（図３
Ｇ参照）がこれからのＰ型ＩｎＰ導波層をエッチングす
るためのエッチング遮蔽カバーとなる。ＩｎＰのエッチ
ングは均一に混合される１ＨＣｌ：３Ｈ３ＰＯ４溶液を
エッチング剤とし、それのＩｎＰをエッチングする速度
が０．６ミクロン／分間にも達し、且つＩｎ０．５３Ｇ
ａ０．４７Ａｓ層に対し高選択性を有する。ＩｎＰ導波
層をエッチングすると、素子の断面構造が図３Ｈのよう
になり、ＩｎＰ層３０５ａが逆台形の断面を示し、この
ことと半導体リッジの発展方向と関係があり、この実施
形態において、半導体のリッジの発展方向はウェハの次
平面に平行する。この逆台形の断面と半導体層の下きり
とを合わせると、半導体リッジに広いリッジ頂上を有す
る状況を招き、且つ狭い方のリッジ底部を有するように
なり、それによって電流を導入する活性区を定義し、こ
の実施形態の場合ではほぼ２ミクロンの幅となる。半導
体リッジエッチング終了後に２５０℃の温度下で全面に
３０００ÅのＳｉＯｘ鈍化層３０９をウェハ表面に沈積
形成し、図３Ｉに示すようになる。
【００２１】この段階まで素子製造プロセスがすべて従
来の半導体製造プロセスを利用し、これからはＳＴＯＰ
技術を利用すると共に、全面エッチングし戻し製造プロ
セスを合わせることによって自己位置合わせ式の製造プ
ロセスを実現する。
来の半導体製造プロセスを利用し、これからはＳＴＯＰ
技術を利用すると共に、全面エッチングし戻し製造プロ
セスを合わせることによって自己位置合わせ式の製造プ
ロセスを実現する。
【００２２】ＳｉＯｘ表面成長鈍化処理後に、ウェハを
他のＰＥＣＶＤ製造プロセスチャンバーに導入し、３５
０℃の温度下で２７５０Å／分間の速度で図３Ｊに示す
ように３ミクロンの厚さのＳｉＯｘ層３１０を沈積形成
する。この厚いＳｉＯｘ層がウェハ表面全体を覆い、そ
の下方の半導体リッジ列がＳｉＯｘ表面にもリッジ列を
有する結果を招く。一般の艶出し研磨設備を利用して前
記の実施の形態に既に述べたように元のリッジ列のＳｉ
Ｏｘ表面を図３Ｋに示すようなＳｉＯｘ平面３１０ａを
形成するまで加工する。その後ＲＩＥによって且つＣＦ
４気体を利用してＳｉＯｘ平面を全面的にエッチングし
戻し、半導体リッジ頂上のＩｎ０．５３Ｇａ０．４７Ａ
ｓオーム接触層が均一に露出されるまで加工する。将来
の金属電極の接触面積を増大するために、図３Ｌに示す
ようにＩｎ０．５３Ｇａ０．４７Ａｓオーム接触層３０
６ａ全体、その側辺部を含み、すべて露出される。その
ため、前記実施形態に反してリッジ頂上における接触層
が回りの囲むＳｉＯｘ３１０ｂより高くなる。
他のＰＥＣＶＤ製造プロセスチャンバーに導入し、３５
０℃の温度下で２７５０Å／分間の速度で図３Ｊに示す
ように３ミクロンの厚さのＳｉＯｘ層３１０を沈積形成
する。この厚いＳｉＯｘ層がウェハ表面全体を覆い、そ
の下方の半導体リッジ列がＳｉＯｘ表面にもリッジ列を
有する結果を招く。一般の艶出し研磨設備を利用して前
記の実施の形態に既に述べたように元のリッジ列のＳｉ
Ｏｘ表面を図３Ｋに示すようなＳｉＯｘ平面３１０ａを
形成するまで加工する。その後ＲＩＥによって且つＣＦ
４気体を利用してＳｉＯｘ平面を全面的にエッチングし
戻し、半導体リッジ頂上のＩｎ０．５３Ｇａ０．４７Ａ
ｓオーム接触層が均一に露出されるまで加工する。将来
の金属電極の接触面積を増大するために、図３Ｌに示す
ようにＩｎ０．５３Ｇａ０．４７Ａｓオーム接触層３０
６ａ全体、その側辺部を含み、すべて露出される。その
ため、前記実施形態に反してリッジ頂上における接触層
が回りの囲むＳｉＯｘ３１０ｂより高くなる。
【００２３】これからの製造プロセスも従来の半導体製
造プロセスに属し、本発明と直接的な関係を有しない
が、前記実施形態のように本発明による平面構造がその
後の製造プロセスの進行に利する。
造プロセスに属し、本発明と直接的な関係を有しない
が、前記実施形態のように本発明による平面構造がその
後の製造プロセスの進行に利する。
【００２４】半導体リッジ頂上のＩｎ０．５３Ｇａ
０．４７Ａｓオーム接触層が均一に露出される後に、光
カバー位置合わせ操作と露光イメージ表示製造プロセス
によって図３Ｍに示すようにＰ型金属区を定義する。レ
ジスト３１１のほぼ逆台形の断面が金属引き離れ製造プ
ロセスに利し、それから、図３Ｎに示すように順次にウ
ェハ表面に５００ÅのＴｉと５００ÅのＰｔと４０００
ÅのＡｕをメッキする。アセトンによってレジスト３１
１のパターンを溶解し、その上に付着される金属３１２
ｂを除去することによって金属引き離れの目的を図り、
残留される金属３１２ａと露出されるＩｎ０．５３Ｇａ
０．４７Ａｓ層と接触し、Ｐ型金属電極として使用し、
図３Ｏに示すようになる。４２０℃の条件と窒素環境の
下でウェハにおけるＰ型金属に対し２０秒間の快速熱ア
ニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ、ＲＴＡ）を実施してから、ウェハを背面より
１００ミクロンのウェハ厚さ（３００ａ）になるまで研
磨と艶出し研磨すると共に、順次にその上に１０００Å
のＡｕＧｅＮｉ合金（８４％のＡｕと１２％のＧｅと４
％のＮｉ）と、４０００ÅのＡｕを蒸着することによっ
て、図３Ｐに示すように、Ｎ型金属電極３１３を形成す
る。また、３９０℃の条件下でこのＮ型金属電極に対し
２０秒間のＲＴＡを実施する。
０．４７Ａｓオーム接触層が均一に露出される後に、光
カバー位置合わせ操作と露光イメージ表示製造プロセス
によって図３Ｍに示すようにＰ型金属区を定義する。レ
ジスト３１１のほぼ逆台形の断面が金属引き離れ製造プ
ロセスに利し、それから、図３Ｎに示すように順次にウ
ェハ表面に５００ÅのＴｉと５００ÅのＰｔと４０００
ÅのＡｕをメッキする。アセトンによってレジスト３１
１のパターンを溶解し、その上に付着される金属３１２
ｂを除去することによって金属引き離れの目的を図り、
残留される金属３１２ａと露出されるＩｎ０．５３Ｇａ
０．４７Ａｓ層と接触し、Ｐ型金属電極として使用し、
図３Ｏに示すようになる。４２０℃の条件と窒素環境の
下でウェハにおけるＰ型金属に対し２０秒間の快速熱ア
ニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ、ＲＴＡ）を実施してから、ウェハを背面より
１００ミクロンのウェハ厚さ（３００ａ）になるまで研
磨と艶出し研磨すると共に、順次にその上に１０００Å
のＡｕＧｅＮｉ合金（８４％のＡｕと１２％のＧｅと４
％のＮｉ）と、４０００ÅのＡｕを蒸着することによっ
て、図３Ｐに示すように、Ｎ型金属電極３１３を形成す
る。また、３９０℃の条件下でこのＮ型金属電極に対し
２０秒間のＲＴＡを実施する。
【００２５】前記２つの実施形態においてすべてＳＴＯ
Ｐ艶出し研磨技術によってリッジ列を有するＳｉＯｘ表
面に対し平坦化を進めるようにする。図４に示すのはＳ
ＴＯＰ艶出し研磨を実施する過程中にＳｉＯｘ表面の様
子の変化状況である。（Ａ）は艶出し研磨を実施する前
のウェハ４００におけるＳｉＯｘ表面にリッジ列を有す
る様子である。前記２つの実施形態に示すように、これ
らのリッジ４０３の始発高さはすべて１．６ないし１．
７ミクロンであり、この高さは一般の艶出し研磨設備の
実現できる均一さ（ほぼ±５ミクロン）を大幅に超える
ようになる。そのため、（Ｂ）に示すように、一般の艶
出し研磨機器を使用し、最初の数分間の艶出し研磨を経
過後に、区域範囲４０１においてＳｉＯｘリッジ列４０
３ａの高さが均一に除去されない。艶出し研磨面に施す
圧力を調整することによってＳｉＯｘ平面４０２の艶出
し研磨除去速度を殆ど停止させるまで形成できるが、そ
れに反してＳｉＯｘリッジの小さいほうの艶出し研磨面
積の影響によりその高さの艶出し研磨除去速度がかなり
速くなり、０．１５ミクロン／分間ぐらいに達すること
ができる。そのため、艶出し研磨製造プロセスが持続的
に進むと、前記のＳｉＯｘリッジがＳｉＯｘ平面４０２
に影響を与えない状況下で（Ｃ）と（Ｄ）に示すように
順次にすべて艶出し研磨除去されるようになる。即ち、
すべてのＳｉＯｘリッジが艶出し研磨除去される後に、
ＳｉＯｘ層を艶出し研磨する速度が殆ど停止になるよう
になり、自己終止のようになる。そのため、最後にＳｉ
Ｏｘ表面の平たさがＳｉＯｘの沈積手段と大きい方の関
連性を有するようになり、艶出し研磨製造プロセスとは
関係なくなる。そのため、本発明が製造プロセスの均一
性と歩留まりの要求が高い量産環境に適用できることを
証明出来る。
Ｐ艶出し研磨技術によってリッジ列を有するＳｉＯｘ表
面に対し平坦化を進めるようにする。図４に示すのはＳ
ＴＯＰ艶出し研磨を実施する過程中にＳｉＯｘ表面の様
子の変化状況である。（Ａ）は艶出し研磨を実施する前
のウェハ４００におけるＳｉＯｘ表面にリッジ列を有す
る様子である。前記２つの実施形態に示すように、これ
らのリッジ４０３の始発高さはすべて１．６ないし１．
７ミクロンであり、この高さは一般の艶出し研磨設備の
実現できる均一さ（ほぼ±５ミクロン）を大幅に超える
ようになる。そのため、（Ｂ）に示すように、一般の艶
出し研磨機器を使用し、最初の数分間の艶出し研磨を経
過後に、区域範囲４０１においてＳｉＯｘリッジ列４０
３ａの高さが均一に除去されない。艶出し研磨面に施す
圧力を調整することによってＳｉＯｘ平面４０２の艶出
し研磨除去速度を殆ど停止させるまで形成できるが、そ
れに反してＳｉＯｘリッジの小さいほうの艶出し研磨面
積の影響によりその高さの艶出し研磨除去速度がかなり
速くなり、０．１５ミクロン／分間ぐらいに達すること
ができる。そのため、艶出し研磨製造プロセスが持続的
に進むと、前記のＳｉＯｘリッジがＳｉＯｘ平面４０２
に影響を与えない状況下で（Ｃ）と（Ｄ）に示すように
順次にすべて艶出し研磨除去されるようになる。即ち、
すべてのＳｉＯｘリッジが艶出し研磨除去される後に、
ＳｉＯｘ層を艶出し研磨する速度が殆ど停止になるよう
になり、自己終止のようになる。そのため、最後にＳｉ
Ｏｘ表面の平たさがＳｉＯｘの沈積手段と大きい方の関
連性を有するようになり、艶出し研磨製造プロセスとは
関係なくなる。そのため、本発明が製造プロセスの均一
性と歩留まりの要求が高い量産環境に適用できることを
証明出来る。
【００２６】
【発明の効果】本発明のリッジ状半導体導波レーザの自
己位置合わせ式製造方法と前記引用例と他の従来の技術
とを比較する場合、本発明はさらに下記のような優れる
点を有する： （１）簡単で信頼性の高い製造プロセスを提供できる：
従来の双槽構造の場合では少なくとも３回の光カバー位
置合わせと露光イメージ表示製造プロセスを要するが、
本発明による自己位置合わせ式製造プロセスによる場合
では単に２回の操作しか要しない。他に、半導体リッジ
の断面形状が不当になる場合では例えば逆台形や下切り
が形成される場合では従来の双槽構造なら金属被覆に課
題を生じるようになり、金属電極がリッジ頂上より下向
いて槽底部まで被覆してから再び上向きでボンディング
パッド区まで被覆する必要があり、不当な断面形状が過
大の抵抗値を招き、または断路することもある。過大の
抵抗値が不必要な寄生及び熱反応を招くようになり、断
路が素子にボンディングパッドを失わせるようになり、
これら両者はすべて素子の歩留まりを降下し、それに反
して平面型素子の場合ではこのような問題は生じない。
且つリッジ頂上全体（一部のリッジ側辺部を含む場合も
あり）が金属電極と接触できるので、素子の抵抗値が最
も好ましい状況に達することができ、熱反応を減少でき
る。また、ＳＴＯＰ技術を利用する場合、ドライ式エッ
チングより便利な化学ウェット式エッチングも半導体リ
ッジを形成する用途に利用できる。 （２）好ましい製造プロセスの均一性を獲得できる：Ｓ
ＴＯＰ艶出し研磨技術を実施する場合、リッジ列状のＳ
ｉＯｘ表面に対し平坦化を実行すると、ＳｉＯｘ平面の
平たさをＳｉＯｘを沈積形成する手段によって決められ
るようになり、一般の場合ではこの沈積平たさが±１％
以下（ウェハ縁部以外の部分）にも達することができる
ので、好適な製造プロセスの均一性を得られるようにな
る。 （３）素子に高速作業の潜在能力を付与できる：ボンデ
ィングパッドが厚いＳｉＯｘ層の上に形成されるので、
その生成する寄生コンデンサが従来の双槽構造の場合よ
り小さくなり、そのためＲＣの制限を受ける周波数幅を
向上できる。 （４）素子にフリップチップボンディングの潜在能力を
付与できる：平面型素子の構造のため、素子にＰが下向
きになるフリップチップボンディングの能力を付与で
き、このような場合では半導体レーザの放熱に補助効果
を有する。他に、フリップチップボンディングによって
他の光電気主従動素子と準単一石化（ｑｕａｓｉ−ｍｏ
ｎｏｌｉｔｈｉｃ）整合と実行できる。
己位置合わせ式製造方法と前記引用例と他の従来の技術
とを比較する場合、本発明はさらに下記のような優れる
点を有する： （１）簡単で信頼性の高い製造プロセスを提供できる：
従来の双槽構造の場合では少なくとも３回の光カバー位
置合わせと露光イメージ表示製造プロセスを要するが、
本発明による自己位置合わせ式製造プロセスによる場合
では単に２回の操作しか要しない。他に、半導体リッジ
の断面形状が不当になる場合では例えば逆台形や下切り
が形成される場合では従来の双槽構造なら金属被覆に課
題を生じるようになり、金属電極がリッジ頂上より下向
いて槽底部まで被覆してから再び上向きでボンディング
パッド区まで被覆する必要があり、不当な断面形状が過
大の抵抗値を招き、または断路することもある。過大の
抵抗値が不必要な寄生及び熱反応を招くようになり、断
路が素子にボンディングパッドを失わせるようになり、
これら両者はすべて素子の歩留まりを降下し、それに反
して平面型素子の場合ではこのような問題は生じない。
且つリッジ頂上全体（一部のリッジ側辺部を含む場合も
あり）が金属電極と接触できるので、素子の抵抗値が最
も好ましい状況に達することができ、熱反応を減少でき
る。また、ＳＴＯＰ技術を利用する場合、ドライ式エッ
チングより便利な化学ウェット式エッチングも半導体リ
ッジを形成する用途に利用できる。 （２）好ましい製造プロセスの均一性を獲得できる：Ｓ
ＴＯＰ艶出し研磨技術を実施する場合、リッジ列状のＳ
ｉＯｘ表面に対し平坦化を実行すると、ＳｉＯｘ平面の
平たさをＳｉＯｘを沈積形成する手段によって決められ
るようになり、一般の場合ではこの沈積平たさが±１％
以下（ウェハ縁部以外の部分）にも達することができる
ので、好適な製造プロセスの均一性を得られるようにな
る。 （３）素子に高速作業の潜在能力を付与できる：ボンデ
ィングパッドが厚いＳｉＯｘ層の上に形成されるので、
その生成する寄生コンデンサが従来の双槽構造の場合よ
り小さくなり、そのためＲＣの制限を受ける周波数幅を
向上できる。 （４）素子にフリップチップボンディングの潜在能力を
付与できる：平面型素子の構造のため、素子にＰが下向
きになるフリップチップボンディングの能力を付与で
き、このような場合では半導体レーザの放熱に補助効果
を有する。他に、フリップチップボンディングによって
他の光電気主従動素子と準単一石化（ｑｕａｓｉ−ｍｏ
ｎｏｌｉｔｈｉｃ）整合と実行できる。
【００２７】前記に詳細に説明したのは本発明の好まし
い実施の形態に対する具体的な説明に過ぎなく、それら
の実施の形態は本発明の特許請求の範囲を制限するもの
ではなく、本発明の要旨を逸脱しない限り、本発明に基
づいて実施する相同効果の方法や変更などがすべて本発
明の請求の範囲内に納入されるべきである。
い実施の形態に対する具体的な説明に過ぎなく、それら
の実施の形態は本発明の特許請求の範囲を制限するもの
ではなく、本発明の要旨を逸脱しない限り、本発明に基
づいて実施する相同効果の方法や変更などがすべて本発
明の請求の範囲内に納入されるべきである。
【００２８】前述するように、本発明は技術思想におい
て確かに新規な発明を有し、且つ従来物より前記請求項
の効果を増進でき、既に新規性と進歩性を要する法定の
特許の要件を満たしている。
て確かに新規な発明を有し、且つ従来物より前記請求項
の効果を増進でき、既に新規性と進歩性を要する法定の
特許の要件を満たしている。
【図１】図１Ａは従来の双槽構造リッジ状導波半導体レ
ーザを示す断面図であり、図１Ｂは自己位置合わせ技術
によって製造する双槽構造リッジ状導波半導体レーザを
示す断面図である。
ーザを示す断面図であり、図１Ｂは自己位置合わせ技術
によって製造する双槽構造リッジ状導波半導体レーザを
示す断面図である。
【図２】図２Ａ〜図２Ｎはリッジ状導波半導体レーザの
自己位置合わせ式製造方法を利用する第一実施形態の断
面図である。
自己位置合わせ式製造方法を利用する第一実施形態の断
面図である。
【図３】図３Ａ〜図３Ｎはリッジ状導波半導体レーザの
自己位置合わせ式製造方法を利用する第二実施形態の断
面図である。
自己位置合わせ式製造方法を利用する第二実施形態の断
面図である。
【図４】図４は自己終止酸化層艶出し研磨技術を実施す
る過程中のＳｉＯｘ表面様子の変化状況を示す説明図で
ある。
る過程中のＳｉＯｘ表面様子の変化状況を示す説明図で
ある。
１００ 半導体基板
１０１ 第一半導体導波層
１０２ 第一半導体制限層
１０３ 半導体活性層区
１０４ 第二半導体制限層
１０５ 第二半導体導波層
１０６ 半導体オーム接触層
１０７ 誘電体鈍化層
１０７ａ 誘電体鈍化層
１０８ Ｐ型金属電極
１０８ａ Ｐ型金属電極
１０９ Ｎ型金属電極
１１０ 双槽構造
２００ ＩｎＰ基板
２０１ Ｎ型ＩｎＰ導波層
２０２ Ｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ制限層
２０３ 多重量井戸含み活性区
２０４ Ｉｎ０．５２Ａｌ０．４８Ａｓ制限層
２０５ Ｐ型ＩｎＰ導波層
２０６ 高混合率Ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ接
触層 ２０６ａ 高混合率Ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ
接触層頂上部 ２０７ ＳｉＮｘ層 ２０７ａ ＳｉＮｘ層 ２０８ レジスト遮蔽カバー ２０９ ＳｉＯｘ鈍化層 ２１０ ＳｉＯｘ層 ２１０ａ ＳｉＯｘ平面 ２１０ｂ ＳｉＯｘ ２１１ レジスト ２１２ａ 金属 ２１２ｂ 金属 ２１３ Ｎ型金属電極 ３００ Ｎ型ＩｎＰ基板 ３０１ Ｎ型ＩｎＰ導波層 ３０２ Ｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ制限層 ３０３ 多重量井戸含み活性区 ３０４ Ｉｎ０．５２Ａｌ０．４８Ａｓ制限層 ３０５ Ｐ型ＩｎＰ導波層 ３０５ａ ＩｎＰ層 ３０６ 高混合率Ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ接
触層 ３０６ａ Ｉｎ０．５３Ｇａ０．４７Ａｓオーム接触層 ３０７ ＳｉＮｘ層 ３０７ａ ＳｉＮｘ層 ３０８ レジスト ３０９ ＳｉＯｘ鈍化層 ３１０ ＳｉＯｘ層 ３１０ａ ＳｉＯｘ平面 ３１０ｂ ＳｉＯｘ ３１１ レジスト ３１２ａ 金属 ３１２ｂ 金属 ３１３ Ｎ型金属電極 ４００ ウェハ ４０１ 区域範囲 ４０２ ＳｉＯｘ平面 ４０３ リッジ ４０３ａ ＳｉＯｘリッジ列
触層 ２０６ａ 高混合率Ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ
接触層頂上部 ２０７ ＳｉＮｘ層 ２０７ａ ＳｉＮｘ層 ２０８ レジスト遮蔽カバー ２０９ ＳｉＯｘ鈍化層 ２１０ ＳｉＯｘ層 ２１０ａ ＳｉＯｘ平面 ２１０ｂ ＳｉＯｘ ２１１ レジスト ２１２ａ 金属 ２１２ｂ 金属 ２１３ Ｎ型金属電極 ３００ Ｎ型ＩｎＰ基板 ３０１ Ｎ型ＩｎＰ導波層 ３０２ Ｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓ制限層 ３０３ 多重量井戸含み活性区 ３０４ Ｉｎ０．５２Ａｌ０．４８Ａｓ制限層 ３０５ Ｐ型ＩｎＰ導波層 ３０５ａ ＩｎＰ層 ３０６ 高混合率Ｐ型Ｉｎ０．５３Ｇａ０．４７Ａｓ接
触層 ３０６ａ Ｉｎ０．５３Ｇａ０．４７Ａｓオーム接触層 ３０７ ＳｉＮｘ層 ３０７ａ ＳｉＮｘ層 ３０８ レジスト ３０９ ＳｉＯｘ鈍化層 ３１０ ＳｉＯｘ層 ３１０ａ ＳｉＯｘ平面 ３１０ｂ ＳｉＯｘ ３１１ レジスト ３１２ａ 金属 ３１２ｂ 金属 ３１３ Ｎ型金属電極 ４００ ウェハ ４０１ 区域範囲 ４０２ ＳｉＯｘ平面 ４０３ リッジ ４０３ａ ＳｉＯｘリッジ列
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 何文章
台湾桃園縣楊梅鎭新榮里民族路５段551▲
巷▼12號
(72)発明者 廖枝旺
台湾桃園縣楊梅鎭新榮里民族路５段551▲
巷▼12號
Ｆターム(参考） 5F073 AA04 AA74 CA07 DA05 DA25
DA35 EA29
Claims (8)
- 【請求項１】 半導体基板と、第一半導体導波層と、第
一半導体制限層と、半導体活性層区と、第二半導体制限
層と、第二半導体導波層と、半導体オーム接触層とを有
し、結晶成長による複数層レーザ構造を提供するステッ
プ１と、 該ステップ１による半導体オーム接触層に全面的に第一
誘電体層を沈積形成するステップ２と、 エッチング遮蔽カバーとして、該ステップ２による第一
誘電体層によってパターンを定義し、且つエッチング製
造プロセスを遂行することによって半導体リッジ状構造
を形成するステップ３と、 半導体表面の鈍化処理として、該ステップ３によるリッ
ジ状構造の半導体表面に全面的に第二誘電体層を沈積形
成するステップ４と、 該ステップ４によるリッジ状構造を有すると共に、既に
誘電体鈍化処理を実施するウェハの表面に全面的に第三
誘電体層を沈積形成するステップ５と、 該ステップ５による第三誘電体層の表面に対し平坦化処
理を実行するステップ６と、 全面的にエッチングし戻し製造プロセスを実施すること
によって均一に誘電体層の厚さを、半導体リッジ頂上の
オーム接触層が均一に露出されるまで除去するステップ
７と、 第一金属層と第二金属層とをメッキし、該第一金属層を
ステップ７において露出される半導体頂上のオーム接触
層にコンタクトさせて素子のウェハの表面における電極
とし、且つ該第二金属層を艶出し研磨が実施されるウェ
ハの背面部にメッキすることによって素子のウェハの背
面部における電極とする、ステップ８とを少なくとも有
する、リッジ状導波半導体レーザの自己位置合わせ式製
造方法。 - 【請求項２】 前記ステップ２に述べる前記第一誘電体
層としてＳｉＯｘ、ＳｉＮｘまたはＳｉＯｘＮｙが採用
されることを特徴とする請求項１に記載のリッジ状導波
半導体レーザの自己位置合わせ式製造方法。 - 【請求項３】 前記ステップ３に述べる半導体リッジ状
構造のエッチングとして、ウェット式エッチングやドラ
イ式エッチング及びそれらの併用によるエッチングなど
が採用できることを特徴とする請求項１に記載のリッジ
状導波半導体レーザの自己位置合わせ式製造方法。 - 【請求項４】 前記ステップ４に述べる第二誘電体層と
してＳｉＯｘ、ＳｉＮｘまたはＳｉＯｘＮｙが採用され
ることを特徴とする請求項１に記載のリッジ状導波半導
体レーザの自己位置合わせ式製造方法。 - 【請求項５】 前記ステップ５に述べる第三誘電体層は
その厚さがリッジ高さより大きく形成されると共に、Ｓ
ｉＯｘまたはＳｉＣＯＨが採用できることを特徴とする
請求項１に記載のリッジ状導波半導体レーザの自己位置
合わせ式製造方法。 - 【請求項６】 前記ステップ６に述べる平坦化製造プロ
セスとして、ロード調整可能式艶出し研磨設備による艶
出し研磨製造プロセスが採用されることを特徴とする請
求項１に記載のリッジ状導波半導体レーザの自己位置合
わせ式製造方法。 - 【請求項７】 前記ステップ７に述べる平坦化される誘
電体表面に実施される全面的なエッチングし戻し製造プ
ロセスとして、ウェット式エッチングやドライ式エッチ
ング及びそれらの併用によるエッチングなどが採用でき
ることを特徴とする請求項１に記載のリッジ状導波半導
体レーザの自己位置合わせ式製造方法。 - 【請求項８】 前記ステップ３以後に且つ前記ステップ
４以前に、エッチング遮蔽カバーとする第一誘電体層を
除去するステップが先に実行されることを特徴とする請
求項１に記載のリッジ状導波半導体レーザの自己位置合
わせ式製造方法。
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