JP2003318735A - Ｄ／ａ変換装置、及びｄ／ａ変換方法 - Google Patents

Abstract

(57)【要約】 【課題】 入力されるディジタル信号を追従性よくパル
ス幅に変換することができるＤ／Ａ変換装置、及びＤ／
Ａ変換方法を提供することを目的とする。 【解決手段】 ｎビットのディジタル信号を入力し、該
ｎビットのディジタル信号のうち、上位ｍビットのディ
ジタル信号を出力するＤ／Ａ設定回路１２０と、上位ｍ
ビットのディジタル信号をアナログ信号に変換するＤ／
Ａ変換回路１１３と、アナログ信号を平滑化し、平均化
電圧を生成して出力する平滑回路１１５とを有するＤ／
Ａ変換装置であって、Ｄ／Ａ設定回路１２０は、上記ｎ
ビットのディジタル信号のうち、下位（ｎ−ｍ）ビット
のディジタル信号を、パルス幅変調してパルス幅変調信
号を生成するパルス幅変調回路１０５を備え、上記入力
ディジタル信号の値の増減により、上記パルス幅変調信
号の出力値を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｄ／Ａ変換装置、
及びＤ／Ａ変換方法に関するものであり、特に、ディジ
タル信号をパルス幅に変調したうえでアナログ信号に変
換することにより、回路面積の増大を抑えたＤ／Ａ変換
装置、及びＤ／Ａ変換方法の改良を図ったものに関す
る。

【０００２】

【従来の技術】従来、ディジタル信号をアナログ信号に
変換するＤ／Ａ変換装置では、次のような変換動作が行
われていた。例えば、ｍビット（ｍは１以上の整数）の
ディジタル信号をアナログ信号に変換する場合、まず、
入力されたｍビットのデータをデコードし、そのデコー
ドした結果に応じて、一定電圧を２^(m+1)個のラダー抵
抗で分圧し、分圧した電圧をアナログスイッチによって
選択して、対応する電圧値を出力していた。しかしなが
ら、このようなＤ／Ａ変換装置によれば、Ｄ／Ａ変換の
分解能をあげるために、抵抗とスイッチの個数を増やさ
なければならなかった。例えば、ビット数が１０ビット
の場合、抵抗の数は２０４８（＝２⁽¹⁰⁺¹⁾）個必要とな
り、その結果、半導体集積回路にＤ／Ａ変換装置を実装
する場合に回路面積が増大するという問題があった。

【０００３】そこで、このような問題点を解決する方法
として、パルス幅変調を行うことでＤ／Ａ変換回路の回
路規模を抑える方法が既に開発されている。図６は、こ
のパルス幅変調方式による従来のＤ／Ａ変換装置のブロ
ック図である。図６に示すように、このパルス幅変調方
式のＤ／Ａ変換装置は、パルス幅変調回路２０５と、加
算回路２１１と、Ｄ／Ａ変換回路２１３と、平滑回路２
１５とから構成されている。

【０００４】パルス幅変調回路２０５は、入力端子２０
１から入力されたｎビット（ｎは２以上の整数）の入力
ディジタル信号２０２のうち、下位（ｎ−ｍ）ビット
（ｍはｍ＜ｎを満たす１以上の整数）のデータ２０４を
入力して、パルス幅変調を行い、その値が、一定周期内
に発生するパルスのデューティに変換されたパルス幅変
調信号を出力する。加算回路２１１は、入力端子２０１
から入力されたｎビットの入力ディジタル信号２０２の
うち、上位ｍビットのデータ２０３と、パルス幅変調回
路２０５から出力されたパルス幅変調信号２０７とを加
算して、ｍビットの加算回路出力信号２１２を生成して
出力する。Ｄ／Ａ変換回路２１３は、加算回路２１１か
ら出力されたｍビットの加算回路出力信号２１２をアナ
ログ信号２１４に変換する。平滑回路２１５は、Ｄ／Ａ
変換回路２１３から出力されたアナログ信号２１４を入
力して平滑化する。これにより、アナログ信号２１４波
形を平均化した平均化電圧値２１６を生成して出力端子
２１７に出力する。

【０００５】このように構成されたＤ／Ａ変換装置につ
いて、その動作を図６、及び図７を用いて説明する。図
７は、図６のＤ／Ａ変換装置の動作を説明するためのタ
イミングチャートであり、ｎ＝１０、ｍ＝８の場合を例
に挙げて説明する。図７に示すように、入力端子２０１
に入力された１０ビットの入力ディジタル信号２０２
は、０ｘ０００（０ｘはこれに続く数字が１６進数の
意）から０ｘ０１２に変化し、その下位２ビットのデー
タ２０４の値０ｘ２からこれをパルス幅変調したパルス
幅変調信号２０７が生成され出力される。このパルス幅
変調信号２０７は図７に示すように下位２ビットのデー
タ２０４の値に応じて一定周期のデューティが決定され
るパルス波形となり、この１，０，１，０，…のパルス
波形と上位８ビットのデータ２０３の値０ｘ０４とが加
算回路２１１で加算され、８ビットの加算回路出力信号
２１２として０ｘ０５，０ｘ０４，０ｘ０５，０ｘ０
４，…が生成され、Ｄ／Ａ変換回路２１３に向けて出力
される。

【０００６】続いて、１０ビットの入力ディジタル信号
２０２が０ｘ０１２から０ｘ１１２に変化し、その下位
２ビットのデータ２０４の値０ｘ２からパルス幅変調信
号２０７が出力され、この１，０，１，０，…のパルス
幅変調信号２０７と、上位８ビットのデータ２０３の値
０ｘ４４とが加算回路２１１で加算され、８ビットの加
算回路出力信号２１２として０ｘ４５，０ｘ４４，０ｘ
４５，０ｘ４４，…が生成されＤ／Ａ変換回路２１３に
向けて出力される。

【０００７】このためＤ／Ａ変換回路２１３からは、上
述の０ｘ０５，０ｘ０４，０ｘ０５，０ｘ０４，…とこ
れに続く０ｘ４５，０ｘ４４，０ｘ４５，０ｘ４４，…
に対応した振動波形が出力されるが、このアナログの出
力信号２１４は、平滑回路２１５により平滑されて値が
平均化されるため、Ｄ／Ａ変換回路２１３により制限さ
れた分解能を補償することができる。このため、分解能
８ビットのＤ／Ａ変換回路を使用するにもかかわらず、
平滑回路２１５からの平均化電圧値２１６は１０ビット
の分解能に相当するアナログ信号となり、これをこのＤ
／Ａ変換装置の出力として出力端子２１７から出力でき
る。

【０００８】このように、パルス幅変調方式のＤ／Ａ変
換装置によれば、Ｄ／Ａ変換回路２１３を、大きい回路
面積を要するラダー抵抗方式で構成する場合であって
も、本来の入力ディジタル信号よりも少ない分解能でＤ
／Ａ変換回路を構成できるため、入力ディジタル信号の
ビット数の増加に伴う回路面積の増大を抑えることがで
きる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のＤ／Ａ変換装置では、ｎビットの入力ディジタル信
号２０２の値が変化する時点と、パルス幅変調信号２０
７の１周期の変化点とが一般に一致しないため、入力デ
ィジタル信号が変化した直後からアナログ信号の追従が
遅れるという問題を有していた。本発明は、かかる問題
点を解消するためになされたものであり、回路面積の増
加を抑えながら、入力されるディジタル信号を追従性よ
くアナログ信号に変換することができるＤ／Ａ変換装
置、及びＤ／Ａ変換方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に記載のＤ／Ａ変換装置は、複数
ビットのディジタル信号を入力信号とするＤ／Ａ変換装
置であって、上記複数ビットのディジタル信号よりも少
ないビット数のディジタル信号をアナログ信号に変換す
るＤ／Ａ変換回路と、該Ｄ／Ａ変換回路から出力された
アナログ信号を平滑化し本Ｄ／Ａ変換装置の出力信号と
して出力する平滑回路と、上記入力信号の値が一定の定
常状態では上記複数ビットのディジタル信号の下位側の
ビットの値に応じて生成したパルス幅変調信号そのもの
を、上記入力信号の値が変化する遷移状態では該パルス
幅変調信号の波形を変化させた信号を、上記複数ビット
のディジタル信号の上位側のビットにそれぞれ重畳した
信号を、上記Ｄ／Ａ変換回路の入力として設定するＤ／
Ａ設定回路とを備えた、ことを特徴とするものである。

【００１１】また、本発明の請求項２に記載のＤ／Ａ変
換装置は、請求項１に記載のＤ／Ａ変換装置において、
上記複数ビットのディジタル信号はｎビット（ｎは２以
上の整数）の信号であり、上記Ｄ／Ａ変換回路はｍビッ
ト（ｍはｍ＜ｎを満たす１以上の整数）のディジタル信
号を入力とし、上記Ｄ／Ａ設定回路は、上記複数ビット
のディジタル信号の下位（ｎ−ｍ）ビットを入力として
パルス幅変調信号を生成するパルス幅変調回路と、上記
複数ビットのディジタル信号の上位ｍビットを入力し、
前回入力された上位ｍビットの値との比較を行う比較回
路と、該比較回路で上位ｍビットの変化が検出された時
に、上記パルス幅変調回路の出力の値を制御する制御回
路と、該制御回路で制御が行われた信号と、上記上位ｍ
ビットのディジタル信号とを加算して上記Ｄ／Ａ変換回
路の入力とする加算回路とを有する、ことを特徴とする
ものである。

【００１２】また、本発明の請求項３に記載のＤ／Ａ変
換装置は、請求項２に記載のＤ／Ａ変換装置において、
上記制御回路は、前回入力された上位ｍビットよりも今
回の上位ｍビットの値が大きいときは、上記パルス幅変
調信号の値を“１”に設定し、前回入力された上位ｍビ
ットよりも今回の上位ｍビットの値が小さいときは、上
記パルス幅変調信号の値を“０”に設定する、ことを特
徴とするものである。

【００１３】また、本発明の請求項４に記載のＤ／Ａ変
換装置は、請求項２に記載のＤ／Ａ変換装置において、
上記制御回路は、前回入力された上位ｍビットよりも今
回の上位ｍビットの値が大きいときは、所要の設定期
間、上記パルス幅変調信号の値を“１”に設定し、前回
入力された上位ｍビットよりも今回の上位ｍビットの値
が小さいときは、所要の設定期間、上記パルス幅変調信
号の値を“０”に設定する、ことを特徴とするものであ
る。

【００１４】また、本発明の請求項５に記載のＤ／Ａ変
換装置は、請求項２に記載のＤ／Ａ変換装置において、
上記制御回路は、前回入力された上位ｍビットよりも今
回の上位ｍビットの値が大きいときは、該値の変化量に
応じた期間、上記パルス幅変調信号の値を“１”に設定
し、前回入力された上位ｍビットよりも今回の上位ｍビ
ットの値が小さいときは、該値の変化量に応じた期間、
上記パルス幅変調信号の値を“０”に設定する、ことを
特徴とするものである。

【００１５】また、本発明の請求項６に記載のＤ／Ａ変
換方法は、複数ビットのディジタル信号を入力とし、該
入力信号の値が一定の定常状態では該入力信号の下位側
のビットの値に応じて生成したパルス幅変調信号そのも
のを、上記入力信号の値が変化する遷移状態では該パル
ス幅変調信号の波形を変化させた信号を、上記入力信号
の上位側のビットにそれぞれ重畳し、上記入力信号より
も少ないビット数のディジタル信号を得る第１のステッ
プと、該第１のステップにより得られたディジタル信号
をアナログ信号に変換する第２のステップと、該第２の
ステップにより得られたアナログ信号を平滑化する第３
のステップと、を含む、ことを特徴とするものである。

【００１６】また、本発明の請求項７に記載のＤ／Ａ変
換方法は、請求項６に記載のＤ／Ａ変換方法において、
上記複数ビットのディジタル信号はｎビット（ｎは２以
上の整数）の信号であり、上記第２のステップはｍビッ
ト（ｍはｍ＜ｎを満たす１以上の整数）のディジタル信
号を入力とし、上記第１ステップは、さらに、上記複数
ビットのディジタル信号の上位ｍビットのディジタル信
号を入力し、前回入力された上位ｍビットのディジタル
信号の値と比較を行う第４のステップと、該第４のステ
ップで比較が行われた結果に応じて、上記パルス幅変調
信号の値を制御する第５のステップと、該第５のステッ
プで制御が行われた信号と、上位ｍビットのディジタル
信号とを加算して上記第２のステップの入力とする第６
のステップとを含む、ことを特徴とするものである。

【００１７】また、本発明の請求項８に記載のＤ／Ａ変
換方法は、請求項７に記載のＤ／Ａ変換方法において、
上記第５のステップは、前回入力された上位ｍビットよ
りも今回の上位ｍビットの値が大きいときは、上記パル
ス幅変調信号の値を“１”に設定し、前回入力された上
位ｍビットよりも今回の上位ｍビットの値が小さいとき
は、上記パルス幅変調信号の値を“０”に設定する、こ
とを特徴とするものである。

【００１８】また、本発明の請求項９に記載のＤ／Ａ変
換方法は、請求項７に記載のＤ／Ａ変換方法において、
上記第５のステップは、前回入力された上位ｍビットよ
りも今回の上位ｍビットの値が大きいときは、所要の設
定期間、上記パルス幅変調信号の値を“１”に設定し、
前回入力された上位ｍビットよりも今回の上位ｍビット
の値が小さいときは、所要の設定期間、上記パルス幅変
調信号の値を“０”に設定する、ことを特徴とするもの
である。

【００１９】また、本発明の請求項１０に記載のＤ／Ａ
変換方法は、請求項７に記載のＤ／Ａ変換方法におい
て、上記第５のステップは、前回入力された上位ｍビッ
トよりも今回の上位ｍビットの値が大きいときは、該値
の変化量に応じた期間、上記パルス幅変調信号の値を
“１”に設定し、前回入力された上位ｍビットよりも今
回の上位ｍビットの値が小さいときは、該値の変化量に
応じた期間、上記パルス幅変調信号の値を“０”に設定
する、ことを特徴とするものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （実施の形態１）この実施の形態１は入力ディジタル信
号の値が変化した遷移状態において、任意に設定した期
間、パルス幅変調信号の波形を変化させることで、入力
ディジタル信号に対するアナログ信号の追従性を改善す
るようにしたものである。図１は、本発明の実施の形態
１によるＤ／Ａ変換装置のブロック図である。図１に示
すように、このＤ／Ａ変換装置は、Ｄ／Ａ設定回路１２
０と、Ｄ／Ａ変換回路１１３と、平滑回路１１５とを備
える。また、Ｄ／Ａ設定回路１２０は、パルス幅変調回
路１０５と、比較回路１０６と、制御回路１０９と、加
算回路１１１とから構成される。

【００２１】パルス幅変調回路１０５は、入力端子１０
１から入力されたｎビット（ｎは２以上の整数）の入力
ディジタル信号１０２のうち、下位（ｎ−ｍ）ビット
（ｍはｍ＜ｎを満たす１以上の整数）のデータ１０４を
パルス幅変調してパルス幅変調信号１０７を出力する。
比較回路１０６は、入力端子１０１から入力されたｎビ
ットのディジタル信号１０２のうち、上位ｍビットのデ
ータ１０３の値を入力して、前回入力された上位ｍビッ
トのデータ１０３の値との比較を行い、その差を比較結
果信号１０８として出力する。制御回路１０９は、比較
回路１０６から出力された比較結果信号１０８を入力
し、パルス幅変調回路１０５から出力されたパルス幅変
調信号１０７を加工して波形を変化させた制御回路出力
信号１１０を生成し出力する。加算回路１１１は、入力
端子１０１から入力されたｎビットの入力ディジタル信
号１０２のうち、上位ｍビットのデータ１０３と制御回
路１１０から出力された制御回路出力信号１１０とを加
算し、ｍビットのＤ／Ａ設定回路出力信号１１２を生成
して出力する。Ｄ／Ａ変換回路１１３は、加算回路１１
１から出力されたｍビットのＤ／Ａ設定回路出力信号１
１２をアナログ信号１１４に変換して出力する。平滑回
路１１５は、Ｄ／Ａ変換回路１１３から出力されたアナ
ログ信号１１４を入力して平滑化し、値が平均化された
平均化電圧１１６を生成して出力端子１１７に出力す
る。

【００２２】以下では、このように構成されたＤ／Ａ変
換装置、及びＤ／Ａ変換方法について、その動作、及び
変換方法を説明する。まず、入力端子１０１から入力さ
れたｎビットの入力ディジタル信号１０２のうち、下位
（ｎ−ｍ）ビットのデータ１０４は、パルス幅変調回路
１０５に入力され、その値が、一定周期内に発生するパ
ルスのデューティに変換されたパルス幅変調信号１０７
を出力する。

【００２３】また、入力端子１０１から入力されたｎビ
ットの入力ディジタル信号１０２のうち、上位ｍビット
のデータ１０３は、比較回路１０６、及び加算回路１１
１に入力される。比較回路１０６に入力された上位ｍビ
ットのデータ１０３の値は、前回入力された上位ｍビッ
トのデータの値との間で比較を行い（第４のステッ
プ）、比較した値の大小、及び変化量を示す比較結果信
号１０８を生成して出力する。

【００２４】制御回路１０９は、比較回路１０６から出
力された比較結果信号１０８を入力とし、変化量が増加
している場合は、論理値“１”を示す制御回路出力信号
１１０を任意に設定された期間出力する。これに対し、
変化量が減少している場合は、論理値“０”を示す制御
回路出力信号１１０を任意に設定された期間出力する。
なお、これらの期間の設定は制御回路１０９自体に行
う。また、この任意の設定期間以外は、パルス幅変調信
号を制御回路出力信号１１０として出力する。これによ
り、制御回路１０９は第４のステップで比較が行われた
結果に応じてパルス幅変調信号の値を制御する（第５の
ステップ）。

【００２５】そして、加算回路１１１は、制御回路１０
９から出力された制御回路出力信号１１０と、上位ｍビ
ットのデータ１０３とを加算し（第６のステップ）、ｍ
ビットのＤ／Ａ設定回路出力信号１１２を生成して出力
する（第１のステップ）。この加算回路１１１から出力
されたｍビットのＤ／Ａ設定回路出力信号１１２はＤ／
Ａ変換回路１１３に入力されて、アナログ信号１１４に
変換される（第２のステップ）。このアナログ信号１１
４は平滑回路１１５に入力されて、パルス幅変調信号に
由来する高周波成分が除去されて値が平均化された平均
化電圧１１６が出力端子１１７から出力される（第３の
ステップ）。

【００２６】次に、制御回路１０９の構成について、図
２を用いてより詳細に説明する。図２は、図１の制御回
路のブロック図である。図２に示すように、制御回路１
０９は、カウンタ部３０１と、データ設定部３０２と、
比較回路３０８と、インバータ３０９と、セレクタ部３
０３とを備えている。カウンタ部３０１は、論理値、即
ち制御回路１０９により設定される、“１”あるいは
“０”を出力する期間をカウントする。データ設定部３
０２は、この論理値の値を出力する所要の期間を任意に
設定する。比較回路３０８は、カウンタ部３０１から出
力されるカウンタの値と、データ設定部３０２から出力
される設定値とを比較し、これらの値が等価となった場
合に出力データ切換信号３０５を出力する。インバータ
３０９は、比較結果信号１０８の符号ビット（最上位ビ
ット）３０６を入力し、論理レベルが入力とは反転した
信号を生成する。セレクタ部３０３は、出力データ切換
信号３０５を入力することによって、パルス幅変調信号
１０７、あるいは比較結果信号の符号ビット３０６のい
ずれかを選択して出力する。

【００２７】このように構成された制御回路１０９につ
いて、その動作を図１と図２を用いて説明する。まず、
図示しない外部回路から入力端子１０１にｎビットの入
力ディジタル信号１０２が入力される。この時、カウン
タ部３０１には入力ディジタル信号１０２が入力された
旨を示すライト信号３０４が上記外部回路から入力され
る。カウンタ部３０１にライト信号３０４が入力される
と、カウンタ部３０１はそのカウント値をクリアして、
新たにカウントアップを開始する。比較回路３０８で
は、データ設定部３０２で設定された任意の設定値と、
カウンタ部３０１の値とが等しくなると、出力データ切
換信号３０５を“０”から“１”に切り換えてセレクタ
部３０３に出力する。そして、セレクタ部３０３では、
入力された出力データ切換信号３０５が “０”のと
き、インバータ３０９の出力信号、即ち、比較結果信号
１０８の符号ビット３０６の反転信号、を出力し、出力
データ切換信号３０５が“１”のとき、パルス幅変調信
号１０７を出力する。このとき、カウンタ部３０１は次
のライト信号３０４が入力されるまでそのカウンタ値を
保持する。

【００２８】以上、図１、及び図２により構成されたＤ
／Ａ設定装置の動作を図３に示すタイミングチャートを
用いて説明する。図３は、本実施の形態１によるＤ／Ａ
変換装置の動作を説明するためのタイミングチャートで
ある。図３（ａ）は、入力ディジタル信号が増加方向に
変化した場合を示し、図３（ｂ）は、入力ディジタル信
号が減少方向に変化した場合を示す。なお、本図はｎ＝
１０、ｍ＝８の場合を示している。

【００２９】まず、図３（ａ）において、入力ディジタ
ル信号１０２が増加方向に変化した場合について説明す
る。図３（ａ）に示すように、入力ディジタル信号１０
２が０ｘ０００から０ｘ０１２に変化すると、上位８ビ
ットのデータ１０３は、０ｘ００から０ｘ０４に変化
し、比較結果信号１０８は０ｘ０４となる。この入力デ
ィジタル信号１０２が０ｘ０１２に変化した時点でカウ
ンタ部３０１はその内容をクリアしアップカウントを開
始する。この時、そのカウント値はデータ設定部３０２
の設定値に達していないので、セレクタ部３０３はイン
バータ３０９の出力を選択する。インバータ３０９の入
力は、比較結果信号１０８の値０ｘ０４の符号ビット
（最上位ビット）が“０”であるので、セレクタ部３０
３はインバータ３０９の出力“１”を制御回路出力信号
１１０として出力する。そして、カウンタ部３０１のカ
ウント値がデータ設定部３０２の設定値に等しくなる
と、セレクタ部３０３はパルス幅変調信号１０７を選択
する。

【００３０】従って、制御回路出力信号１１０は、任意
の設定期間Ｔ０の間（これは制御回路１０９のデータ設
定部３０２に設定した値により決まる）、“１”を出力
し、それ以降は、パルス幅変調信号１０７を出力する。
その後、入力ディジタル信号１０２が０ｘ０１２から０
ｘ１１２に変化すると、上位８ビットのデータ１０３は
０ｘ０４から０ｘ４４に変化し、比較結果信号１０８は
０ｘ４０となる。そして、制御回路出力信号１１０は、
データ設定部３０２で設定された任意の設定期間Ｔ０の
間“１”を出力し、それ以降は、パルス幅変調信号１０
７を出力する。最後に、加算回路１１１において、上位
８ビットのデータ１０３と、制御回路出力信号１１０と
が加算されて、８ビットのＤ／Ａ設定回路出力信号１１
２が生成される。

【００３１】従って、入力ディジタル信号１０２が０ｘ
０００から０ｘ０１２に変化した直後は、設定した期間
Ｔ０において、符号ビット３０６の反転信号“１”を入
力ディジタル信号１０２の上位８ビットの値０ｘ０４に
加算した値０ｘ０５がＤ／Ａ変換回路１１３に出力さ
れ、それ以降はパルス幅変調信号１０７を０ｘ０４に加
算した値がＤ／Ａ変換回路１１３に出力される。このた
め、期間Ｔ０を０ｘ２のパルス幅変調信号のデューティ
より長く設定しておくことで、図３（ａ）に示すよう
に、入力ディジタル信号１０２が０ｘ０００から０ｘ０
１２に変化した直後の遷移状態におけるＤ／Ａ設定回路
出力信号の値０ｘ０５を長めに、値０ｘ０４を短めに出
力でき、その後の定常状態においては、通常のパルス幅
変調信号１０７のデューティを反映した０ｘ０５、０ｘ
０４、０ｘ０５、０ｘ０４、…を出力できる。

【００３２】これと同様に、入力ディジタル信号１０２
が０ｘ０１２から０ｘ１１２に変化した直後は、期間Ｔ
０において、“１”を入力ディジタル信号１０２の上位
８ビットの値０ｘ４４に加算した値０ｘ４５がＤ／Ａ変
換回路１１３に出力され、それ以降はパルス幅変調信号
１０７を値０ｘ４４に加算した値がＤ／Ａ変換回路１１
３に出力される。このため、期間Ｔ０を０ｘ２のパルス
幅変調信号のデューティより長く設定しておくことで、
図３（ａ）に示すように、入力ディジタル信号１０２が
０ｘ０１２から０ｘ１１２に変化した直後の遷移状態に
おけるＤ／Ａ設定回路出力信号の値０ｘ４５を長めに、
値０ｘ４４を短めに出力でき、その後の定常状態におい
ては、通常のパルス幅変調信号１０７のデューティを反
映した０ｘ４５、０ｘ４４、０ｘ４５、０ｘ４４、…を
出力できる。

【００３３】次に、図３（ｂ）において、入力ディジタ
ル信号１０２が減少方向に変化した場合について説明す
る。図３（ｂ）に示すように、入力ディジタル信号１０
２が０ｘ０００から０ｘ３ＥＥに変化すると、上位８ビ
ットのデータ１０３は、０ｘ００から０ｘＦＢに変化
し、比較結果信号１０８は０ｘＦＢとなる。そして、制
御回路出力信号１１０は、データ設定部３０２で設定さ
れた任意の設定期間Ｔ０の間“０”を出力し、それ以降
は、パルス幅変調信号１０７を出力する。このため、期
間Ｔ０を０ｘ２のパルス幅変調信号のデューティより長
く設定しておくことで、図３（ｂ）の例では、入力ディ
ジタル信号１０２が０ｘ０００から０ｘ３ＥＥに変化し
た直後の遷移状態におけるＤ／Ａ設定回路出力信号の値
０ｘＦＢを期間Ｔ０より長めに出力できる。その後の定
常状態においては、通常のパルス幅変調信号１０７のデ
ューティを反映した０ｘＦＣ、０ｘＦＢ、０ｘＦＣ、０
ｘＦＢ、…をＤ／Ａ変換回路１１３に出力できる。

【００３４】続いて、入力ディジタル信号１０２が、０
ｘ３ＥＥから０ｘ２ＥＥに変化すると、上位８ビットの
データ１０３は０ｘＦＢから０ｘＢＢに変化し、比較結
果信号１０８は０ｘＣ０となる。そして、制御回路出力
信号１１０は、データ設定部３０２で設定された任意の
設定期間Ｔ０の間“０”を出力し、それ以降は、パルス
幅変調信号１０７を出力する。このため、期間Ｔ０を０
ｘ２のパルス幅変調信号のデューティより長く設定して
おくことで、図３（ｂ）の例では、入力ディジタル信号
１０２が０ｘ３ＥＥから０ｘ２ＥＥに変化した直後の遷
移状態におけるＤ／Ａ設定回路出力信号の値０ｘＢＢを
期間Ｔ０より長めに出力できる。その後の定常状態にお
いては、通常のパルス幅変調信号１０７のデューティを
反映した０ｘＢＣ、０ｘＢＢ、０ｘＢＣ、０ｘＢＢ、…
をＤ／Ａ変換回路１１３に出力できる。

【００３５】このように、本実施の形態１によるＤ／Ａ
変換装置、及びＤ／Ａ変換方法によれば、今回と前回の
入力ディジタル信号の上位ｍビットの比較結果の最上位
ビットを、任意に設定した期間選択し、それ以外のとき
は入力ディジタル信号の下位（ｎ−ｍ）ビットをパルス
幅変調したパルス幅変調信号を選択し、これと入力ディ
ジタル信号の上位ｍビットとを加算したものをＤ／Ａ変
換回路に供給するようにしたので、入力ディジタル信号
が変化した直後の遷移状態における任意の設定期間にお
いて、Ｄ／Ａ変換回路に対し設定するデータの期間を入
力ディジタル信号が安定している定常状態での期間とは
異なるものとすることができ、この期間を入力ディジタ
ル信号が定常状態となっている状態での期間よりも長め
に設定することにより、入力ディジタル信号の変化が大
きい遷移期間はこの変化した直後のｍビットデータを、
長めの期間、平滑回路に出力することができる。このた
め、アナログ信号の平滑化を安定して行うことができ、
入力ディジタル信号の変化量に応じて追従性よくＤ／Ａ
変換を行うことができる。また、従来、ラダー抵抗を用
いてＤ／Ａ変換を行っていた場合と比較して、入力ディ
ジタル信号のビット数の増加に伴って実装面積を増大さ
せる必要がなく、実装面積の小さいＤ／Ａ変換装置を提
供することができる。

【００３６】（実施の形態２）この実施の形態２は入力
ディジタル信号の値が変化した遷移状態において、入力
ディジタル信号の変化量に応じて設定した期間、パルス
幅変調信号の波形を変化させることで、入力ディジタル
信号に対するアナログ信号の追従性を改善するようにし
たものである。図４は、本発明の実施の形態２による制
御回路のブロック図である。なお、図４の制御回路を備
えたＤ／Ａ変換装置については、図１に示したＤ／Ａ変
換装置と同様であるので、説明を省略する。

【００３７】図４に示すように、制御回路１０９は、カ
ウンタ部３０１と、データ変換回路３０７と、比較回路
３０８と、インバータ３０９と、セレクタ部３０３とを
備えている。データ変換回路３０７は、比較結果信号１
０８を入力とし、その値に応じてセレクタ部３０３を切
り替えるカウンタ部３０１のカウント値を設定すること
により、比較結果信号１０８の上位ｍビットのデータの
変化量に応じて、比較結果信号１０８の最上位ビット３
０６の反転値の値を出力する期間を設定する。なお、そ
の他の構成について、実施の形態１で説明した図２と同
様の構成については、同じ符号を付して説明を省略す
る。

【００３８】このように構成されたＤ／Ａ変換装置、及
びＤ／Ａ変換方法の動作、及び変換方法について、図４
と図５を用いて説明を行う。図５は、本実施の形態２に
よるＤ／Ａ設定装置の動作を説明するためのタイミング
チャートである。図５（ａ）は入力ディジタル信号が増
加方向に変化した場合を示し、図５（ｂ）は、入力ディ
ジタル信号が減少方向に変化した場合を示す。なお、本
図はｎ＝１０、ｍ＝８の場合を示している。

【００３９】まず、図５（ａ）において、入力ディジタ
ル信号１０２が増加方向に変化した場合について説明す
る。図５（ａ）に示すように、入力ディジタル信号１０
２が０ｘ０００から０ｘ０１２に変化すると、上位８ビ
ットのデータは、０ｘ００から０ｘ０４に変化し、比較
結果信号１０８は０ｘ０４となる。そして、制御回路出
力信号１１０は、データ変換回路３０７で設定された、
上位８ビットのデータの変化量に応じた期間Ｔ１の間
“１”を出力し、それ以降は、パルス幅変調信号１０７
を出力する。

【００４０】続いて、入力ディジタル信号１０２は０ｘ
０１２から０ｘ１１２に変化するので、上位８ビットの
データ１０３は０ｘ０４から０ｘ４４に変化し、比較結
果信号１０８は、０ｘ４０となる。そして、制御回路出
力信号１１０は、データ変換回路３０７で設定された、
上位８ビットのデータの変化量に応じた期間Ｔ２（Ｔ２
＞Ｔ１）の間“１”を出力し、それ以降は、パルス幅変
調信号１０７を出力する。最後に、加算回路１１１にお
いて、制御回路出力信号１１０と、上位８ビットのデー
タ１０３とが加算され、８ビットのＤ／Ａ設定回路出力
信号１１２が出力される。

【００４１】このため、入力ディジタル信号１０２が０
ｘ０００から０ｘ０１２に変化した直後は、カウンタ部
３０１のカウント値がデータ変換回路３０７により決定
された値に達するまでの期間Ｔ１において、符号ビット
３０６の反転信号“１”を入力ディジタル信号１０２の
上位８ビットの値０ｘ０４に加算した値０ｘ０５がＤ／
Ａ変換回路１１３に出力され、それ以降はパルス幅変調
信号１０７を０ｘ０４に加算した値がＤ／Ａ変換回路１
１３に出力される。そしてこの期間Ｔ１を０ｘ２のパル
ス幅変調信号のデューティより長く設定しておくこと
で、図５（ａ）に示すように、入力ディジタル信号１０
２が０ｘ０００から０ｘ０１２に変化した直後の遷移状
態におけるＤ／Ａ設定回路出力信号の値０ｘ０５を長め
に、値０ｘ０４を短めに出力でき、その後の定常状態に
おいては、通常のパルス幅変調信号１０７のデューティ
を反映した０ｘ０５、０ｘ０４、０ｘ０５、０ｘ０４、
…を出力できる。

【００４２】これと同様に、入力ディジタル信号１０２
が０ｘ０１２から０ｘ１１２に変化した直後は、カウン
タ部３０１のカウント値がデータ変換回路３０７により
決定された値に達するまでの期間Ｔ２（＞Ｔ１）におい
て、“１”を入力ディジタル信号１０２の上位８ビット
の値０ｘ４４に加算した値０ｘ４５がＤ／Ａ変換回路１
１３に出力され、それ以降はパルス幅変調信号１０７を
０ｘ４４に加算した値がＤ／Ａ変換回路１１３に出力さ
れる。そしてこの期間Ｔ２を０ｘ２のパルス幅変調信号
のデューティより長く設定しておくことで、図５（ａ）
に示すように、入力ディジタル信号１０２が０ｘ０１２
から０ｘ１１２に変化した直後の遷移状態におけるＤ／
Ａ設定回路出力信号の値０ｘ４５をパルス幅変調信号の
１周期分より長く出力でき、その後の定常状態において
は、通常のパルス幅変調信号１０７のデューティを反映
した０ｘ４４、０ｘ４５、０ｘ４４、…を出力できる。

【００４３】次に、図５（ｂ）において、入力ディジタ
ル信号１０２が減少方向に変化した場合について説明す
る。図５（ｂ）に示すように、入力ディジタル信号１０
２が０ｘ０００から０ｘ３ＥＥに変化すると、上位８ビ
ットのデータは０ｘ００から０ｘＦＢに変化し、比較結
果出力信号１０８は０ｘＦＢとなる。そして、制御回路
出力信号１１０は、データ変換回路３０７で設定され
た、上位８ビットのデータの変化量に応じた期間Ｔ３の
間“０”を出力し、それ以降は、パルス幅変調信号１０
７を出力する。

【００４４】続いて、入力ディジタル信号１０２が０ｘ
３ＥＥから０ｘ２ＥＥに変化すると、上位８ビットのデ
ータは０ｘＦＢから０ｘＢＢに変化するので、比較結果
信号１０８は、０ｘＣ０となる。つまり、制御回路出力
信号１１０は、データ変換回路３０７で設定された、上
位８ビットのデータの変化量の期間Ｔ４（Ｔ４＞Ｔ３）
に応じた期間“０”を出力し、それ以降は、パルス幅変
調信号１０７を出力する。最後に、加算回路１１１にお
いて、制御回路出力信号１１０と、上位８ビットのデー
タ１０３とが加算され、８ビットのＤ／Ａ設定回路出力
信号１１２が出力される。

【００４５】このため、入力ディジタル信号１０２が０
ｘ０００から０ｘ３ＥＥに変化した直後は、カウンタ部
３０１のカウント値がデータ変換回路３０７により決定
された値に達するまでの期間Ｔ３において、符号ビット
３０６の反転信号“０”を入力ディジタル信号１０２の
上位８ビットの値０ｘＦＢに加算した値０ｘＦＢがＤ／
Ａ変換回路１１３に出力され、それ以降はパルス幅変調
信号１０７を０ｘＦＢに加算した値がＤ／Ａ変換回路１
１３に出力される。そしてこの期間Ｔ３を０ｘ２のパル
ス幅変調信号のデューティより長く設定しておくこと
で、図５（ｂ）に示すように、入力ディジタル信号１０
２が０ｘ０００から０ｘ０１２に変化した直後の遷移状
態におけるＤ／Ａ設定回路出力信号の値０ｘＦＢをパル
ス幅変調信号のデューティを越えて出力でき、その後の
定常状態においては、通常のパルス幅変調信号１０７の
デューティを反映した０ｘＦＣ、０ｘＦＢ、０ｘＦＣ、
０ｘＦＢ、…を出力できる。

【００４６】これと同様に、入力ディジタル信号１０２
が０ｘ３ＥＥから０ｘ２ＥＥに変化した直後は、カウン
タ部３０１のカウント値がデータ変換回路３０７により
決定された値に達するまでの期間Ｔ４（＞Ｔ３）におい
て、“０”を入力ディジタル信号１０２の上位８ビット
の値０ｘＢＢに加算した値０ｘＢＢがＤ／Ａ変換回路１
１３に出力され、それ以降はパルス幅変調信号１０７を
０ｘＢＢに加算した値がＤ／Ａ変換回路１１３に出力さ
れる。そしてこの期間Ｔ４を０ｘ２のパルス幅変調信号
のデューティより長く設定しておくことで、図５（ｂ）
に示すように、入力ディジタル信号１０２が０ｘ０１２
から０ｘ１１２に変化した直後の遷移状態におけるＤ／
Ａ設定回路出力信号の値０ｘＢＢをパルス幅変調信号の
１周期を越えて出力でき、その後の定常状態において
は、通常のパルス幅変調信号１０７のデューティを反映
した０ｘＢＣ、０ｘＢＢ、０ｘＢＣ、０ｘＢＢ、…を出
力できる。

【００４７】このように、本実施の形態２によるＤ／Ａ
変換装置、及びＤ／Ａ変換方法によれば、今回と前回の
入力ディジタル信号の上位ｍビットの比較結果の最上位
ビットを、該比較結果の値により自動的に決定した期間
選択し、それ以外のときは入力ディジタル信号の下位
（ｎ−ｍ）ビットをパルス幅変調したパルス幅変調信号
を選択し、これと入力ディジタル信号の上位ｍビットと
を加算したものをＤ／Ａ変換回路に供給するようにした
ので、入力ディジタル信号が変化した直後の遷移状態に
おける設定期間において、Ｄ／Ａ変換回路に出力するデ
ータの期間を入力ディジタル信号が安定している定常状
態での期間とは異なるものとすることができ、入力ディ
ジタル信号の上位ｍビットの値に応じて決まるこの期間
を、入力ディジタル信号が定常状態となっている状態で
の期間よりも長めに設定することにより、入力ディジタ
ル信号の変化が大きい遷移期間は変化した直後のｍビッ
トデータを、長めの期間、平滑回路に出力することがで
きる。このため、アナログ信号の平滑化を安定して行う
ことができ、入力ディジタル信号の変化量に応じて追従
性よくＤ／Ａ変換を行うことができる。また、従来、ラ
ダー抵抗を用いてＤ／Ａ変換を行っていた場合と比較し
て、入力ディジタル信号のビット数の増加に伴って実装
面積を増大させる必要がなく、実装面積の小さいＤ／Ａ
変換装置を提供することができる。

【００４８】なお、上記実施の形態１，２では、制御回
路１０９により、パルス幅変調信号と比較結果信号の符
号ビットとをセレクタ部３０３で切り替えるようにした
が、セレクタ部３０３に代えてマスク回路を設けること
により、比較回路３０８の出力が“０”の時は比較結果
信号の符号ビットによりパルス幅変調信号をマスクする
ようにしてもよく、上記各実施の形態と同様の効果を奏
する。

【００４９】

【発明の効果】以上のように、本発明の請求項１に記載
のＤ／Ａ変換装置は、複数ビットのディジタル信号を入
力信号とするＤ／Ａ変換装置であって、上記複数ビット
のディジタル信号よりも少ないビット数のディジタル信
号をアナログ信号に変換するＤ／Ａ変換回路と、該Ｄ／
Ａ変換回路から出力されたアナログ信号を平滑化し本Ｄ
／Ａ変換装置の出力信号として出力する平滑回路と、上
記入力信号の値が一定の定常状態では上記複数ビットの
ディジタル信号の下位側のビットの値に応じて生成した
パルス幅変調信号そのものを、上記入力信号の値が変化
する遷移状態では該パルス幅変調信号の波形を変化させ
た信号を、上記複数ビットのディジタル信号の上位側の
ビットにそれぞれ重畳した信号を、上記Ｄ／Ａ変換回路
の入力として設定するＤ／Ａ設定回路とを備えるように
したので、上記波形を変化させた信号を、定常状態にお
けるパルス幅変調信号の個々の“１”あるいは“０”期
間よりも長い期間出力するように設定しておくことによ
り、入力ディジタル信号の変化量に応じて追従性よくＤ
／Ａ変換を行うことができ、実装面積の小さいＤ／Ａ変
換装置を提供することができる効果がある。

【００５０】また、本発明の請求項２に記載のＤ／Ａ変
換装置によれば、請求項１に記載のＤ／Ａ変換装置にお
いて、上記複数ビットのディジタル信号はｎビット（ｎ
は２以上の整数）の信号であり、上記Ｄ／Ａ変換回路は
ｍビット（ｍはｍ＜ｎを満たす１以上の整数）のディジ
タル信号を入力とし、上記Ｄ／Ａ設定回路は、上記複数
ビットのディジタル信号の下位（ｎ−ｍ）ビットを入力
としてパルス幅変調信号を生成するパルス幅変調回路
と、上記複数ビットのディジタル信号の上位ｍビットを
入力し、前回入力された上位ｍビットの値との比較を行
う比較回路と、該比較回路で上位ｍビットの変化が検出
された時に、上記パルス幅変調回路の出力の値を制御す
る制御回路と、該制御回路で制御が行われた信号と、上
記上位ｍビットのディジタル信号とを加算して上記Ｄ／
Ａ変換回路の入力とする加算回路とを有する、ようにし
たので、上記パルス幅変調回路の出力の値を制御する期
間を、定常状態におけるパルス幅変調信号の個々の
“１”あるいは“０”期間よりも長い期間となるように
設定しておくことにより、入力ディジタル信号の変化量
に応じて追従性よくＤ／Ａ変換を行うことができ、実装
面積の小さいＤ／Ａ変換装置を提供することができる効
果がある。

【００５１】また、本発明の請求項３に記載のＤ／Ａ変
換装置によれば、請求項２に記載のＤ／Ａ変換装置にお
いて、上記制御回路は、前回入力された上位ｍビットよ
りも今回の上位ｍビットの値が大きいときは、上記パル
ス幅変調信号の値を“１”に設定し、前回入力された上
位ｍビットよりも今回の上位ｍビットの値が小さいとき
は、上記パルス幅変調信号の値を“０”に設定する、よ
うにしたので、上記パルス幅変調回路の出力の値を設定
する期間を、定常状態におけるパルス幅変調信号の個々
の“１”あるいは“０”期間よりも長い期間となるよう
に設定しておくことにより、入力ディジタル信号の変化
量に応じて追従性よくＤ／Ａ変換を行うことができ、実
装面積の小さいＤ／Ａ変換装置を提供することができる
効果がある。

【００５２】また、本発明の請求項４に記載のＤ／Ａ変
換装置によれば、請求項２に記載のＤ／Ａ変換装置にお
いて、上記制御回路は、前回入力された上位ｍビットよ
りも今回の上位ｍビットの値が大きいときは、所要の設
定期間、上記パルス幅変調信号の値を“１”に設定し、
前回入力された上位ｍビットよりも今回の上位ｍビット
の値が小さいときは、所要の設定期間、上記パルス幅変
調信号の値を“０”に設定する、ようにしたので、上記
所要の設定期間を、定常状態におけるパルス幅変調信号
の個々の“１”あるいは“０”期間よりも長い期間とな
るように設定しておくことにより、入力ディジタル信号
の変化量に応じて追従性よくＤ／Ａ変換を行うことがで
き、実装面積の小さいＤ／Ａ変換装置を提供することが
できる効果がある。

【００５３】また、本発明の請求項５に記載のＤ／Ａ変
換装置によれば、請求項２に記載のＤ／Ａ変換装置にお
いて、上記制御回路は、前回入力された上位ｍビットよ
りも今回の上位ｍビットの値が大きいときは、該値の変
化量に応じた期間、上記パルス幅変調信号の値を“１”
に設定し、前回入力された上位ｍビットよりも今回の上
位ｍビットの値が小さいときは、該値の変化量に応じた
期間、上記パルス幅変調信号の値を“０”に設定する、
ようにしたので、上記変化量に応じた期間を、定常状態
におけるパルス幅変調信号の個々の“１”あるいは
“０”期間よりも長い期間となるように設定しておくこ
とにより、入力ディジタル信号の変化量に応じて追従性
よくＤ／Ａ変換を行うことができ、実装面積の小さいＤ
／Ａ変換装置を提供することができる効果がある。

【００５４】また、本発明の請求項６に記載のＤ／Ａ変
換方法によれば、複数ビットのディジタル信号を入力と
し、該入力信号の値が一定の定常状態では該入力信号の
下位側のビットの値に応じて生成したパルス幅変調信号
そのものを、上記入力信号の値が変化する遷移状態では
該パルス幅変調信号の波形を変化させた信号を、上記入
力信号の上位側のビットにそれぞれ重畳し、上記入力信
号よりも少ないビット数のディジタル信号を得る第１の
ステップと、該第１のステップにより得られたディジタ
ル信号をアナログ信号に変換する第２のステップと、該
第２のステップにより得られたアナログ信号を平滑化す
る第３のステップと、を含む、ようにしたので、上記波
形を変化させた信号を、定常状態におけるパルス幅変調
信号の個々の“１”あるいは“０”期間よりも長い期間
出力するように設定しておくことにより、入力ディジタ
ル信号の変化量に応じて追従性よくＤ／Ａ変換を行うこ
とができ、実装面積の小さいＤ／Ａ変換装置を実現でき
るＤ／Ａ変換方法を提供することができる効果がある。

【００５５】また、本発明の請求項７に記載のＤ／Ａ変
換方法によれば、請求項６に記載のＤ／Ａ変換方法にお
いて、上記複数ビットのディジタル信号はｎビット（ｎ
は２以上の整数）の信号であり、上記第２のステップは
ｍビット（ｍはｍ＜ｎを満たす１以上の整数）のディジ
タル信号を入力とし、上記第１ステップは、さらに、上
記複数ビットのディジタル信号の上位ｍビットのディジ
タル信号を入力し、前回入力された上位ｍビットのディ
ジタル信号の値と比較を行う第４のステップと、該第４
のステップで比較が行われた結果に応じて、上記パルス
幅変調信号の出力の値を制御する第５のステップと、該
第５のステップで制御が行われた信号と、上位ｍビット
のディジタル信号とを加算して上記第２のステップの入
力とする第６のステップとを含む、ようにしたので、上
記パルス幅変調回路の値を制御する期間を、定常状態に
おけるパルス幅変調信号の個々の“１”あるいは“０”
期間よりも長い期間となるように設定しておくことによ
り、入力ディジタル信号の変化量に応じて追従性よくＤ
／Ａ変換を行うことができ、実装面積の小さいＤ／Ａ変
換装置を実現できるＤ／Ａ変換方法を提供することがで
きる効果がある。

【００５６】また、本発明の請求項８に記載のＤ／Ａ変
換方法によれば、請求項７に記載のＤ／Ａ変換方法にお
いて、上記第５のステップは、前回入力された上位ｍビ
ットよりも今回の上位ｍビットの値が大きいときは、上
記パルス幅変調信号の値を“１”に設定し、前回入力さ
れた上位ｍビットよりも今回の上位ｍビットの値が小さ
いときは、上記パルス幅変調信号の値を“０”に設定す
る、ようにしたので、上記パルス幅変調回路の出力の値
を設定する期間を、定常状態におけるパルス幅変調信号
の個々の“１”あるいは“０”期間よりも長い期間とな
るように設定しておくことにより、入力ディジタル信号
の変化量に応じて追従性よくＤ／Ａ変換を行うことがで
き、実装面積の小さいＤ／Ａ変換装置を実現できるＤ／
Ａ変換方法を提供することができる効果がある。

【００５７】また、本発明の請求項９に記載のＤ／Ａ変
換方法によれば、請求項７に記載のＤ／Ａ変換方法にお
いて、上記第５のステップは、前回入力された上位ｍビ
ットよりも今回の上位ｍビットの値が大きいときは、所
要の設定期間、上記パルス幅変調信号の値を“１”に設
定し、前回入力された上位ｍビットよりも今回の上位ｍ
ビットの値が小さいときは、所要の設定期間、上記パル
ス幅変調信号の値を“０”に設定する、ようにしたの
で、上記所要の設定期間を、定常状態におけるパルス幅
変調信号の個々の“１”あるいは“０”期間よりも長い
期間となるように設定しておくことにより、入力ディジ
タル信号の変化量に応じて追従性よくＤ／Ａ変換を行う
ことができ、実装面積の小さいＤ／Ａ変換装置を実現で
きるＤ／Ａ変換方法を提供することができる効果があ
る。

【００５８】また、本発明の請求項１０に記載のＤ／Ａ
変換方法によれば、請求項７に記載のＤ／Ａ変換方法に
おいて、上記第５のステップは、前回入力された上位ｍ
ビットよりも今回の上位ｍビットの値が大きいときは、
該値の変化量に応じた期間、上記パルス幅変調信号の値
を“１”に設定し、前回入力された上位ｍビットよりも
今回の上位ｍビットの値が小さいときは、該値の変化量
に応じた期間、上記パルス幅変調信号の値を“０”に設
定する、ようにしたので、上記変化量に応じた期間を、
定常状態におけるパルス幅変調信号の個々の“１”ある
いは“０”期間よりも長い期間となるように設定してお
くことにより、入力ディジタル信号の変化量に応じて追
従性よくＤ／Ａ変換を行うことができ、実装面積の小さ
いＤ／Ａ変換装置を実現できるＤ／Ａ変換方法を提供す
ることができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１，２によるＤ／Ａ変換装
置のブロック図

【図２】本実施の形態１によるＤ／Ａ変換装置の制御回
路のブロック図

【図３】本実施の形態１によるＤ／Ａ設定装置の動作を
説明するためのタイミングチャートを示す図

【図４】本発明の実施の形態２によるＤ／Ａ変換装置の
制御回路のブロック図

【図５】本実施の形態２によるＤ／Ａ設定装置の動作を
説明するためのタイミングチャートを示す図

【図６】従来のＤ／Ａ変換装置のブロック図

【図７】図６のＤ／Ａ変換装置の動作を説明するための
タイミングチャートを示す図

【符号の説明】

１０１ 入力端子 １０２ ｎビットの入力ディジタル信号 １０５ パルス幅変調回路 １０６ 比較回路 １０９ 制御回路 １１１ 加算回路 １１３ Ｄ／Ａ変換回路 １１５ 平滑回路 １１７ 出力端子 １２０ Ｄ／Ａ設定回路 ３０１ カウンタ部 ３０２ データ設定部 ３０３ セレクタ部 ３０７ データ変換回路 ３０８ 比較回路 ３０９ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 裕史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J022 AB08 BA01 BA06 CB06 CE05 CF01

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数ビットのディジタル信号を入力信号
   とするＤ／Ａ変換装置であって、 上記複数ビットのディジタル信号よりも少ないビット数
   のディジタル信号をアナログ信号に変換するＤ／Ａ変換
   回路と、 該Ｄ／Ａ変換回路から出力されたアナログ信号を平滑化
   し本Ｄ／Ａ変換装置の出力信号として出力する平滑回路
   と、 上記入力信号の値が一定の定常状態では上記複数ビット
   のディジタル信号の下位側のビットの値に応じて生成し
   たパルス幅変調信号そのものを、上記入力信号の値が変
   化する遷移状態では該パルス幅変調信号の波形を変化さ
   せた信号を、上記複数ビットのディジタル信号の上位側
   のビットにそれぞれ重畳した信号を、上記Ｄ／Ａ変換回
   路の入力として設定するＤ／Ａ設定回路とを備えた、 ことを特徴とするＤ／Ａ変換装置。
2. 【請求項２】 請求項１に記載のＤ／Ａ変換装置におい
   て、 上記複数ビットのディジタル信号はｎビット（ｎは２以
   上の整数）の信号であり、 上記Ｄ／Ａ変換回路はｍビット（ｍはｍ＜ｎを満たす１
   以上の整数）のディジタル信号を入力とし、 上記Ｄ／Ａ設定回路は、 上記複数ビットのディジタル信号の下位（ｎ−ｍ）ビッ
   トを入力としてパルス幅変調信号を生成するパルス幅変
   調回路と、 上記複数ビットのディジタル信号の上位ｍビットを入力
   し、前回入力された上位ｍビットの値との比較を行う比
   較回路と、 該比較回路で上位ｍビットの変化が検出された時に、上
   記パルス幅変調回路の出力の値を制御する制御回路と、 該制御回路で制御が行われた信号と、上記上位ｍビット
   のディジタル信号とを加算して上記Ｄ／Ａ変換回路の入
   力とする加算回路とを有する、 ことを特徴とするＤ／Ａ変換装置。
3. 【請求項３】 請求項２に記載のＤ／Ａ変換装置におい
   て、 上記制御回路は、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が大きいときは、上記パルス幅変調信号の値を
   “１”に設定し、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が小さいときは、上記パルス幅変調信号の値を
   “０”に設定する、 ことを特徴とするＤ／Ａ変換装置。
4. 【請求項４】 請求項２に記載のＤ／Ａ変換装置におい
   て、 上記制御回路は、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が大きいときは、所要の設定期間、上記パルス幅変
   調信号の値を“１”に設定し、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が小さいときは、所要の設定期間、上記パルス幅変
   調信号の値を“０”に設定する、 ことを特徴とするＤ／Ａ変換装置。
5. 【請求項５】 請求項２に記載のＤ／Ａ変換装置におい
   て、 上記制御回路は、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が大きいときは、該値の変化量に応じた期間、上記
   パルス幅変調信号の値を“１”に設定し、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が小さいときは、該値の変化量に応じた期間、上記
   パルス幅変調信号の値を“０”に設定する、 ことを特徴とするＤ／Ａ変換装置。
6. 【請求項６】 複数ビットのディジタル信号を入力と
   し、該入力信号の値が一定の定常状態では該入力信号の
   下位側のビットの値に応じて生成したパルス幅変調信号
   そのものを、上記入力信号の値が変化する遷移状態では
   該パルス幅変調信号の波形を変化させた信号を、上記入
   力信号の上位側のビットにそれぞれ重畳し、上記入力信
   号よりも少ないビット数のディジタル信号を得る第１の
   ステップと、 該第１のステップにより得られたディジタル信号をアナ
   ログ信号に変換する第２のステップと、 該第２のステップにより得られたアナログ信号を平滑化
   する第３のステップと、を含む、 ことを特徴とするＤ／Ａ変換方法。
7. 【請求項７】 請求項６に記載のＤ／Ａ変換方法におい
   て、 上記複数ビットのディジタル信号はｎビット（ｎは２以
   上の整数）の信号であり、 上記第２のステップはｍビット（ｍはｍ＜ｎを満たす１
   以上の整数）のディジタル信号を入力とし、 上記第１ステップは、さらに、 上記複数ビットのディジタル信号の上位ｍビットのディ
   ジタル信号を入力し、前回入力された上位ｍビットのデ
   ィジタル信号の値と比較を行う第４のステップと、 該第４のステップで比較が行われた結果に応じて、上記
   パルス幅変調信号の値を制御する第５のステップと、 該第５のステップで制御が行われた信号と、上位ｍビッ
   トのディジタル信号とを加算して上記第２のステップの
   入力とする第６のステップとを含む、 ことを特徴とするＤ／Ａ変換方法。
8. 【請求項８】 請求項７に記載のＤ／Ａ変換方法におい
   て、 上記第５のステップは、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が大きいときは、上記パルス幅変調信号の値を
   “１”に設定し、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が小さいときは、上記パルス幅変調信号の値を
   “０”に設定する、 ことを特徴とするＤ／Ａ変換方法。
9. 【請求項９】 請求項７に記載のＤ／Ａ変換方法におい
   て、 上記第５のステップは、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が大きいときは、所要の設定期間、上記パルス幅変
   調信号の値を“１”に設定し、 前回入力された上位ｍビットよりも今回の上位ｍビット
   の値が小さいときは、所要の設定期間、上記パルス幅変
   調信号の値を“０”に設定する、 ことを特徴とするＤ／Ａ変換方法。
10. 【請求項１０】 請求項７に記載のＤ／Ａ変換方法にお
    いて、 上記第５のステップは、 前回入力された上位ｍビットよりも今回の上位ｍビット
    の値が大きいときは、該値の変化量に応じた期間、上記
    パルス幅変調信号の値を“１”に設定し、 前回入力された上位ｍビットよりも今回の上位ｍビット
    の値が小さいときは、該値の変化量に応じた期間、上記
    パルス幅変調信号の値を“０”に設定する、ことを特徴
    とするＤ／Ａ変換方法。