JP2003318548A - 多層回路板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】低コスト化、薄型化及び軽量化を実現できるキ
ャパシタ素子、インダクタ素子及び抵抗素子内蔵の多層
回路板及びその製造方法を提供することを目的とする。 【解決手段】絶縁基材１１の両面に第１配線層２１ａ及
び２１ｂ並びに絶縁層３１を形成し、絶縁層３１の一方
の面にキャパシタ用下部電極４１ａ及びインダクタ用下
部コイル配線４１ｂを形成し、キャパシタ用下部電極４
１ａ上に誘電体層６１を、インダクタ用下部コイル配線
４１ｂを形成し、さらにキャパシタ用上部電極４１ａを
形成してキャパシタ素子６０を及びインダクタ用上部コ
イル配線４１ｂをを形成してインダクタ素子７０を、キ
ャパシタ用上部電極４１ａと第３配線層８２ｃ間に抵抗
素子９１をそれぞれ形成し、絶縁層３１の同一平面上に
キャパシタ素子、インダクタ素子及び抵抗素子が形成さ
れた多層回路板４００を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は各種電子機器に用い
られるプリント配線板及びインターポーザーからなる多
層回路板に関し、さらに詳しくはキャパシタ素子、イン
ダクタ素子及び抵抗素子を内蔵した多層回路板及びその
製造方法に関する。

【０００２】

【従来の技術】従来のキャパシタ素子及びインダクタ素
子を内蔵した多層回路板の構成及びその製造方法につい
て説明する。ここで言う多層回路板とはプリント配線板
及びインターポーザー基板を総称して用いており、イン
ターポーザー基板はＩＣチップや半導体素子とプリント
配線板との仲立ちをするもので、ＢＧＡ基板、ＭＣＭ基
板、ＳＣＭ基板等が含まれる。従来のキャパシタ素子及
びインダクタ素子を内蔵した多層回路板の構造として
は、図１７に示す様に、キャパシタ素子が存在する層に
は、一面に誘電体層６１が配置され、インダクタ素子が
存在する層には、同じく一面に磁性体層７１が配置さ
れ、キャパシタ素子とインダクタ素子は別々の層に存在
していた。また、従来のキャパシタ素子及びインダクタ
素子を内蔵した多層回路板の製造方法は、その製造工程
内において、キャパシタ素子の場合は、絶縁層３１上に
キャパシタ用下部電極４１ａを形成し、キャパシタ用下
部電極４１ａ及び絶縁層３１上に誘電材を混入した樹脂
溶液をコーティングする方法、または誘電体シートをラ
ミネートする方法等で誘電体層６１を形成し、表面を研
磨し、キャパシタ用上部電極８１ａを形成し、キャパシ
タ素子を形成するというものであった。

【０００３】また、インダクタ素子の場合も同様に、絶
縁層５１上にインダクタ用下部コイル配線４１ｂを形成
し、インダクタ用下部コイル配線４１ｂ及び絶縁層５１
上に磁性材を混入した樹脂溶液をコーティングする方
法、または磁性体シートをラミネートする方法等で磁性
体層７１を形成し、表面を研磨し、磁性体層７１の所定
位置にインダクタ用下部コイル配線４１ｂとインダクタ
用上部コイル配線８２ｂを電気的接続するためのビア用
孔をレーザー加工等により形成し、磁性体層７１上に導
体層を、ビア用孔にフィルドビアを形成し、導体層をパ
ターニング処理してインダクタ用上部コイル配線８１ｂ
を形成し、インダクタ素子を形成するというものであっ
た。

【０００４】上記したように従来の多層回路板では、キ
ャパシタ素子を設ける誘電体層６１にはキャパシタ以外
の部品を内蔵することができず、また同様にインダクタ
素子を設ける磁性体層７１にはインダクタ素子以外の部
品を内蔵することができない。それは、誘電体層や磁性
体層上に配線回路を形成するとノイズ発生、信号遅延、
クロストーク等の電気的特性悪化といった問題が発生す
るため、配線引き回しの自由度も制限されることから、
多層回路板の層数や工数の増加による高コストにつなが
ったり、また、誘電体層と磁性体層が別々の層になるこ
とから、薄型化、軽量化が困難になるといった問題を有
する。

【０００５】

【発明が解決しようとする課題】本発明は、上記問題点
に鑑みなされたものであり、低コスト化、薄型化及び軽
量化を実現できるキャパシタ素子、インダクタ素子及び
抵抗素子内蔵の多層回路板及びその製造方法を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】本発明に於いて上記課題
を達成するために、まず請求項１においては、キャパシ
タ素子及びインダクタ素子が内蔵された多層回路板であ
って、前記キャパシタ及びインダクタ素子が任意の層の
同一平面上に設けられていることを特徴とする多層回路
板としたものである。

【０００７】また、請求項２においては、キャパシタ素
子、インダクタ素子及び抵抗素子が内蔵された多層回路
板であって、前記キャパシタ素子、インダクタ素子及び
抵抗素子が任意の層の同一平面上に設けられていること
を特徴とする多層回路板としたものである。

【０００８】また、請求項３においては、少なくとも以
下の工程を備えることを特徴とする請求項１記載の多層
回路板の製造方法としたものである。 （ａ）絶縁基材１１の両面に第１配線層２１ａ、２１ｂ
を形成する工程。 （ｂ）絶縁基材１１及び第１配線層２１ａ、２１ｂ上に
絶縁層３１を形成する工程。 （ｃ）絶縁層３１の所定位置にビア用孔３２を形成する
工程。 （ｄ）絶縁層３１上に導体層４１を、ビア用孔３２にフ
ィルドビア４２を形成する工程。 （ｅ）導体層４１をパターニング処理してキャパシタ用
下部電極４１ａ、インダクタ用下部コイル配線４１ｂ及
び第２配線層４１ｄを形成する工程。 （ｆ）キャパシタ用下部電極４１ａ及びインダクタ用下
部コイル配線４１ｂ上に誘電材を混入した樹脂溶液を塗
布して所定厚の誘電体層６１を、第２配線層４１ｄ上に
所定厚の絶縁層５１を形成する工程。 （ｇ）誘電体層６１の所定位置をレーザー加工等にて穴
明け加工して開口部６２を形成し、インダクタ用下部コ
イル配線４１ｂを露出させ、絶縁層５１の所定位置にビ
ア用孔５４を形成する工程。 （ｈ）開口部６２に磁性材を混入した樹脂溶液を埋め込
み、乾燥硬化、平坦化処理を行って磁性体層７１を形成
する工程。 （ｉ）磁性体層７１にインダクタ用下部コイル配線４１
ｂとインダクタ用上部コイル配線とを電気的に接続する
ためのビア用孔をレーザー加工等で形成し、キャパシタ
用下部電極４１ａ上の誘電体層６１上にキャパシタ用上
部電極８１ａを形成してキャパシタ素子６０を、インダ
クタ用下部コイル配線４１ｂ上の磁性体層７１上にイン
ダクタ用上部コイル配線８１ｂを形成してインダクタ素
子７０を、絶縁層５１上に第３配線層８１ｄをそれぞれ
形成する工程。

【０００９】また、請求項４においては、少なくとも以
下の工程を備えることを特徴とする請求項１記載の多層
回路板の製造方法としたものである。 （ａ）絶縁基材１１の両面に第１配線層２１ａ、２１ｂ
を形成する工程。 （ｂ）絶縁基材１１及び第１配線層２１ａ、２１ｂ上に
絶縁層３１を形成する工程。 （ｃ）絶縁層３１の所定位置にビア用孔３２を形成する
工程。 （ｄ）絶縁層３１上に導体層４１を、ビア用孔３２にフ
ィルドビア４２を形成する工程。 （ｅ）導体層４１をパターニング処理してキャパシタ用
下部電極４１ａ、インダクタ用下部コイル配線４１ｂ及
び第２配線層４１ｄを形成する工程。 （ｆ）キャパシタ用下部電極４１ａ及びインダクタ用下
部コイル配線４１ｂ上に磁性材を混入した樹脂溶液を塗
布して所定厚の磁性体層７１を、第２配線層４１ｄ上に
所定厚の絶縁層５１を形成する工程。 （ｇ）磁性体層７１の所定位置をレーザー加工等にて穴
明け加工して開口部７２を形成してキャパシタ用下部電
極４１ａを露出させ、絶縁層５１の所定位置にビア用孔
５４を形成する工程。 （ｈ）開口部７２に誘電材を混入した樹脂溶液を埋め込
み、乾燥硬化、平坦化処理を行って誘電体層６１を形成
する工程。 （ｉ）磁性体層７１の所定位置にインダクタ用下部コイ
ル配線４１ｂとインダクタ用上部コイル配線とを電気的
に接続するためのビア用孔をレーザー加工等で形成し、
キャパシタ用下部電極４１ａ上の誘電体層６１上にキャ
パシタ用上部電極８１ａを形成してキャパシタ素子６０
を、インダクタ用下部コイル配線４１ｂ上の磁性体層７
１上にインダクタ用上部コイル配線８１ｂを形成してイ
ンダクタ素子７０を、絶縁層５１上に第３配線層８１ｄ
をそれぞれ形成する工程。

【００１０】また、請求項５においては、少なくとも以
下の工程を備えることを特徴とする請求項１に記載の多
層回路板の製造方法としたものである。。 （ａ）絶縁基材１１の両面に第１配線層２１ａ、２１ｂ
を形成する工程。 （ｂ）絶縁基材１１及び第１配線層２１ａ、２１ｂ上に
絶縁層３１を形成する工程。 （ｃ）絶縁層３１の所定位置にビア用孔３２を形成する
工程。 （ｄ）絶縁層３１上に導体層４１を、ビア用孔３２にフ
ィルドビア４２を形成する工程。 （ｅ）導体層４１をパターニング処理してキャパシタ用
下部電極４１ａ、インダクタ用下部コイル配線４１ｂ及
び第２配線層４１ｃ、第２配線層４１ｄを形成する工
程。 （ｆ）キャパシタ用下部電極４１ａ、インダクタ用下部
コイル配線４１ｂ、第２配線層４１ｃ及び第２配線層４
１ｄ上に所定厚の絶縁層５１を形成する工程。 （ｇ）絶縁層５１の所定位置をレーザー加工等にて穴明
け加工して開口部５２、開口部５３及びビア用孔５４を
形成する工程。 （ｈ）開口部５２に誘電材を混入した樹脂溶液を埋め込
み、乾燥硬化、平坦化処理を行って誘電体層６１を、開
口部５３に磁性材を混入した樹脂溶液を埋め込み、乾燥
硬化、平坦化処理を行って磁性体層７１を形成する工
程。 （ｉ）磁性体層７１の所定位置にインダクタ用下部コイ
ル配線４１ｂとインダクタ用上部コイル配線とを電気的
に接続するためのビア用孔をレーザー加工等で形成し、
キャパシタ用下部電極４１ａ上の誘電体層６１上にキャ
パシタ用上部電極８１ａを形成してキャパシタ素子６０
を、インダクタ用下部コイル配線４１ｂ上の磁性体層７
１上にインダクタ用上部コイル配線８１ｂを形成してイ
ンダクタ素子７０を、絶縁層５１上に第３配線層８１
ｃ、第３配線層８１ｄをそれぞれ形成する工程。

【００１１】さらにまた、請求項６においては、少なく
とも以下の工程を備えることを特徴とする請求項２に記
載の多層回路板の製造方法としたものである。 （ａ）絶縁基材１１の両面に第１配線層２１ａ、２１ｂ
を形成する工程。 （ｂ）絶縁基材１１及び第１配線層２１ａ、２１ｂ上に
絶縁層３１を形成する工程。 （ｃ）絶縁層３１の所定位置にビア用孔３２を形成する
工程。 （ｄ）絶縁層３１上に導体層４１を、ビア用孔３２にフ
ィルドビア４２を形成する工程。 （ｅ）導体層４１をパターニング処理してキャパシタ用
下部電極４１ａ、インダクタ用下部コイル配線４１ｂ、
第２配線層４１ｃ及び第２配線層４１ｄを形成する工
程。 （ｆ）キャパシタ用下部電極４１ａ、インダクタ用下部
コイル配線４１ｂ、第２配線層４１ｃ及び第２配線層４
１ｄ上に所定厚の絶縁層５１を形成する工程。 （ｇ）絶縁層５１の所定位置をレーザー加工等にて穴明
け加工して開口部５２、開口部５３及びビア用孔５４を
形成する工程。 （ｈ）開口部５２に誘電材を混入した樹脂溶液を埋め込
み、乾燥硬化、平坦化処理を行って誘電体層６１を、開
口部５３に磁性材を混入した樹脂溶液を埋め込み、乾燥
硬化、平坦化処理を行って磁性体層７１を形成する工
程。 （ｉ）磁性体層７１の所定位置にインダクタ用下部コイ
ル配線４１ｂとインダクタ用上部コイル配線とを電気的
に接続するためのビア用孔をレーザー加工等で形成し、
キャパシタ用下部電極４１ａ上の誘電体層６１上にキャ
パシタ用上部電極８１ａを形成してキャパシタ素子６０
を、インダクタ用下部コイル配線４１ｂ上の磁性体層
（７１）上にインダクタ用上部コイル配線８１ｂを形成
してインダクタ素子７０を、絶縁層５１上に第３配線層
８１ｃ及び第３配線層８１ｄをそれぞれ形成する工程。 （ｊ）キャパシタ用上部電極８１ａと第３配線層８１ｃ
との間にカーボン、グラファイト等を樹脂に混入した抵
抗ペーストをスクリーン印刷等にてパターン印刷し、乾
燥硬化して抵抗素子９１を形成する工程。

【００１２】

【発明の実施の形態】以下本発明の実施の形態につき説
明する。請求項１に係る本発明の多層回路板はキャパシ
タ素子及びインダクタ素子内蔵の多層回路板であって、
キャパシタ素子及びインダクタ素子が任意の層の同一平
面上に形成された多層回路板である。図１に請求項１に
係る本発明の多層回路板の一実施例を示す模式構成部分
断面図を、図２に請求項１に係る本発明の多層回路板の
他の実施例を示す模式構成部分断面図を、図３に請求項
１に係る本発明の多層回路板の他の実施例を示す模式構
成部分断面図を、それぞれ示す。請求項１に係る本発明
の多層回路板は、図１、図２及び図３に示すように、第
１配線層２１ａ及び第１配線層２１ｂが形成された絶縁
基材１１の両面に絶縁層３１が形成されており、絶縁層
３１の同一平面上にキャパシタ素子及びインダクタ素子
を形成したものである。キャパシタ素子及びインダクタ
素子は同一平面上であれば、多層回路板の任意の層に形
成でき、形成できるキャパシタ素子及びインダクタ素子
の個数は特に制限されるものではない。図３のような多
層回路板３００では、キャパシタ素子及びインダクタ素
子を構成している誘電体層６１及び磁性体層７１が同一
平面上で絶縁層３１で区切られているため、同一平面上
に配線層等の別の部品を形成することも可能である。

【００１３】請求項２に係る本発明の多層回路板は、図
４に示すように、第１配線層２１ａ及び２１ｂが形成さ
れた絶縁基材１１の両面に絶縁層３１が形成されてお
り、絶縁層３１の同一平面上にキャパシタ素子、インダ
クタ素子及び抵抗素子を形成したものである。キャパシ
タ素子、インダクタ素子及び抵抗素子は同一平面上であ
れば、多層回路板の任意の層に形成でき、形成できるキ
ャパシタ素子、インダクタ素子及び抵抗素子の個数は特
に制限されるものではない。

【００１４】以下多層回路板の製造方法について説明す
る。図５（ａ）〜（ｅ）、図６（ｆ）〜（ｉ）及び図７
（ｊ）は、請求項３に係る多層回路板の製造方法の一実
施例を工程順に示す模式構成部分断面図である。まず、
絶縁基材１１の両面に第１配線層２１ａ及び第１配線層
２１ｂを形成する（図５（ａ）参照）。次に、絶縁基材
１１及び第１配線層２１ａ及び第１配線層２１ｂ上に絶
縁層３１を形成する（図５（ｂ）参照）。次に、絶縁層
３１の所定位置にレーザー加工、フォトプロセス等によ
りビア用孔３２を形成する（図５（ｃ）参照）。次に、
絶縁層３１上及びビア用孔３２内に無電解銅めっき等に
て薄膜導体層（特に図示せず）を形成し、薄膜導体層を
カソードにして電解銅めっきを行い、所定厚の導体層４
１及びフィルドビア４２を形成する（図５（ｄ）参
照）。次に、導体層４１をパターニング処理して、キャ
パシタ用下部電極４１ａ、インダクタ用下部コイル配線
４１ｂ及び第２配線層４１ｄを形成する（図５（ｅ）参
照）。

【００１５】次に、キャパシタ用下部電極４１ａ及びイ
ンダクタ用下部コイル配線４１ｂ上に誘電材を所定量混
入した樹脂溶液をスクリーン印刷し、乾燥硬化して所定
厚の誘電体層６１を形成する。また、第２配線層４１ｄ
上に樹脂溶液を塗布するか、絶縁フィルムを貼着する等
の方法で絶縁層５１を形成する（図６（ｆ）参照）。次
に、誘電体層６１の所定位置をレーザー加工等で穴明け
加工して、開口部６２を形成してインダクタ用下部コイ
ル配線４１ｂを露出させる。さらに、絶縁層５１の所定
位置にレーザー加工等によりビア用孔５４を形成する
（図６（ｇ）参照）。

【００１６】次に、開口部６２に磁性材を所定量混入し
た樹脂溶液をスクリーン印刷、またはディスペンサー等
で埋め込み、乾燥硬化して、表面研磨等で平坦化処理を
行って、磁性体層７１を形成する（図６（ｈ）参照）。
次に、磁性体層７１の所定位置にインダクタ用下部コイ
ル配線４１ｂとインダクタ用上部コイル配線とを電気的
に接続するためのビア用孔（特に図示せず）をレーザー
加工等で形成し、誘電体層６１、磁性体層７１、絶縁層
５１及びビア用孔５４内に無電解銅めっきにて薄膜導体
層（特に図示せず）を形成し、薄膜導体層上に感光層を
形成し、露光、現像等の一連のパターニング処理を行っ
てレジストパターン５５を形成する。さらに、薄膜導体
層をカソードにして電解銅めっきを行い、所定厚の導体
層８１及びフィルドビア８２を形成する（図６（ｉ）参
照）。ここで、磁性体層７１のビア用孔にもフィルドビ
アが形成され、インダクタ用下部コイル配線４１ｂとイ
ンダクタ用上部コイル配線とは電気的に接続される。

【００１７】次に、レジストパターン５５を専用の剥離
液で剥離し、レジストパターン下部にあった薄膜導体層
を過硫酸アンモニウム水溶液でソフトエッチングして、
キャパシタ用上部電極８１ａを形成してキャパシタ素子
６０を、インダクタ用上部コイル配線８１ｂを形成して
インダクタ素子７０を、第３配線層８１ｄをそれぞれ形
成し、絶縁層３１の同一平面上にキャパシタ素子６０及
びインダクタ素子７０が形成された多層回路板１００を
得る（図７（ｊ）参照）。ここで、キャパシタ用下部電
極４１ａ、インダクタ用下部コイル配線４１ｂ及び第２
配線層４１ｄはアディティブ法で、キャパシタ用上部電
極８１ａ、インダクタ用上部コイル配線８１ｂ及び第３
配線層８１ｄはセミアディティブ法で形成したが、これ
に限定されるものではなく、いずれの方法でも良い。

【００１８】図８（ａ）〜（ｅ）、図９（ｆ）〜（ｉ）
及び図１０（ｊ）は、請求項４に係る多層回路板の製造
方法の一実施例を工程順に示す模式構成部分断面図であ
る。まず、上記と同じプロセスで、絶縁基材１１の両面
に第１配線層２１ａ及び２１ｂ並びに絶縁層３１を形成
し、絶縁層３１の一方の面に、キャパシタ用下部電極４
１ａ及びインダクタ用下部コイル配線４１ｂを、他方の
面に第２配線層４１ｄを形成する（図８（ａ）〜（ｅ）
参照）。

【００１９】次に、キャパシタ用下部電極４１ａ及びイ
ンダクタ用下部コイル配線４１ｂ上に磁性材を所定量混
入した樹脂溶液をスクリーン印刷し、乾燥硬化して所定
厚の磁性体層７１を形成する。また、第２配線層４１ｄ
上に樹脂溶液を塗布するか、絶縁フィルムを貼着する等
の方法で絶縁層５１を形成する（図９（ｆ）参照）。次
に、磁性体層７１の所定位置をレーザー加工等で穴明け
加工して開口部７２を形成し、キャパシタ用下部電極４
１ａを露出させる。さらに、絶縁層５１の所定位置にレ
ーザー加工等によりビア用孔５４を形成する（図９
（ｇ）参照）。

【００２０】次に、開口部７２に誘電材を所定量混入し
た樹脂溶液をスクリーン印刷、またはディスペンサー等
で埋め込み、乾燥硬化して、表面研磨等で平坦化処理を
行って、誘電体層６１を形成する（図９（ｈ）参照）。
次に、磁性体層７１の所定位置にインダクタ用下部コイ
ル配線４１ｂとインダクタ用上部コイル配線とを電気的
に接続するためのビア用孔（特に図示せず）をレーザー
加工等で形成し、誘電体層６１、磁性体層７１、絶縁層
５１及びビア用孔５４内に無電解銅めっきにて薄膜導体
層（特に図示せず）を形成し、薄膜導体層上に感光層を
形成し、露光、現像等の一連のパターニング処理を行っ
てレジストパターン５５を形成する。さらに、薄膜導体
層をカソードにして電解銅めっきを行い、所定厚の導体
層８１及びフィルドビア８２を形成する（図９（ｉ）参
照）。ここで、磁性体層７１のビア用孔にもフィルドビ
アが形成され、インダクタ用下部コイル配線４１ｂとイ
ンダクタ用上部コイル配線とは電気的に接続される。

【００２１】次に、レジストパターン５５を専用の剥離
液で剥離し、レジストパターン下部にあった薄膜導体層
を過硫酸アンモニウム水溶液でソフトエッチングして、
キャパシタ用上部電極８１ａを形成してキャパシタ素子
６０を、インダクタ用上部コイル配線８１ｂを形成して
インダクタ素子７０を、第３配線層８１ｄをそれぞれ形
成し、絶縁層３１の同一平面上にキャパシタ素子６０及
びインダクタ素子７０が形成された多層回路板２００を
得る（図１０（ｊ）参照）。

【００２２】図１１（ａ）〜（ｅ）、図１２（ｆ）〜
（ｉ）及び図１３（ｊ）は、請求項５に係る多層回路板
の製造方法の一実施例を工程順に示す模式構成部分断面
図である。まず、上記と同じプロセスで、絶縁基材１１
の両面に第１配線層２１ａ及び第１配線層２１ｂ並びに
絶縁層３１を形成し、絶縁層３１の一方の面に、キャパ
シタ用下部電極４１ａ、インダクタ用下部コイル配線４
１ｂ及び第２配線層４１ｃを、他方の面に第２配線層４
１ｄを形成する（図１１（ａ）〜（ｅ）参照）。

【００２３】次に、キャパシタ用下部電極４１ａ、イン
ダクタ用下部コイル配線４１ｂ、第２配線層４１ｃ及び
第２配線層４１ｄ上に樹脂溶液を塗布するか、絶縁フィ
ルムを貼着する等の方法で絶縁層５１を形成する（図１
２（ｆ）参照）。

【００２４】次に、絶縁層５１の所定位置をレーザー加
工等にて穴明け加工して、キャパシタ用下部電極４１ａ
上の絶縁層５１に開口部５２を、インダクタ用下部コイ
ル配線４１ｂ上の絶縁層５１に開口部５３を、第２配線
層４１ｃ及び第２配線層４１ｃ４１ｄ上の絶縁層５１に
ビア用孔５４を形成する工程（図１２（ｇ）参照）。

【００２５】次に、開口部５２に誘電材を混入した樹脂
溶液をスクリーン印刷、またはディスペンサー等で埋め
込み、乾燥硬化し、さらに、開口部５３に磁性材を混入
した樹脂溶液をスクリーン印刷、またはディスペンサー
等で埋め込み、乾燥硬化し、平坦化処理を行って誘電体
層６１及び磁性体層７１を形成する（図１２（ｈ）参
照）。

【００２６】次に、磁性体層７１の所定位置にインダク
タ用下部コイル配線４１ｂとインダクタ用上部コイル配
線とを電気的に接続するためのビア用孔をレーザー加工
等で形成し、誘電体層６１、磁性体層７１、絶縁層５１
及びビア用孔５４内に無電解銅めっきにて薄膜導体層
（特に図示せず）を形成し、薄膜導体層上に感光層を形
成し、露光、現像等の一連のパターニング処理を行って
レジストパターン５５を形成する。さらに、薄膜導体層
をカソードにして電解銅めっきを行い、所定厚の導体層
８１及びフィルドビア８２を形成する（図１２（ｉ）参
照）。ここで、磁性体層７１のビア用孔にもフィルドビ
アが形成され、インダクタ用下部コイル配線４１ｂとイ
ンダクタ用上部コイル配線とは電気的に接続される。

【００２７】次に、レジストパターン５４を専用の剥離
液で剥離し、レジストパターン下部にあった薄膜導体層
を過硫酸アンモニウム水溶液でソフトエッチングして、
キャパシタ用上部電極８１ａを形成してキャパシタ素子
６０を、インダクタ用上部コイル配線８１ｂを形成して
インダクタ素子７０を、第３配線層８１ｃ及び第３配線
層８１ｄをそれぞれ形成し、絶縁層３１の同一平面上に
キャパシタ素子６０及びインダクタ素子７０が形成され
た多層回路板３００を得る（図１３（ｊ）参照）。

【００２８】図１４（ａ）〜（ｅ）、図１５（ｆ）〜
（ｉ）及び図１６（ｊ）〜（ｋ）は、請求項６に係る多
層回路板の製造方法の一実施例を工程順に示す模式構成
部分断面図である。まず、上記と同じプロセスで、絶縁
基材１１の両面に第１配線層２１ａ及び２１ｂ並びに絶
縁層３１を形成し、絶縁層３１の一方の面に、キャパシ
タ用下部電極４１ａ、インダクタ用下部コイル配線４１
ｂ及び第２配線層４１ｃを、他方の面に第２配線層４１
ｄを形成する（図１４（ａ）〜（ｅ）参照）。

【００２９】次に、キャパシタ用下部電極４１ａ、イン
ダクタ用下部コイル配線４１ｂ、第２配線層４１ｃ及び
第２配線層４１ｄ上に樹脂溶液を塗布するか、絶縁フィ
ルムを貼着する等の方法で絶縁層５１を形成する（図１
５（ｆ）参照）。

【００３０】次に、絶縁層５１の所定位置をレーザー加
工等にて穴明け加工して、キャパシタ用下部電極４１ａ
上の絶縁層５１に開口部５２を、インダクタ用下部コイ
ル配線４１ｂ上の絶縁層５１に開口部５３を、第２配線
層４１ｃ及び第２配線層４１ｄ上の絶縁層５１にビア用
孔５４を形成する工程（図１５（ｇ）参照）。

【００３１】次に、開口部５２に誘電材を混入した樹脂
溶液をスクリーン印刷、またはディスペンサー等で埋め
込み、乾燥硬化し、さらに、開口部５３に磁性材を混入
した樹脂溶液をスクリーン印刷、またはディスペンサー
等で埋め込み、乾燥硬化し、平坦化処理を行って誘電体
層６１及び磁性体層７１を形成する（図１５（ｈ）参
照）。

【００３２】次に、磁性体層７１の所定位置にインダク
タ用下部コイル配線４１ｂとインダクタ用上部コイル配
線とを電気的に接続するためのビア用孔をレーザー加工
等で形成し、誘電体層６１、磁性体層７１、絶縁層５１
及びビア用孔５４内に無電解銅めっきにて薄膜導体層
（特に図示せず）を形成し、薄膜導体層上に感光層を形
成し、露光、現像等の一連のパターニング処理を行って
レジストパターン５５を形成する。さらに、薄膜導体層
をカソードにして電解銅めっきを行い、所定厚の導体層
８１及びフィルドビア８２を形成する（図１５（ｉ）参
照）。ここで、磁性体層７１のビア用孔にもフィルドビ
アが形成され、インダクタ用下部コイル配線４１ｂとイ
ンダクタ用上部コイル配線とは電気的に接続される。

【００３３】次に、レジストパターン５５を専用の剥離
液で剥離し、レジストパターン下部にあった薄膜導体層
を過硫酸アンモニウム水溶液でソフトエッチングして、
キャパシタ用上部電極８１ａを形成してキャパシタ素子
６０を、インダクタ用上部コイル配線８１ｂを形成して
インダクタ素子７０を、第３配線層８１ｃ及び第３配線
層８１ｄをそれぞれ形成する（図１６（ｊ）参照）。

【００３４】次に、キャパシタ用上部電極８１ａと第３
配線層８１ｃとの間にカーボン、グラファイト等を樹脂
に混入した抵抗ペーストをスクリーン印刷等にてパター
ン印刷し、乾燥硬化して抵抗素子９１を形成し、絶縁層
３１の同一平面上にキャパシタ素子６０、インダクタ素
子７０及び抵抗素子９１が形成された多層回路板４００
を得る（図１６（ｋ）参照）。

【００３５】本発明の多層回路板及びその製造方法によ
ると、キャパシタ素子、インダクタ素子及び抵抗素子を
任意の層の同一面上に内蔵することが可能となり、更に
は、キャパシタ素子、インダクタ素子以外の部分は電気
特性を向上させるための材料を選択できるので、配線引
き回しの自由度が拡大でき、多層回路板の層数や工数の
低減が可能となり、低コスト化、薄型化、軽量化が可能
となる。

【００３６】

【実施例】以下、実施例により本発明を詳細に説明す
る。 ＜実施例１＞まず、不織布ガラスにエポキシ樹脂を含浸
させた絶縁基材１１の両面に１８μｍの銅箔を貼り合わ
せた銅張り積層板を用い、パターニング処理して第１配
線層２１ａ及び第１配線層２１ｂを形成し、Ｂステージ
（半硬化性）のエポキシ系熱硬化性絶縁樹脂フィルムを
貼り合わせて４０μｍ厚の絶縁層３１を形成し、絶縁層
３１の所定位置にレーザー加工にてビア用孔３２を形成
した（図５（ａ）〜（ｃ）参照）。

【００３７】次に、絶縁層３１上及びビア用孔３２内に
無電解銅めっき等にて薄膜導体層を形成し、薄膜導体層
をカソードにして電解銅めっきを行い、１０μｍ厚の導
体層４１及びフィルドビア４２を形成し、導体層４１を
パターニング処理して、キャパシタ用下部電極４１ａ、
インダクタ用下部コイル配線４１ｂ及び第２配線層４１
ｄを形成した（図５（ｄ）〜（ｅ）参照）。

【００３８】次に、キャパシタ用下部電極４１ａ及びイ
ンダクタ用下部コイル配線４１ｂ上にチタン酸バリウム
粉を高充填させたエポキシ樹脂溶液をスクリーン印刷
し、乾燥硬化して４０μｍ厚の誘電体層６１を形成し
た。さらに、第２配線層４１ｄ上にＢステージ（半硬化
性）のエポキシ系熱硬化性絶縁樹脂フィルムを貼り合わ
せて４０μｍ厚の絶縁層５１を形成した（図６（ｆ）参
照）。

【００３９】次に、誘電体層６１をレーザー加工で穴明
け加工して、２×４ｍｍの開口部６２を形成した。さら
に、絶縁層５１の所定位置にレーザー加工にてビア用孔
５４を形成した（図６（ｇ）参照）。

【００４０】次に、フェライト粉をエポキシ系樹脂に高
充填させた樹脂溶液をディスぺンサーで、開口部６２内
部に埋め込み、乾燥硬化して、表面研磨を行って４０μ
ｍ厚の磁性体層７１を形成した（図６（ｈ）参照）。

【００４１】次に、磁性体層７１の所定位置にレーザー
加工でビア用孔を形成し、誘電体層６１、磁性体層７
１、絶縁層５１及びビア用孔５４内に無電解銅めっきに
て薄膜導体層を形成し、薄膜導体層上に感光層を形成
し、露光現像等の一連のパターニング処理を行ってレジ
ストパターン５５を形成した。さらに、薄膜導体層をカ
ソードにして電解銅めっきを行い、１０μｍ厚の導体層
８１及びフィルドビア８２を形成した（図６（ｉ）参
照）。

【００４２】次に、レジストパターン５５を専用の剥離
液で剥離し、レジストパターン下部にあった薄膜導体層
を過硫酸アンモニウム水溶液でソフトエッチングして、
キャパシタ用上部電極８１ａを形成してキャパシタ素子
６０を、インダクタ用上部コイル配線８１ｂを形成して
インダクタ素子７０を、第３配線層８１ｄをそれぞれ形
成し、絶縁層３１の同一平面上にキャパシタ素子６０及
びインダクタ素子７０が形成された多層回路板１００を
得た（図７（ｊ）参照）。

【００４３】＜実施例２＞まず、実施例１と同様の工程
で、不織布ガラスにエポキシ樹脂を含浸させた絶縁基材
１１の両面に第１配線層２１ａ及び２１ｂ、絶縁層３１
を形成し、絶縁層の一方の面にキャパシタ用下部電極４
１ａ及びインダクタ用下部コイル配線４１ｂを、他方の
面に第２配線層４１ｄを形成した（図８（ａ）〜（ｅ）
参照）。

【００４４】次に、キャパシタ用下部電極４１ａ及びイ
ンダクタ用下部コイル配線４１ｂ上にフェライト粉を高
充填させたエポキシ樹脂溶液をスクリーン印刷し、乾燥
硬化して４０μｍ厚の磁性体層７１を形成した。さら
に、第２配線層４１ｄ上にＢステージ（半硬化性）のエ
ポキシ系熱硬化性絶縁樹脂フィルムを貼り合わせて４０
μｍ厚の絶縁層５１を形成した（図９（ｆ）参照）。

【００４５】次に、磁性体層７１をレーザー加工で穴明
け加工して、２×２ｍｍの開口部７２を形成した。さら
に、絶縁層５１の所定位置にレーザー加工にてビア用孔
５４を形成した（図９（ｇ）参照）。

【００４６】次に、チタン酸バリウム粉をエポキシ系樹
脂に高充填させた樹脂溶液をディスぺンサーで、開口部
７２内部に埋め込み、乾燥硬化して、表面研磨を行って
４０μｍ厚の誘電体層６１を形成した（図９（ｈ）参
照）。

【００４７】次に、誘電体層６１の所定位置にレーザー
加工でビア用孔を形成し、誘電体層６１、磁性体層７
１、絶縁層５１及びビア用孔５４内に無電解銅めっきに
て薄膜導体層を形成し、薄膜導体層上に感光層を形成
し、露光現像等の一連のパターニング処理を行ってレジ
ストパターン５５を形成した。さらに、薄膜導体層をカ
ソードにして電解銅めっきを行い、１０μｍ厚の導体層
８１及びフィルドビア８２を形成した（図９（ｉ）参
照）。

【００４８】次に、レジストパターン５５を専用の剥離
液で剥離し、レジストパターン下部にあった薄膜導体層
を過硫酸アンモニウム水溶液でソフトエッチングして、
キャパシタ用上部電極８１ａを形成してキャパシタ素子
６０を、インダクタ用上部コイル配線８１ｂを形成して
インダクタ素子７０を、第３配線層８１ｄをそれぞれ形
成し、絶縁層３１の同一平面上にキャパシタ素子６０及
びインダクタ素子７０が形成された多層回路板２００を
得た（図１０（ｊ）参照）。

【００４９】＜実施例３＞まず、実施例１と同様の工程
で、不織布ガラスにエポキシ樹脂を含浸させた絶縁基材
１１の両面に第１配線層２１ａ及び２１ｂ、絶縁層３１
を形成し、絶縁層の一方の面にキャパシタ用下部電極４
１ａ、インダクタ用下部コイル配線４１ｂ及び第２配線
層４１ｃを、他方の面に第２配線層４１ｄを形成した
（図１１（ａ）〜（ｅ）参照）。

【００５０】次に、キャパシタ用下部電極４１ａ、イン
ダクタ用下部コイル配線４１ｂ及び第２配線層４１ｃ、
４１ｄ上に低誘電率エポキシ系フィルムを貼り合わせて
４０μｍ厚の絶縁層５１を形成した（図１２（ｆ）参
照）。

【００５１】次に、絶縁層５１の所定位置をレーザー加
工にて穴明け加工して、キャパシタ用下部電極４１ａ上
に２×２ｍｍの開口部５２を、インダクタ用下部コイル
配線４１ｂ上に２×４ｍｍの開口部５３を、第２配線層
４１ｃ、４１ｄ上の絶縁層５１にビア用孔５４を形成し
た（図１２（ｇ）参照）。

【００５２】次に、開口部５２にチタン酸バリウム粉を
エポキシ系樹脂に高充填させた樹脂溶液をディスペンサ
ーで埋め込み、乾燥硬化し、さらに、開口部５３にフェ
ライト粉をエポキシ系樹脂に高充填させた樹脂溶液をデ
ィスペンサーで埋め込み、乾燥硬化し、表面研磨を行っ
て４０μｍ厚の誘電体層６１及び４０μｍ厚の磁性体層
７１を形成した（図１２（ｈ）参照）。

【００５３】次に、誘電体層６１の所定位置にレーザー
加工でビア用孔を形成し、誘電体層６１、磁性体層７
１、絶縁層５１及びビア用孔５４内に無電解銅めっきに
て薄膜導体層を形成し、薄膜導体層上に感光層を形成
し、露光、現像等の一連のパターニング処理を行ってレ
ジストパターン５５を形成した。さらに、薄膜導体層を
カソードにして電解銅めっきを行い、１０μｍ厚の導体
層８１及びフィルドビア８２を形成した（図１２（ｉ）
参照）。

【００５４】次に、レジストパターン５５を専用の剥離
液で剥離し、レジストパターン下部にあった薄膜導体層
を過硫酸アンモニウム水溶液でソフトエッチングして、
キャパシタ用上部電極８１ａを形成してキャパシタ素子
６０を、インダクタ用上部コイル配線８１ｂを形成して
インダクタ素子７０を、第３配線層８１ｃ及び第３配線
層８１ｄをそれぞれ形成し、絶縁層３１の同一平面上に
キャパシタ素子６０及びインダクタ素子７０が形成され
た多層回路板３００を得た（図１３（ｊ）参照）。

【００５５】＜実施例４＞まず、実施例１と同様の工程
で、不織布ガラスにエポキシ樹脂を含浸させた絶縁基材
１１の両面に第１配線層２１ａ及び２１ｂ、絶縁層３１
を形成し、絶縁層の一方の面にキャパシタ用下部電極４
１ａ、インダクタ用下部コイル配線４１ｂ及び第２配線
層４１ｃを、他方の面に第２配線層４１ｄを形成した
（図１４（ａ）〜（ｅ）参照）。

【００５６】次に、キャパシタ用下部電極４１ａ、イン
ダクタ用下部コイル配線４１ｂ及び第２配線層４１ｃ、
４１ｄ上に低誘電率エポキシ系フィルムを貼り合わせて
４０μｍ厚の絶縁層５１を形成した（図１５（ｆ）参
照）。

【００５７】次に、絶縁層５１の所定位置をレーザー加
工にて穴明け加工して、キャパシタ用下部電極４１ａ上
に２×２ｍｍの開口部５２を、インダクタ用下部コイル
配線４１ｂ上に２×４ｍｍの開口部５３を、第２配線層
４１ｃ、４１ｄ上の絶縁層５１にビア用孔５４を形成し
た工程（図１５（ｇ）参照）。

【００５８】次に、開口部５２にチタン酸バリウム粉を
エポキシ系樹脂に高充填させた樹脂溶液をディスペンサ
ーで埋め込み、乾燥硬化し、さらに、開口部５３にフェ
ライト粉をエポキシ系樹脂に高充填させた樹脂溶液をデ
ィスペンサーで埋め込み、乾燥硬化し、表面研磨を行っ
て４０μｍ厚の誘電体層６１及び４０μｍ厚の磁性体層
７１を形成した（図１５（ｈ）参照）。

【００５９】次に、誘電体層６１の所定位置にレーザー
加工でビア用孔を形成し、誘電体層６１、磁性体層７
１、絶縁層５１及びビア用孔５４内に無電解銅めっきに
て薄膜導体層を形成し、薄膜導体層上に感光層を形成
し、露光、現像等の一連のパターニング処理を行ってレ
ジストパターン５５を形成した。さらに、薄膜導体層を
カソードにして電解銅めっきを行い、１０μｍ厚の導体
層８１及びフィルドビア８２を形成した（図１５（ｉ）
参照）。

【００６０】次に、レジストパターン５５を専用の剥離
液で剥離し、レジストパターン下部にあった薄膜導体層
を過硫酸アンモニウム水溶液でソフトエッチングして、
キャパシタ用上部電極８１ａを形成してキャパシタ素子
６０を、インダクタ用上部コイル配線８１ｂを形成して
インダクタ素子７０を、第３配線層８１ｃ及び第３配線
層８１ｄをそれぞれ形成した（図１６（ｊ）参照）。

【００６１】次に、キャパシタ用上部電極８１ａと第３
配線層８１ｃとの間にカーボン、グラファイトをエポキ
シ樹脂に混入した抵抗ペーストをスクリーン印刷にてパ
ターン印刷し、乾燥硬化して抵抗素子９１を形成し、絶
縁層３１の同一平面上にキャパシタ素子６０、インダク
タ素子７０及び抵抗素子９１が形成された多層回路板４
００を得た（図１６（ｋ）参照）。

【００６２】

【発明の効果】本発明の多層回路板及びその製造方法に
よると、キャパシタ素子、インダクタ素子及び抵抗素子
を任意の層の同一面上に内蔵することが可能となり、更
には、キャパシタ素子、インダクタ素子以外の部分は電
気特性を向上させるための材料を選択できるので、配線
引き回しの自由度が拡大でき、多層回路板の層数や工数
の低減が可能となり、低コスト化、薄型化、軽量化が可
能となる。

【図面の簡単な説明】

【図１】請求項１に係る本発明の多層回路板の一実施例
を示す模式部分構成断面図である。

【図２】請求項１に係る本発明の多層回路板の他の実施
例を示す模式部分構成断面図である。

【図３】請求項１に係る本発明の多層回路板の他の実施
例を示す模式部分構成断面図である。

【図４】請求項２に係る本発明の多層回路板の一実施例
を示す模式部分構成断面図である。

【図５】（ａ）〜（ｅ）は、請求項３に係る本発明の多
層回路板の製造方法における工程の一部を示す模式部分
構成断面図である。

【図６】（ｆ）〜（ｉ）は、請求項３に係る本発明の多
層回路板の製造方法における工程の一部を示す模式部分
構成断面図である。

【図７】（ｊ）は、請求項３に係る本発明の多層回路板
の製造方法における工程の一部を示す模式部分構成断面
図である。

【図８】（ａ）〜（ｅ）は、請求項４に係る本発明の多
層回路板の製造方法における工程の一部を示す模式部分
構成断面図である。

【図９】（ｆ）〜（ｉ）は、請求項４に係る本発明の多
層回路板の製造方法における工程の一部を示す模式部分
構成断面図である。

【図１０】（ｊ）は、請求項４に係る本発明の多層回路
板の製造方法における工程の一部を示す模式部分構成断
面図である。

【図１１】（ａ）〜（ｅ）は、請求項５に係る本発明の
多層回路板の製造方法における工程の一部を示す模式部
分構成断面図である。

【図１２】（ｆ）〜（ｉ）は、請求項５に係る本発明の
多層回路板の製造方法における工程の一部を示す模式部
分構成断面図である。

【図１３】（ｊ）は、請求項５に係る本発明の多層回路
板の製造方法における工程の一部を示す模式部分構成断
面図である。

【図１４】（ａ）〜（ｅ）は、請求項６に係る本発明の
多層回路板の製造方法における工程の一部を示す模式部
分構成断面図である。

【図１５】（ｆ）〜（ｉ）は、請求項６に係る本発明の
多層回路板の製造方法における工程の一部を示す模式部
分構成断面図である。

【図１６】（ｊ）〜（ｋ）は、請求項６に係る本発明の
多層回路板の製造方法における工程の一部を示す模式部
分構成断面図である。

【図１７】従来のキャパシタ素子及びインダクタ素子内
蔵の多層回路板の一例を示す模式部分構成断面図であ
る。

【符号の説明】

１１……絶縁基材 ２１ａ、２１ｂ……第１配線層 ３１、５１……絶縁層 ３２、５４……ビア用孔 ４１、８１……導体層 ４１ａ……キャパシタ用下部電極 ４１ｂ……インダクタ用下部電極 ４１ｃ、４１ｄ……第２配線層 ４２、８２……フィルドビア ５２、５３、６２、７２……開口部 ５５……レジストパターン ６０……キャパシタ素子 ６１……誘電体層 ７０……インダクタ素子 ７１……磁性体層 ８１ａ……キャパシタ用上部電極 ８１ｂ……インダクタ用上部電極 ９１……抵抗素子 １００、２００、３００、４００……多層回路板

フロントページの続き (72)発明者 吉本 尚志 東京都台東区台東１丁目５番１号 凸版印 刷株式会社内 (72)発明者 阿部 和雄 東京都台東区台東１丁目５番１号 凸版印 刷株式会社内 (72)発明者 利根川 雅久 東京都台東区台東１丁目５番１号 凸版印 刷株式会社内 (72)発明者 深田 隆之 東京都台東区台東１丁目５番１号 凸版印 刷株式会社内 Ｆターム(参考） 5E346 AA06 AA11 AA12 AA13 AA14 AA15 AA33 AA35 AA43 AA60 BB02 BB16 CC02 CC08 CC21 CC32 CC55 CC58 DD02 DD07 DD09 DD22 DD31 EE33 FF04 FF45 GG15 GG17 GG22 GG40 HH23 HH24 HH33

Claims (6)

【特許請求の範囲】
1. 【請求項１】キャパシタ素子及びインダクタ素子が内蔵
   された多層回路板であって、前記キャパシタ素子及びイ
   ンダクタ素子が任意の層の同一平面上に設けられている
   ことを特徴とする多層回路板。
2. 【請求項２】キャパシタ素子、インダクタ素子及び抵抗
   素子が内蔵された多層回路板であって、前記キャパシタ
   素子、インダクタ素子及び抵抗素子が任意の層の同一平
   面上に設けられていることを特徴とする多層回路板。
3. 【請求項３】少なくとも以下の工程を備えることを特徴
   とする請求項１記載の多層回路板の製造方法。 （ａ）絶縁基材（１１）の両面に第１配線層（２１ａ、
   ２１ｂ）を形成する工程。 （ｂ）絶縁基材（１１）及び第１配線層（２１ａ、２１
   ｂ）上に絶縁層（３１）を形成する工程。 （ｃ）絶縁層（３１）の所定位置にビア用孔（３２）を
   形成する工程。 （ｄ）絶縁層（３１）上に導体層（４１）を、ビア用孔
   （３２）にフィルドビア（４２）を形成する工程。 （ｅ）導体層（４１）をパターニング処理してキャパシ
   タ用下部電極（４１ａ）、インダクタ用下部コイル配線
   （４１ｂ）及び第２配線層（４１ｄ）を形成する工程。 （ｆ）キャパシタ用下部電極（４１ａ）及びインダクタ
   用下部コイル配線（４１ｂ）上に誘電材を混入した樹脂
   溶液を塗布して所定厚の誘電体層（６１）を、第２配線
   層（４１ｄ）上に所定厚の絶縁層（５１）を、形成する
   工程。 （ｇ）誘電体層（６１）の所定位置をレーザー加工等に
   て穴明け加工して開口部（６２）を形成してインダクタ
   用下部コイル配線（４１ｂ）を露出させ、絶縁層（５
   １）の所定位置にビア用孔（５４）を形成する工程。 （ｈ）開口部（６２）に磁性材を混入した樹脂溶液を埋
   め込み、乾燥硬化、平坦化処理を行って磁性体層（７
   １）を形成する工程。 （ｉ）磁性体層（７１）にインダクタ用下部コイル配線
   （４１ｂ）とインダクタ用上部コイル配線とを電気的に
   接続するためのビア用孔をレーザー加工等で形成し、キ
   ャパシタ用下部電極（４１ａ）上の誘電体層（６１）上
   にキャパシタ用上部電極（８１ａ）を形成してキャパシ
   タ素子（６０）を、インダクタ用下部コイル配線（４１
   ｂ）上の磁性体層（７１）上にインダクタ用上部コイル
   配線（８１ｂ）を形成してインダクタ素子（７０）を、
   絶縁層（５１）上に第３配線層（８１ｄ）をそれぞれ形
   成する工程。
4. 【請求項４】少なくとも以下の工程を備えることを特徴
   とする請求項１に記載の多層回路板の製造方法。 （ａ）絶縁基材（１１）の両面に第１配線層（２１ａ、
   ２１ｂ）を形成する工程。 （ｂ）絶縁基材（１１）及び第１配線層（２１ａ、２１
   ｂ）上に絶縁層（３１）を形成する工程。 （ｃ）絶縁層（３１）の所定位置にビア用孔（３２）を
   形成する工程。 （ｄ）絶縁層（３１）上に導体層（４１）を、ビア用孔
   （３２）にフィルドビア（４２）を形成する工程。 （ｅ）導体層（４１）をパターニング処理してキャパシ
   タ用下部電極（４１ａ）、インダクタ用下部コイル配線
   （４１ｂ）及び第２配線層（４１ｄ）を形成する工程。 （ｆ）キャパシタ用下部電極（４１ａ）及びインダクタ
   用下部コイル配線（４１ｂ）上に磁性材を混入した樹脂
   溶液を塗布して所定厚の磁性体層（７１）を、第２配線
   層（４１ｄ）上に所定厚の絶縁層（５１）を形成する工
   程。 （ｇ）磁性体層（７１）の所定位置をレーザー加工等に
   て穴明け加工して開口部（７２）を形成してキャパシタ
   用下部電極（４１ａ）を露出させ、絶縁層（５１）の所
   定位置にビア用孔（５４）を形成する工程。 （ｈ）開口部（７２）に誘電材を混入した樹脂溶液を埋
   め込み、乾燥硬化、平坦化処理を行って誘電体層（６
   １）を形成する工程。 （ｉ）磁性体層（７１）の所定位置にインダクタ用下部
   コイル配線（４１ｂ）とインダクタ用上部コイル配線と
   を電気的に接続するためのビア用孔をレーザー加工等で
   形成し、キャパシタ用下部電極（４１ａ）上の誘電体層
   （６１）上にキャパシタ用上部電極（８１ａ）を形成し
   てキャパシタ素子（６０）を、インダクタ用下部コイル
   配線（４１ｂ）上の磁性体層（７１）上にインダクタ用
   上部コイル配線（８１ｂ）を形成してインダクタ素子
   （７０）を、絶縁層（５１）上に第３配線層（８１ｄ）
   をそれぞれ形成する工程。
5. 【請求項５】少なくとも以下の工程を備えることを特徴
   とする請求項１に記載の多層回路板の製造方法。 （ａ）絶縁基材（１１）の両面に第１配線層（２１ａ、
   ２１ｂ）を形成する工程。 （ｂ）絶縁基材（１１）及び第１配線層（２１ａ、２１
   ｂ）上に絶縁層（３１）を形成する工程。 （ｃ）絶縁層（３１）の所定位置にビア用孔（３２）を
   形成する工程。 （ｄ）絶縁層（３１）上に導体層（４１）を、ビア用孔
   （３２）にフィルドビア（４２）を形成する工程。 （ｅ）導体層（４１）をパターニング処理してキャパシ
   タ用下部電極（４１ａ）、インダクタ用下部コイル配線
   （４１ｂ）及び第２配線層（４１ｃ、４１ｄ）を形成す
   る工程。 （ｆ）キャパシタ用下部電極（４１ａ）、インダクタ用
   下部コイル配線（４１ｂ）、第２配線層（４１ｃ、４１
   ｄ）上に所定厚の絶縁層（５１）を形成する工程。 （ｇ）絶縁層（５１）の所定位置をレーザー加工等にて
   穴明け加工して開口部（５２、５３）及びビア用孔（５
   ４）を形成する工程。 （ｈ）開口部（５２）に誘電材を混入した樹脂溶液を埋
   め込み、乾燥硬化、平坦化処理を行って誘電体層（６
   １）を、開口部（５３）に磁性材を混入した樹脂溶液を
   埋め込み、乾燥硬化、平坦化処理を行って磁性体層（７
   １）を形成する工程。 （ｉ）磁性体層（７１）の所定位置にインダクタ用下部
   コイル配線（４１ｂ）とインダクタ用上部コイル配線と
   を電気的に接続するためのビア用孔をレーザー加工等で
   形成し、キャパシタ用下部電極（４１ａ）上の誘電体層
   （６１）上にキャパシタ用上部電極（８１ａ）を形成し
   てキャパシタ素子（６０）を、インダクタ用下部コイル
   配線（４１ｂ）上の磁性体層（７１）上にインダクタ用
   上部コイル配線（８１ｂ）を形成してインダクタ素子
   （７０）を、絶縁層（５１）上に第３配線層（８１ｃ、
   ８１ｄ）をそれぞれ形成する工程。
6. 【請求項６】少なくとも以下の工程を備えることを特徴
   とする請求項２に記載の多層回路板の製造方法。 （ａ）絶縁基材（１１）の両面に第１配線層（２１ａ、
   ２１ｂ）を形成する工程。 （ｂ）絶縁基材（１１）及び第１配線層（２１ａ、２１
   ｂ）上に絶縁層（３１）を形成する工程。 （ｃ）絶縁層（３１）の所定位置にビア用孔（３２）を
   形成する工程。 （ｄ）絶縁層（３１）上に導体層（４１）及びビア用孔
   （３２）にフィルドビア（４２）を形成する工程。 （ｅ）導体層（４１）をパターニング処理してキャパシ
   タ用下部電極（４１ａ）、インダクタ用下部コイル配線
   （４１ｂ）及び第２配線層（４１ｃ、４１ｄ）を形成す
   る工程。 （ｆ）キャパシタ用下部電極（４１ａ）、インダクタ用
   下部コイル配線（４１ｂ）、第２配線層（４１ｃ）及び
   第２配線層（４１ｄ）上に所定厚の絶縁層（５１）を形
   成する工程。 （ｇ）絶縁層（５１）の所定位置をレーザー加工等にて
   穴明け加工して開口部（５２、５３）及びビア用孔（５
   ４）を形成する工程。 （ｈ）開口部（５２）に誘電材を混入した樹脂溶液を埋
   め込み、乾燥硬化、平坦化処理を行って誘電体層（６
   １）を、開口部（５３）に磁性材を混入した樹脂溶液を
   埋め込み、乾燥硬化、平坦化処理を行って磁性体層（７
   １）を形成する工程。 （ｉ）磁性体層（７１）の所定位置にインダクタ用下部
   コイル配線（４１ｂ）とインダクタ用上部コイル配線と
   を電気的に接続するためのビア用孔をレーザー加工等で
   形成し、キャパシタ用下部電極（４１ａ）上の誘電体層
   （６１）上にキャパシタ用上部電極（８１ａ）を形成し
   てキャパシタ素子（６０）を、インダクタ用下部コイル
   配線（４１ｂ）上の磁性体層（７１）上にインダクタ用
   上部コイル配線（８１ｂ）を形成してインダクタ素子
   （７０）を、絶縁層（５１）上に第３配線層（８１ｃ、
   ８１ｄ）をそれぞれ形成する工程。 （ｊ）キャパシタ用上部電極（８１ａ）と第３配線層
   （８１ｃ）との間にカーボン、グラファイト等を樹脂に
   混入した抵抗ペーストをスクリーン印刷等にてパターン
   印刷し、乾燥硬化して抵抗素子（９１）を形成する工
   程。