JP2003318281A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003318281A JP2003318281A JP2002124146A JP2002124146A JP2003318281A JP 2003318281 A JP2003318281 A JP 2003318281A JP 2002124146 A JP2002124146 A JP 2002124146A JP 2002124146 A JP2002124146 A JP 2002124146A JP 2003318281 A JP2003318281 A JP 2003318281A
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- impurity concentration
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】素子自体で十分なサージ耐量が得られ、且つＣ
ＭＯＳトランジスタのラッチアップを防止した半導体装
置を提供する。 【解決手段】不純物濃度が５×１０15ｃｍ-3以上から３
×１０16ｃｍ-3以下のｐ型半導体基板１に形成したｐ型
ウェル領域４内に、ＣＭＯＳトランジスタ１１０におけ
るＮチャンネルＭＯＳトランジスタ１１２と入出力保護
ダイオード１２０を形成し、ｐ型半導体基板１に形成し
たｎ型ウェル領域３内に、ＣＭＯＳトランジスタ１１０
におけるＰチャンネルＭＯＳトランジスタ１１１を形成
する。
ＭＯＳトランジスタのラッチアップを防止した半導体装
置を提供する。 【解決手段】不純物濃度が５×１０15ｃｍ-3以上から３
×１０16ｃｍ-3以下のｐ型半導体基板１に形成したｐ型
ウェル領域４内に、ＣＭＯＳトランジスタ１１０におけ
るＮチャンネルＭＯＳトランジスタ１１２と入出力保護
ダイオード１２０を形成し、ｐ型半導体基板１に形成し
たｎ型ウェル領域３内に、ＣＭＯＳトランジスタ１１０
におけるＰチャンネルＭＯＳトランジスタ１１１を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ラッチアップを防
止した半導体装置に関するもので、特に半導体基板内に
形成した入出力保護ダイオードによって、同じ基板内の
別位置に形成したＣＭＯＳトランジスタのラッチアップ
を防止した半導体装置に関するものである。
止した半導体装置に関するもので、特に半導体基板内に
形成した入出力保護ダイオードによって、同じ基板内の
別位置に形成したＣＭＯＳトランジスタのラッチアップ
を防止した半導体装置に関するものである。
【０００２】
【従来の技術】ＣＭＯＳトランジスタを形成したＩＣチ
ップにおいては、ＣＭＯＳトランジスタが原理的にｎｐ
ｎとｐｎｐの寄生バイポーラトランジスタを内蔵した構
造となっていため、電源電圧変動や静電気放電（Electr
oStatic Discharge、ＥＳＤ）などのサージが印加され
た場合にはラッチアップが起き易い。このため、ラッチ
アップの防止策が必要である。
ップにおいては、ＣＭＯＳトランジスタが原理的にｎｐ
ｎとｐｎｐの寄生バイポーラトランジスタを内蔵した構
造となっていため、電源電圧変動や静電気放電（Electr
oStatic Discharge、ＥＳＤ）などのサージが印加され
た場合にはラッチアップが起き易い。このため、ラッチ
アップの防止策が必要である。
【０００３】ＣＭＯＳトランジスタのラッチアップを防
止策としては、従来から、ｐ型ウェル領域とｎ型ウェル
領域を酸化膜で分離する酸化膜分離法と、ＣＭＯＳトラ
ンジスタにおけるｐ型ウェル領域とｎ型ウェル領域の間
にガードリングを設ける方法が知られている。酸化膜分
離法は、ウェルを酸化膜で分離することから、原理的に
ラッチアップは起きない。また、ガードリング法は、サ
ージによって発生したラッチアップのトリガーとなる電
流を吸収することで、ラッチアップを防止する。
止策としては、従来から、ｐ型ウェル領域とｎ型ウェル
領域を酸化膜で分離する酸化膜分離法と、ＣＭＯＳトラ
ンジスタにおけるｐ型ウェル領域とｎ型ウェル領域の間
にガードリングを設ける方法が知られている。酸化膜分
離法は、ウェルを酸化膜で分離することから、原理的に
ラッチアップは起きない。また、ガードリング法は、サ
ージによって発生したラッチアップのトリガーとなる電
流を吸収することで、ラッチアップを防止する。
【０００４】また、ＣＭＯＳトランジスタ自身のラッチ
アップ耐量を上げる方法として、ｐ型半導体基板の不純
物濃度を５×１０17ｃｍ-3〜１×１０19ｃｍ-3に上げ
て、基板抵抗を下げる方法がある。この基板抵抗を下げ
る方法は、ｐ型の基板が寄生ｎｐｎトランジスタのベー
スに対応するため、寄生ｎｐｎトランジスタのベース抵
抗を下げる作用を持っている。従って、トランジスタの
ベース抵抗を下げることで、この寄生ｎｐｎトランジス
タのラッチアップを発生するトリガー電流を上げ、ＣＭ
ＯＳトランジスタ自身のラッチアップ耐量を上げてい
る。このようにしてラッチアップ耐量を上げたＣＭＯＳ
トランジスタを、サージに対する保護素子として利用す
る方法が知られている。
アップ耐量を上げる方法として、ｐ型半導体基板の不純
物濃度を５×１０17ｃｍ-3〜１×１０19ｃｍ-3に上げ
て、基板抵抗を下げる方法がある。この基板抵抗を下げ
る方法は、ｐ型の基板が寄生ｎｐｎトランジスタのベー
スに対応するため、寄生ｎｐｎトランジスタのベース抵
抗を下げる作用を持っている。従って、トランジスタの
ベース抵抗を下げることで、この寄生ｎｐｎトランジス
タのラッチアップを発生するトリガー電流を上げ、ＣＭ
ＯＳトランジスタ自身のラッチアップ耐量を上げてい
る。このようにしてラッチアップ耐量を上げたＣＭＯＳ
トランジスタを、サージに対する保護素子として利用す
る方法が知られている。
【０００５】
【発明が解決しようとする課題】前記した酸化膜分離法
とガードリング法によるラッチアップ防止策は、ＩＣチ
ップの大部分を占めるＮチャンネルＭＯＳトランジスタ
とＰチャンネルＭＯＳトランジスタの分離間隔が拡大す
るため、チップサイズが大きくなり、ウェハコストが増
大するという問題がある。また、酸化膜分離法を用いれ
ば、原理的にラッチアップは起きない構造にすることが
できるが、高価なＳＯＩ（Silicon On Insulator）ウェ
ハが必要となる。
とガードリング法によるラッチアップ防止策は、ＩＣチ
ップの大部分を占めるＮチャンネルＭＯＳトランジスタ
とＰチャンネルＭＯＳトランジスタの分離間隔が拡大す
るため、チップサイズが大きくなり、ウェハコストが増
大するという問題がある。また、酸化膜分離法を用いれ
ば、原理的にラッチアップは起きない構造にすることが
できるが、高価なＳＯＩ（Silicon On Insulator）ウェ
ハが必要となる。
【０００６】一方、不純物濃度を上げて基板抵抗を下げ
たｐ型半導体基板にＣＭＯＳトランジスタを形成し、そ
のＣＭＯＳトランジスタをサージに対する保護素子とし
て利用する方法は、サージに対する十分な耐量が得られ
ていない。基板抵抗を下げたＣＭＯＳトランジスタで
も、原理的に内部に寄生トランジスタを内蔵しており、
サージに対する入出力保護素子として使えるのは、せい
ぜい人体モデル（１．５ｋΩ，１００ｐＦ，±２ｋＶ）
やマシンモデル（０Ω，２００ｐＦ，±２００Ｖ）に代
表される比較的弱いサージに対してのみである。従っ
て、例えば自動車のＥＣＵ（Electric Control Unit）
に要求されるような強いＥＳＤサージ（１５０Ω，１５
０ｐＦ，±２５ｋＶ）に対しては、耐量が不十分であ
る。このため、自動車のＥＣＵに使用される半導体装置
は、ＩＣチップにキャパシタやツェナーダイオードとい
った保護素子がさらに外付けされて用いられてきた。し
かしながら、このような外部保護素子を用いると、製造
コストが大幅にアップしてしまうといった問題がある。
たｐ型半導体基板にＣＭＯＳトランジスタを形成し、そ
のＣＭＯＳトランジスタをサージに対する保護素子とし
て利用する方法は、サージに対する十分な耐量が得られ
ていない。基板抵抗を下げたＣＭＯＳトランジスタで
も、原理的に内部に寄生トランジスタを内蔵しており、
サージに対する入出力保護素子として使えるのは、せい
ぜい人体モデル（１．５ｋΩ，１００ｐＦ，±２ｋＶ）
やマシンモデル（０Ω，２００ｐＦ，±２００Ｖ）に代
表される比較的弱いサージに対してのみである。従っ
て、例えば自動車のＥＣＵ（Electric Control Unit）
に要求されるような強いＥＳＤサージ（１５０Ω，１５
０ｐＦ，±２５ｋＶ）に対しては、耐量が不十分であ
る。このため、自動車のＥＣＵに使用される半導体装置
は、ＩＣチップにキャパシタやツェナーダイオードとい
った保護素子がさらに外付けされて用いられてきた。し
かしながら、このような外部保護素子を用いると、製造
コストが大幅にアップしてしまうといった問題がある。
【０００７】そこで本発明の目的は、素子自体で十分な
サージ耐量が得られ、且つＣＭＯＳトランジスタのラッ
チアップを防止した半導体装置を提供することにある。
サージ耐量が得られ、且つＣＭＯＳトランジスタのラッ
チアップを防止した半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１に記載の発明
は、ｐ型半導体基板にＣＭＯＳトランジスタと入出力保
護ダイオードが形成された半導体装置において、前記ｐ
型半導体基板の不純物濃度が５×１０15ｃｍ-3以上から
３×１０16ｃｍ-3以下であり、前記ｐ型半導体基板に形
成された前記ｐ型半導体基板の不純物濃度より大きな不
純物濃度を有するｐ型ウェル領域内に、前記ＣＭＯＳト
ランジスタにおけるＮチャンネルＭＯＳトランジスタと
前記入出力保護ダイオードが形成され、前記ｐ型半導体
基板に形成されたｎ型ウェル領域内に、前記ＣＭＯＳト
ランジスタにおけるＰチャンネルＭＯＳトランジスタが
形成されたことを特徴としている。
は、ｐ型半導体基板にＣＭＯＳトランジスタと入出力保
護ダイオードが形成された半導体装置において、前記ｐ
型半導体基板の不純物濃度が５×１０15ｃｍ-3以上から
３×１０16ｃｍ-3以下であり、前記ｐ型半導体基板に形
成された前記ｐ型半導体基板の不純物濃度より大きな不
純物濃度を有するｐ型ウェル領域内に、前記ＣＭＯＳト
ランジスタにおけるＮチャンネルＭＯＳトランジスタと
前記入出力保護ダイオードが形成され、前記ｐ型半導体
基板に形成されたｎ型ウェル領域内に、前記ＣＭＯＳト
ランジスタにおけるＰチャンネルＭＯＳトランジスタが
形成されたことを特徴としている。
【０００９】本発明では、寄生トランジスタをつくらな
いダイオードを入出力保護素子として用いることで、サ
ージに対する耐量の高い保護素子とすることができる。
さらに、本発明では、ｐ型半導体基板の不純物濃度を、
５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下に設定
している。これによって、正・負のいずれのサージに対
しても、ラッチアップのトリガーとなるサージで発生し
た電子またはホールのＣＭＯＳトランジスタへの伝達を
抑制することができる。従って、ＣＭＯＳトランジスタ
のラッチアップを防止することができる。また、本発明
では、ＣＭＯＳトランジスタと入出力保護素子として用
いられる入出力保護ダイオードが、同じｐ型半導体基板
の基板内に形成され、外部保護素子を省略、もしくは低
サージ耐量の素子に代えることが可能となり、周辺部品
のコストを抑えることができる。
いダイオードを入出力保護素子として用いることで、サ
ージに対する耐量の高い保護素子とすることができる。
さらに、本発明では、ｐ型半導体基板の不純物濃度を、
５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下に設定
している。これによって、正・負のいずれのサージに対
しても、ラッチアップのトリガーとなるサージで発生し
た電子またはホールのＣＭＯＳトランジスタへの伝達を
抑制することができる。従って、ＣＭＯＳトランジスタ
のラッチアップを防止することができる。また、本発明
では、ＣＭＯＳトランジスタと入出力保護素子として用
いられる入出力保護ダイオードが、同じｐ型半導体基板
の基板内に形成され、外部保護素子を省略、もしくは低
サージ耐量の素子に代えることが可能となり、周辺部品
のコストを抑えることができる。
【００１０】請求項２に記載の発明は、ｐ型半導体基板
上にｐ型エピタキシャル層が形成され、前記ｐ型エピタ
キシャル層にＣＭＯＳトランジスタと入出力保護ダイオ
ードが形成された半導体装置において、前記ｐ型半導体
基板の不純物濃度が５×１０ 15ｃｍ-3以上から３×１０
16ｃｍ-3以下であり、前記ｐ型エピタキシャル層の不純
物濃度が１×１０14ｃｍ-3以上から５×１０15ｃｍ-3以
下であり、前記ｐ型エピタキシャル層に形成された前記
ｐ型エピタキシャル層の不純物濃度より大きな不純物濃
度を有するｐ型ウェル領域内に、前記ＣＭＯＳトランジ
スタにおけるＮチャンネルＭＯＳトランジスタと前記入
出力保護ダイオードが形成され、 前記ｐ型エピタキシ
ャル層に形成されたｎ型ウェル領域内に、前記ＣＭＯＳ
トランジスタにおけるＰチャンネルＭＯＳトランジスタ
が形成されたことを特徴としている。
上にｐ型エピタキシャル層が形成され、前記ｐ型エピタ
キシャル層にＣＭＯＳトランジスタと入出力保護ダイオ
ードが形成された半導体装置において、前記ｐ型半導体
基板の不純物濃度が５×１０ 15ｃｍ-3以上から３×１０
16ｃｍ-3以下であり、前記ｐ型エピタキシャル層の不純
物濃度が１×１０14ｃｍ-3以上から５×１０15ｃｍ-3以
下であり、前記ｐ型エピタキシャル層に形成された前記
ｐ型エピタキシャル層の不純物濃度より大きな不純物濃
度を有するｐ型ウェル領域内に、前記ＣＭＯＳトランジ
スタにおけるＮチャンネルＭＯＳトランジスタと前記入
出力保護ダイオードが形成され、 前記ｐ型エピタキシ
ャル層に形成されたｎ型ウェル領域内に、前記ＣＭＯＳ
トランジスタにおけるＰチャンネルＭＯＳトランジスタ
が形成されたことを特徴としている。
【００１１】これによれば、請求項１の発明と同様に、
ｐ型半導体基板の不純物濃度を、５×１０15ｃｍ-3以上
から３×１０16ｃｍ-3以下に設定することで、正・負の
いずれのサージに対しても電子またはホールのＣＭＯＳ
トランジスタへの伝達を抑制し、ラッチアップを防止す
ることができる。一方、本発明においては、１×１０ 14
ｃｍ-3以上から５×１０15ｃｍ-3以下のｐ型半導体基板
より不純物濃度が低いｐ型エピタキシャル層にＣＭＯＳ
トランジスタと入出力保護ダイオードが形成される。こ
のため、請求項１の発明に較べて、ｐ型ウェル及びそこ
に形成されるＣＭＯＳトランジスタにおけるＮチャンネ
ルＭＯＳトランジスタと入出力保護ダイオードの形成設
計の自由度が大きい。
ｐ型半導体基板の不純物濃度を、５×１０15ｃｍ-3以上
から３×１０16ｃｍ-3以下に設定することで、正・負の
いずれのサージに対しても電子またはホールのＣＭＯＳ
トランジスタへの伝達を抑制し、ラッチアップを防止す
ることができる。一方、本発明においては、１×１０ 14
ｃｍ-3以上から５×１０15ｃｍ-3以下のｐ型半導体基板
より不純物濃度が低いｐ型エピタキシャル層にＣＭＯＳ
トランジスタと入出力保護ダイオードが形成される。こ
のため、請求項１の発明に較べて、ｐ型ウェル及びそこ
に形成されるＣＭＯＳトランジスタにおけるＮチャンネ
ルＭＯＳトランジスタと入出力保護ダイオードの形成設
計の自由度が大きい。
【００１２】請求項３に記載の発明は、前記入出力保護
ダイオードの周囲を、前記ｐ型ウェル領域の不純物濃度
より大きい不純物濃度を有する高濃度ｐ型領域で取り囲
み、前記高濃度ｐ型領域を電極を介して接地したことを
特徴としている。
ダイオードの周囲を、前記ｐ型ウェル領域の不純物濃度
より大きい不純物濃度を有する高濃度ｐ型領域で取り囲
み、前記高濃度ｐ型領域を電極を介して接地したことを
特徴としている。
【００１３】これによれば、正・負のいずれのサージに
対しても、サージで発生しｐ型半導体基板もしくはｐ型
エピタキシャル層で吸収しきれなかった電子を、接地し
た高濃度ｐ型領域で吸収することができる。従って、ラ
ッチアップのトリガーとなる電子のＣＭＯＳトランジス
タへの伝達を抑制することができ、ＣＭＯＳトランジス
タのラッチアップを防止することができる。
対しても、サージで発生しｐ型半導体基板もしくはｐ型
エピタキシャル層で吸収しきれなかった電子を、接地し
た高濃度ｐ型領域で吸収することができる。従って、ラ
ッチアップのトリガーとなる電子のＣＭＯＳトランジス
タへの伝達を抑制することができ、ＣＭＯＳトランジス
タのラッチアップを防止することができる。
【００１４】
【発明の実施の形態】（第１の実施形態）以下、本発明
の実施の形態を、図１，２に基づいて説明する。
の実施の形態を、図１，２に基づいて説明する。
【００１５】図１は、本発明の第１の実施形態における
半導体装置の平面模式図であり、図２は、図１における
Ａ−Ａ’線に沿った拡大断面模式図である。
半導体装置の平面模式図であり、図２は、図１における
Ａ−Ａ’線に沿った拡大断面模式図である。
【００１６】図１，２に示す本発明の半導体装置１００
にあっては、ｐ型半導体（シリコン、Ｓｉ）基板１にお
いて、図中の一点鎖線で囲った範囲に、ＣＭＯＳトラン
ジスタ１１０と入出力保護ダイオード１２０が形成され
ている。ｐ型Ｓｉ基板１の厚さは約４００μｍであり、
ｐ型Ｓｉ基板１の不純物濃度は、後述するシミュレーシ
ョン結果より、５×１０15ｃｍ-3以上から３×１０16ｃ
ｍ-3以下の範囲に設定される。
にあっては、ｐ型半導体（シリコン、Ｓｉ）基板１にお
いて、図中の一点鎖線で囲った範囲に、ＣＭＯＳトラン
ジスタ１１０と入出力保護ダイオード１２０が形成され
ている。ｐ型Ｓｉ基板１の厚さは約４００μｍであり、
ｐ型Ｓｉ基板１の不純物濃度は、後述するシミュレーシ
ョン結果より、５×１０15ｃｍ-3以上から３×１０16ｃ
ｍ-3以下の範囲に設定される。
【００１７】ＣＭＯＳトランジスタ１１０は、ｐ型Ｓｉ
基板１内に形成されたｎ型ウェル領域３内に、ＬＯＣＯ
Ｓ１２によって分離されたＰチャンネルＭＯＳトランジ
スタ１１１が形成され、ｐ型Ｓｉ基板１内に形成された
ｐ型ウェル領域４内に、ＬＯＣＯＳ１２によって分離さ
れたＮチャンネルＭＯＳトランジスタ１１２が形成され
ている。ｎ型ウェル領域３は、例えば、深さ５μｍで不
純物濃度が５．０×１０16ｃｍ-3に設定され、ｐ型ウェ
ル領域４は、深さ６μｍで不純物濃度は１．０×１０17
ｃｍ-3に設定されている。尚、図１においては、簡単化
のためにＬＯＣＯＳ１２の図示を省略してある。
基板１内に形成されたｎ型ウェル領域３内に、ＬＯＣＯ
Ｓ１２によって分離されたＰチャンネルＭＯＳトランジ
スタ１１１が形成され、ｐ型Ｓｉ基板１内に形成された
ｐ型ウェル領域４内に、ＬＯＣＯＳ１２によって分離さ
れたＮチャンネルＭＯＳトランジスタ１１２が形成され
ている。ｎ型ウェル領域３は、例えば、深さ５μｍで不
純物濃度が５．０×１０16ｃｍ-3に設定され、ｐ型ウェ
ル領域４は、深さ６μｍで不純物濃度は１．０×１０17
ｃｍ-3に設定されている。尚、図１においては、簡単化
のためにＬＯＣＯＳ１２の図示を省略してある。
【００１８】ＰチャンネルＭＯＳトランジスタ１１１と
ＮチャンネルＭＯＳトランジスタ１１２の構造について
は、導電型が異なるのみでありその他の構成については
同様であるため、以下、ＰチャンネルＭＯＳトランジス
タ１１１の構造について説明する。ｎ型ウェル領域３上
には、ゲート酸化膜（図示を省略）を介してゲート電極
９が形成されている。また、ゲート電極９の両側にはｐ
+ 型拡散層からなるソース３１とドレイン３２が形成さ
れており、これらソース３１とドレイン３２間をチャネ
ル領域としている。尚、図示を省略したが、ゲート電極
９、ソース３１、ドレイン３２の上部にはシリサイド膜
が形成され、これにより、サリサイド構造を有するＰチ
ャンネルＭＯＳトランジスタ１１１が構成されている。
ＮチャンネルＭＯＳトランジスタ１１２の構造について
は、導電型が異なるのみでありその他の構成については
同様であるため、以下、ＰチャンネルＭＯＳトランジス
タ１１１の構造について説明する。ｎ型ウェル領域３上
には、ゲート酸化膜（図示を省略）を介してゲート電極
９が形成されている。また、ゲート電極９の両側にはｐ
+ 型拡散層からなるソース３１とドレイン３２が形成さ
れており、これらソース３１とドレイン３２間をチャネ
ル領域としている。尚、図示を省略したが、ゲート電極
９、ソース３１、ドレイン３２の上部にはシリサイド膜
が形成され、これにより、サリサイド構造を有するＰチ
ャンネルＭＯＳトランジスタ１１１が構成されている。
【００１９】同様にして、ｐ型ウェル領域４にはＮチャ
ンネルＭＯＳトランジスタ１１２が形成され、ゲート電
極の両側に形成されたｎ+ 型拡散層からなるソース４１
とドレイン４２間がチャネル領域となっている。ｎ型ウ
ェル領域３とｐ型ウェル領域４には、各々、ｎ型ウェル
領域３の電位をとるためのｎ+ 型拡散層４３とｐ型ウェ
ル領域４の電位をとるためのｐ+ 型拡散層３３が形成さ
れている。
ンネルＭＯＳトランジスタ１１２が形成され、ゲート電
極の両側に形成されたｎ+ 型拡散層からなるソース４１
とドレイン４２間がチャネル領域となっている。ｎ型ウ
ェル領域３とｐ型ウェル領域４には、各々、ｎ型ウェル
領域３の電位をとるためのｎ+ 型拡散層４３とｐ型ウェ
ル領域４の電位をとるためのｐ+ 型拡散層３３が形成さ
れている。
【００２０】ＰチャンネルＭＯＳトランジスタ１１１の
ソース３１とドレイン３２の２個のｐ+ 型拡散層、およ
びｐ型ウェル領域４の電位をとるためのｐ+ 型拡散層３
３は、例えば、深さ０．３μｍで不純物濃度が２．０×
１０18ｃｍ-3に設定され、ＮチャンネルＭＯＳトランジ
スタ１１２のソース４１とドレイン４２の２個のｎ+型
拡散層、およびｎ型ウェル領域３の電位をとるためのｎ
+ 型拡散層４３は、例えば、深さ０．３μｍで不純物濃
度は１．０×１０20ｃｍ-3に設定されている。
ソース３１とドレイン３２の２個のｐ+ 型拡散層、およ
びｐ型ウェル領域４の電位をとるためのｐ+ 型拡散層３
３は、例えば、深さ０．３μｍで不純物濃度が２．０×
１０18ｃｍ-3に設定され、ＮチャンネルＭＯＳトランジ
スタ１１２のソース４１とドレイン４２の２個のｎ+型
拡散層、およびｎ型ウェル領域３の電位をとるためのｎ
+ 型拡散層４３は、例えば、深さ０．３μｍで不純物濃
度は１．０×１０20ｃｍ-3に設定されている。
【００２１】ｐ型Ｓｉ基板１上には、ＢＰＳＧ膜、ＴＥ
ＯＳ膜等からなる層間絶縁膜１１が形成されている。ソ
ースとドレイン及びウェル領域の電位をとるためのｐ+
型拡散層３１，３２，３３とｎ+ 型拡散層４１，４２，
４３には、層間絶縁膜１１に形成したコンタクトホール
を介して、Ａｌ等からなる配線の導電パターン１０が、
コンタクト８で接続されている。尚、図１においては、
簡単化のために層間絶縁膜１１と導電パターン１０の図
示を省略してある。
ＯＳ膜等からなる層間絶縁膜１１が形成されている。ソ
ースとドレイン及びウェル領域の電位をとるためのｐ+
型拡散層３１，３２，３３とｎ+ 型拡散層４１，４２，
４３には、層間絶縁膜１１に形成したコンタクトホール
を介して、Ａｌ等からなる配線の導電パターン１０が、
コンタクト８で接続されている。尚、図１においては、
簡単化のために層間絶縁膜１１と導電パターン１０の図
示を省略してある。
【００２２】一方、入出力保護ダイオード１２０は、ｐ
型Ｓｉ基板１内に形成されたｐ型ウェル領域４内に形成
され、ｐ+ 型拡散層からなる２個のベース５１，５２と
ｎ+型拡散層からなる２個のエミッタ６１，６２が、Ｌ
ＯＣＯＳ１２によって分離され、等間隔に交互に配置さ
れた構造を持つＰＮ接合ダイオードである。２個のエミ
ッタ６１，６２のｎ+ 型拡散層は、例えば、深さ２μｍ
で不純物濃度が１．０×１０20ｃｍ-3に設定され、２個
のベース５１，５２のｐ+ 型拡散層は、例えば、深さ３
μｍで不純物濃度は２．０×１０18ｃｍ-3に設定されて
いる。また、２個のベース５１，５２同士および２個の
エミッタ６１，６２同士は、上層電極（図示を省略）に
よって接続される。
型Ｓｉ基板１内に形成されたｐ型ウェル領域４内に形成
され、ｐ+ 型拡散層からなる２個のベース５１，５２と
ｎ+型拡散層からなる２個のエミッタ６１，６２が、Ｌ
ＯＣＯＳ１２によって分離され、等間隔に交互に配置さ
れた構造を持つＰＮ接合ダイオードである。２個のエミ
ッタ６１，６２のｎ+ 型拡散層は、例えば、深さ２μｍ
で不純物濃度が１．０×１０20ｃｍ-3に設定され、２個
のベース５１，５２のｐ+ 型拡散層は、例えば、深さ３
μｍで不純物濃度は２．０×１０18ｃｍ-3に設定されて
いる。また、２個のベース５１，５２同士および２個の
エミッタ６１，６２同士は、上層電極（図示を省略）に
よって接続される。
【００２３】ＰＮ接合ダイオードは寄生トランジスタを
つくらないが、図１に示したベース５１，５２とエミッ
タ６１，６２が等間隔に交互に配置された構造を持つ入
出力保護ダイオード１２０は、サージに対する耐量の高
い保護素子とすることができる。図１に示した入出力保
護ダイオード１２０は、ベース５１，５２とエミッタ６
１，６２が等間隔に配置されているため、並列接続され
ている各ＰＮ接合の一箇所にサージ電流が偏ることな
く、サージ電流が均等に流れる。従って、この様に均等
に形成されたＰＮ接合を、複数個並列接続することで必
要なサージ電流耐量を持つダイオードにすることがで
き、複数個直列接続することで必要なサージ電圧耐量を
持つダイオードにすることができる。
つくらないが、図１に示したベース５１，５２とエミッ
タ６１，６２が等間隔に交互に配置された構造を持つ入
出力保護ダイオード１２０は、サージに対する耐量の高
い保護素子とすることができる。図１に示した入出力保
護ダイオード１２０は、ベース５１，５２とエミッタ６
１，６２が等間隔に配置されているため、並列接続され
ている各ＰＮ接合の一箇所にサージ電流が偏ることな
く、サージ電流が均等に流れる。従って、この様に均等
に形成されたＰＮ接合を、複数個並列接続することで必
要なサージ電流耐量を持つダイオードにすることがで
き、複数個直列接続することで必要なサージ電圧耐量を
持つダイオードにすることができる。
【００２４】図１に示した入出力保護ダイオード１２０
とＣＭＯＳトランジスタ１１０の間の最短距離Ｓは、配
線の取り回し等を考慮して、４０μｍ以上となるように
設定される。
とＣＭＯＳトランジスタ１１０の間の最短距離Ｓは、配
線の取り回し等を考慮して、４０μｍ以上となるように
設定される。
【００２５】図１に示した半導体装置の製造方法を説明
する。最初に、所定の不純物濃度を有するｐ型Ｓｉ基板
１を用意する。ｐ型Ｓｉ基板１として、例えば、不純物
としてボロン（Ｂ）を含有しており、濃度が１．０×１
０16ｃｍ-3のものを用いることができる。次に、Ｎチャ
ンネルＭＯＳトランジスタ１１２と入出力保護ダイオー
ド１２０の形成領域に、１×１０13ｃｍ-2の条件でボロ
ン（Ｂ）をイオン注入して、ｐ型ウェル領域４を形成す
る。また、同様にして、ＰチャンネルＭＯＳトランジス
タ１１１の形成領域に１×１０13ｃｍ-2の条件でリン
（Ｐ）をイオン注入して、ｎ型ウェル領域３を形成す
る。
する。最初に、所定の不純物濃度を有するｐ型Ｓｉ基板
１を用意する。ｐ型Ｓｉ基板１として、例えば、不純物
としてボロン（Ｂ）を含有しており、濃度が１．０×１
０16ｃｍ-3のものを用いることができる。次に、Ｎチャ
ンネルＭＯＳトランジスタ１１２と入出力保護ダイオー
ド１２０の形成領域に、１×１０13ｃｍ-2の条件でボロ
ン（Ｂ）をイオン注入して、ｐ型ウェル領域４を形成す
る。また、同様にして、ＰチャンネルＭＯＳトランジス
タ１１１の形成領域に１×１０13ｃｍ-2の条件でリン
（Ｐ）をイオン注入して、ｎ型ウェル領域３を形成す
る。
【００２６】次に、所定の開口部を有するＬＯＣＯＳ１
２を形成する。ＬＯＣＯＳ１２の形成は、通常用いられ
ている以下の手順で行なう。最初に、ｐ型Ｓｉ基板１上
の全面に熱酸化時のマスクとなる窒化シリコン（Ｓｉ
Ｎ）膜を積層し、所定の開口部を形成したレジストをマ
スクにしてＳｉＮ膜をエッチングし、ＬＯＣＯＳ形成部
に対応する部分を開口させる。ついで、ＳｉＮ膜の開口
部に露出したＳｉ表面を熱酸化させてＬＯＣＯＳ１２を
形成し、最後にＳｉＮ膜を除去する。ＬＯＣＯＳ１２の
厚さは、約０．６μｍである。ＣＭＯＳトランジスタ１
１０の形成位置では、ＬＯＣＯＳ１２を形成した後、さ
らに酸化シリコン（ＳｉＯ）膜からなるゲート酸化膜
（図示を省略）とポリシリコン膜からなるゲート電極９
を、通常用いられる方法で形成する。
２を形成する。ＬＯＣＯＳ１２の形成は、通常用いられ
ている以下の手順で行なう。最初に、ｐ型Ｓｉ基板１上
の全面に熱酸化時のマスクとなる窒化シリコン（Ｓｉ
Ｎ）膜を積層し、所定の開口部を形成したレジストをマ
スクにしてＳｉＮ膜をエッチングし、ＬＯＣＯＳ形成部
に対応する部分を開口させる。ついで、ＳｉＮ膜の開口
部に露出したＳｉ表面を熱酸化させてＬＯＣＯＳ１２を
形成し、最後にＳｉＮ膜を除去する。ＬＯＣＯＳ１２の
厚さは、約０．６μｍである。ＣＭＯＳトランジスタ１
１０の形成位置では、ＬＯＣＯＳ１２を形成した後、さ
らに酸化シリコン（ＳｉＯ）膜からなるゲート酸化膜
（図示を省略）とポリシリコン膜からなるゲート電極９
を、通常用いられる方法で形成する。
【００２７】次に、ＣＭＯＳトランジスタ１１０および
入出力保護ダイオード１２０のエミッタ６１，６２に対
応したＬＯＣＯＳ１２の開口部をレジストにより覆った
後、ＬＯＣＯＳ１２を実質的なマスクとして、ベースに
対応した開口部から２×１０ 14ｃｍ-2の条件でボロンを
イオン注入する。その後、１０００℃以上で数時間熱処
理して、ベース５１，５２となるｐ+ 型拡散層を形成す
る。レジストを除去した後、同様にして、ＣＭＯＳトラ
ンジスタ１１０および入出力保護ダイオード１２０のベ
ース５１，５２に対応したＬＯＣＯＳ１２の開口部をレ
ジストにより覆った後、ＬＯＣＯＳ１２のエミッタに対
応した開口部から４×１０16ｃｍ-2の条件でリンをイオ
ン注入する。その後、１０００℃以上で１時間程度熱処
理して、エミッタ６１，６２となるｎ+ 型拡散層を形成
する。ＣＭＯＳトランジスタ１１０のソースとドレイ
ン、及びウェル領域の電位をとるためのｐ+ 型拡散層３
１，３２，３３とｎ+ 型拡散層４１，４２，４３も、同
様にして形成することができる。また、入出力保護ダイ
オード１２０のｐ+ 型拡散層５１，５２とＣＭＯＳトラ
ンジスタ１１０のｐ+ 型拡散層３１，３２，３３の不純
物濃度と拡散深さを同じに設計すれば、これらを同時に
形成することもできる。入出力保護ダイオード１２０の
ｎ+ 型拡散層６１，６２とＣＭＯＳトランジスタ１１０
のｎ+ 型拡散層４１，４２，４３についても同様であ
る。
入出力保護ダイオード１２０のエミッタ６１，６２に対
応したＬＯＣＯＳ１２の開口部をレジストにより覆った
後、ＬＯＣＯＳ１２を実質的なマスクとして、ベースに
対応した開口部から２×１０ 14ｃｍ-2の条件でボロンを
イオン注入する。その後、１０００℃以上で数時間熱処
理して、ベース５１，５２となるｐ+ 型拡散層を形成す
る。レジストを除去した後、同様にして、ＣＭＯＳトラ
ンジスタ１１０および入出力保護ダイオード１２０のベ
ース５１，５２に対応したＬＯＣＯＳ１２の開口部をレ
ジストにより覆った後、ＬＯＣＯＳ１２のエミッタに対
応した開口部から４×１０16ｃｍ-2の条件でリンをイオ
ン注入する。その後、１０００℃以上で１時間程度熱処
理して、エミッタ６１，６２となるｎ+ 型拡散層を形成
する。ＣＭＯＳトランジスタ１１０のソースとドレイ
ン、及びウェル領域の電位をとるためのｐ+ 型拡散層３
１，３２，３３とｎ+ 型拡散層４１，４２，４３も、同
様にして形成することができる。また、入出力保護ダイ
オード１２０のｐ+ 型拡散層５１，５２とＣＭＯＳトラ
ンジスタ１１０のｐ+ 型拡散層３１，３２，３３の不純
物濃度と拡散深さを同じに設計すれば、これらを同時に
形成することもできる。入出力保護ダイオード１２０の
ｎ+ 型拡散層６１，６２とＣＭＯＳトランジスタ１１０
のｎ+ 型拡散層４１，４２，４３についても同様であ
る。
【００２８】次に、層間絶縁膜１１としてＢＰＳＧ膜を
全面に積層し、ｐ+ 型拡散層３１，３２，３３，５１，
５２とｎ+ 型拡散層４１，４２，４３，６１，６２に接
続するための開口部を形成する。ＢＰＳＧ膜１１の厚さ
は、約０．６μｍである。次に、Ａｌ膜を全面に約１μ
ｍの厚さで積層した後、所定形状にパターニングして、
電極１０を形成する。
全面に積層し、ｐ+ 型拡散層３１，３２，３３，５１，
５２とｎ+ 型拡散層４１，４２，４３，６１，６２に接
続するための開口部を形成する。ＢＰＳＧ膜１１の厚さ
は、約０．６μｍである。次に、Ａｌ膜を全面に約１μ
ｍの厚さで積層した後、所定形状にパターニングして、
電極１０を形成する。
【００２９】以上で、図１，２に示した半導体装置１０
０が形成される。尚、電極１０の形成後、上層の層間絶
縁膜や電極および保護膜が形成され、パッドを開口して
半導体装置１００が完成されるが、一般的に知られた工
程であり、その説明を省略する。
０が形成される。尚、電極１０の形成後、上層の層間絶
縁膜や電極および保護膜が形成され、パッドを開口して
半導体装置１００が完成されるが、一般的に知られた工
程であり、その説明を省略する。
【００３０】図３に、図１，２に示した半導体装置１０
０の入出力保護ダイオード１２０に自動車のＥＣＵに要
求される±２５ｋＶのサージが入力された際、ＣＭＯＳ
トランジスタ１１０のラッチアップの発生確率につい
て、ｐ型Ｓｉ基板１の不純物濃度依存性をシミュレート
した結果を示す。シミュレーションは、図１の半導体装
置１００において、入出力保護ダイオード１２０とＣＭ
ＯＳトランジスタ１１０の間隔Ｓを１００μｍに設定
し、ＣＭＯＳトランジスタ１１０の構造を１μｍ設計ル
ールで最小にレイアウトして行った。
０の入出力保護ダイオード１２０に自動車のＥＣＵに要
求される±２５ｋＶのサージが入力された際、ＣＭＯＳ
トランジスタ１１０のラッチアップの発生確率につい
て、ｐ型Ｓｉ基板１の不純物濃度依存性をシミュレート
した結果を示す。シミュレーションは、図１の半導体装
置１００において、入出力保護ダイオード１２０とＣＭ
ＯＳトランジスタ１１０の間隔Ｓを１００μｍに設定
し、ＣＭＯＳトランジスタ１１０の構造を１μｍ設計ル
ールで最小にレイアウトして行った。
【００３１】図３のシミュレーション結果によれば、ｐ
型Ｓｉ基板１の不純物濃度が５×１０15ｃｍ-3以上から
３×１０16ｃｍ-3以下の領域において、２５ｋＶの正・
負のいずれのサージに対してもラッチアップの発生確率
を下げることができる。
型Ｓｉ基板１の不純物濃度が５×１０15ｃｍ-3以上から
３×１０16ｃｍ-3以下の領域において、２５ｋＶの正・
負のいずれのサージに対してもラッチアップの発生確率
を下げることができる。
【００３２】入出力保護ダイオード１２０のエミッタ６
１，６２に＋２５ｋＶの正サージが印加されると、ＰＮ
接合が逆バイアスされてアバランシェが起き、ホールと
電子が発生する。入出力保護ダイオード１２０のエミッ
タ６１，６２に−２５ｋＶの負サージが印加されると、
ＰＮ接合は順方向にバイアスされるため、電子が大量に
発生する。これらサージによって発生したホールと電子
が基板１を経由してＣＭＯＳトランジスタ１１０に伝播
すると、ホールの場合はＮチャンネルＭＯＳトランジス
タ１１２の領域に形成される寄生ｎｐｎトランジスタの
ベース電流、電子の場合は、同じくPチャンネルＭＯＳ
トランジスタ１１１の領域に形成される寄生ｐｎｐトラ
ンジスタのベース電流となり、サージの程度が大きけれ
ば、ＣＭＯＳトランジスタ１１０のラッチアップを引き
起こす。
１，６２に＋２５ｋＶの正サージが印加されると、ＰＮ
接合が逆バイアスされてアバランシェが起き、ホールと
電子が発生する。入出力保護ダイオード１２０のエミッ
タ６１，６２に−２５ｋＶの負サージが印加されると、
ＰＮ接合は順方向にバイアスされるため、電子が大量に
発生する。これらサージによって発生したホールと電子
が基板１を経由してＣＭＯＳトランジスタ１１０に伝播
すると、ホールの場合はＮチャンネルＭＯＳトランジス
タ１１２の領域に形成される寄生ｎｐｎトランジスタの
ベース電流、電子の場合は、同じくPチャンネルＭＯＳ
トランジスタ１１１の領域に形成される寄生ｐｎｐトラ
ンジスタのベース電流となり、サージの程度が大きけれ
ば、ＣＭＯＳトランジスタ１１０のラッチアップを引き
起こす。
【００３３】ｐ型Ｓｉ基板１の不純物濃度が高いほど基
板内にはホールが多く存在することになる。負サージで
大量に発生する電子は、基板内にホールが多く存在する
と再結合し易く、基板内部を拡散しにくくなる。従っ
て、ｐ型Ｓｉ基板１の不純物濃度が高いほど、負のサー
ジに対してラッチアップが起きにくくなる。図３の−２
５ｋＶのサージに対するシミュレーション結果より、不
純物濃度が５×１０15ｃｍ-3以上であれば、ラッチアッ
プの発生確率は急激に低下する。
板内にはホールが多く存在することになる。負サージで
大量に発生する電子は、基板内にホールが多く存在する
と再結合し易く、基板内部を拡散しにくくなる。従っ
て、ｐ型Ｓｉ基板１の不純物濃度が高いほど、負のサー
ジに対してラッチアップが起きにくくなる。図３の−２
５ｋＶのサージに対するシミュレーション結果より、不
純物濃度が５×１０15ｃｍ-3以上であれば、ラッチアッ
プの発生確率は急激に低下する。
【００３４】一方、正サージで発生するホールによる正
ノイズ（電位）は、ｐ型Ｓｉ基板１の不純物濃度が高い
ほど基板を伝播し易い。従って、ｐ型Ｓｉ基板１の不純
物濃度が高いほど、正のサージに対してラッチアップが
起き易くなる。図３の＋２５ｋＶのサージに対するシミ
ュレーション結果より、不純物濃度が３×１０16ｃｍ -3
より大きい場合、ラッチアップの発生確率は１となる。
ノイズ（電位）は、ｐ型Ｓｉ基板１の不純物濃度が高い
ほど基板を伝播し易い。従って、ｐ型Ｓｉ基板１の不純
物濃度が高いほど、正のサージに対してラッチアップが
起き易くなる。図３の＋２５ｋＶのサージに対するシミ
ュレーション結果より、不純物濃度が３×１０16ｃｍ -3
より大きい場合、ラッチアップの発生確率は１となる。
【００３５】以上の結果より、ｐ型Ｓｉ基板１の不純物
濃度が５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下
の領域において、ラッチアップのトリガーとなるサージ
で発生した電子またはホールの伝達を抑制することがで
き、ＣＭＯＳトランジスタ１１０のラッチアップを防止
することができる。尚、図１の半導体装置１００におい
て、入出力保護ダイオード１２０とＣＭＯＳトランジス
タ１１０の間隔Ｓを４０μｍに設定しても、図３とほぼ
同じシミュレーション結果が得られる。
濃度が５×１０15ｃｍ-3以上から３×１０16ｃｍ-3以下
の領域において、ラッチアップのトリガーとなるサージ
で発生した電子またはホールの伝達を抑制することがで
き、ＣＭＯＳトランジスタ１１０のラッチアップを防止
することができる。尚、図１の半導体装置１００におい
て、入出力保護ダイオード１２０とＣＭＯＳトランジス
タ１１０の間隔Ｓを４０μｍに設定しても、図３とほぼ
同じシミュレーション結果が得られる。
【００３６】図１，２に示した半導体装置１００は、Ｃ
ＭＯＳトランジスタ１１０と入出力保護ダイオード１２
０を、不純物濃度が５×１０15ｃｍ-3以上から３×１０
16ｃｍ-3以下のｐ型Ｓｉ基板１内に直接形成した。ＣＭ
ＯＳトランジスタ１１０と入出力保護ダイオード１２０
は、図４に示すように、ｐ型Ｓｉ基板１にｐ型エピタキ
シャル層２を形成し、ｐ型エピタキシャル層２内に形成
しても良い。図４に示す半導体装置２００においては、
ｐ型Ｓｉ基板１の不純物濃度を５×１０15ｃｍ -3以上か
ら３×１０16ｃｍ-3以下とし、ｐ型エピタキシャル層２
の不純物濃度を１×１０14ｃｍ-3以上から５×１０15ｃ
ｍ-3以下とする。ｐ型エピタキシャル層２の厚さは、１
０〜２０μｍ程度である。図４に示す半導体装置２００
は、最初にｐ型Ｓｉ基板１に所定の不純物濃度のｐ型エ
ピタキシャル層２をエピタキシャル成長し、その後は、
図１，２の半導体装置１００で説明したのと同様の工程
によって製造することができる。
ＭＯＳトランジスタ１１０と入出力保護ダイオード１２
０を、不純物濃度が５×１０15ｃｍ-3以上から３×１０
16ｃｍ-3以下のｐ型Ｓｉ基板１内に直接形成した。ＣＭ
ＯＳトランジスタ１１０と入出力保護ダイオード１２０
は、図４に示すように、ｐ型Ｓｉ基板１にｐ型エピタキ
シャル層２を形成し、ｐ型エピタキシャル層２内に形成
しても良い。図４に示す半導体装置２００においては、
ｐ型Ｓｉ基板１の不純物濃度を５×１０15ｃｍ -3以上か
ら３×１０16ｃｍ-3以下とし、ｐ型エピタキシャル層２
の不純物濃度を１×１０14ｃｍ-3以上から５×１０15ｃ
ｍ-3以下とする。ｐ型エピタキシャル層２の厚さは、１
０〜２０μｍ程度である。図４に示す半導体装置２００
は、最初にｐ型Ｓｉ基板１に所定の不純物濃度のｐ型エ
ピタキシャル層２をエピタキシャル成長し、その後は、
図１，２の半導体装置１００で説明したのと同様の工程
によって製造することができる。
【００３７】ｐ型エピタキシャル層２の厚さはｐ型Ｓｉ
基板１の厚さに比較して一桁以上小さいため、サージで
発生する電子及びホールは主としてｐ型Ｓｉ基板１を伝
播し、ｐ型エピタキシャル層２の影響はほとんどない。
従って、ｐ型Ｓｉ基板１の不純物濃度を５×１０15ｃｍ
-3以上から３×１０16ｃｍ-3以下に設定すれば、前記と
同様にサージで発生した電子またはホールの伝達を抑制
することができ、ＣＭＯＳトランジスタ１１０のラッチ
アップを防止することができる。
基板１の厚さに比較して一桁以上小さいため、サージで
発生する電子及びホールは主としてｐ型Ｓｉ基板１を伝
播し、ｐ型エピタキシャル層２の影響はほとんどない。
従って、ｐ型Ｓｉ基板１の不純物濃度を５×１０15ｃｍ
-3以上から３×１０16ｃｍ-3以下に設定すれば、前記と
同様にサージで発生した電子またはホールの伝達を抑制
することができ、ＣＭＯＳトランジスタ１１０のラッチ
アップを防止することができる。
【００３８】一方、図４の半導体装置２００において
は、ｐ型エピタキシャル層２の不純物濃度を、１×１０
14ｃｍ-3以上から５×１０15ｃｍ-3以下の範囲に設定し
ている。このｐ型エピタキシャル層２の不純物濃度は、
ｐ型Ｓｉ基板１の不純物濃度より低いため、ｐ型ウェル
４とｐ+ 型拡散層３３，５１，５２の不純物濃度をより
広い範囲で設定できる。従って、図４の半導体装置２０
０は、図１，２の半導体装置１００に較べて、ｐ型ウェ
ル４及びそこに形成されるＣＭＯＳトランジスタ１１０
におけるＮチャンネルＭＯＳトランジスタ１１２と入出
力保護ダイオード１２０の形成設計の自由度が大きい。
は、ｐ型エピタキシャル層２の不純物濃度を、１×１０
14ｃｍ-3以上から５×１０15ｃｍ-3以下の範囲に設定し
ている。このｐ型エピタキシャル層２の不純物濃度は、
ｐ型Ｓｉ基板１の不純物濃度より低いため、ｐ型ウェル
４とｐ+ 型拡散層３３，５１，５２の不純物濃度をより
広い範囲で設定できる。従って、図４の半導体装置２０
０は、図１，２の半導体装置１００に較べて、ｐ型ウェ
ル４及びそこに形成されるＣＭＯＳトランジスタ１１０
におけるＮチャンネルＭＯＳトランジスタ１１２と入出
力保護ダイオード１２０の形成設計の自由度が大きい。
【００３９】以上説明したラッチアップ防止の効果に加
えて、本発明ではＣＭＯＳトランジスタ１１０と入出力
保護素子として用いられる入出力保護ダイオード１２０
が、同じｐ型半導体基板１の基板内に形成され、外部保
護素子が使用されていていない。このため、製造コスト
も削減することができる。
えて、本発明ではＣＭＯＳトランジスタ１１０と入出力
保護素子として用いられる入出力保護ダイオード１２０
が、同じｐ型半導体基板１の基板内に形成され、外部保
護素子が使用されていていない。このため、製造コスト
も削減することができる。
【００４０】（第２の実施形態）第１の実施形態は、ｐ
型Ｓｉ基板の不純物濃度を最適にして、サージで発生し
た電子またはホールの伝達を抑制し、ＣＭＯＳトランジ
スタのラッチアップを防止するものであった。第２の実
施形態では、ｐ型Ｓｉ基板の不純物濃度に加えて、入出
力保護ダイオードの周囲を高濃度ｐ型領域で取り囲み、
電極を介して接地した構造に関する。以下、本実施形態
について図に基づいて説明する。
型Ｓｉ基板の不純物濃度を最適にして、サージで発生し
た電子またはホールの伝達を抑制し、ＣＭＯＳトランジ
スタのラッチアップを防止するものであった。第２の実
施形態では、ｐ型Ｓｉ基板の不純物濃度に加えて、入出
力保護ダイオードの周囲を高濃度ｐ型領域で取り囲み、
電極を介して接地した構造に関する。以下、本実施形態
について図に基づいて説明する。
【００４１】図５，６に、本実施形態における半導体装
置３００を示す。図５は本実施形態の半導体装置３００
の平面模式図であり、図６は、図５におけるＡ−Ａ’線
に沿った拡大断面模式図である。尚、第１の実施形態と
同様の部分については同一の符号をつけその説明を省略
する。
置３００を示す。図５は本実施形態の半導体装置３００
の平面模式図であり、図６は、図５におけるＡ−Ａ’線
に沿った拡大断面模式図である。尚、第１の実施形態と
同様の部分については同一の符号をつけその説明を省略
する。
【００４２】図５，６に示す本実施形態の半導体装置３
００では、図１，２に示す半導体装置１００と較べ、入
出力保護ダイオード１２０の周囲を取り囲む、高濃度ｐ
型領域７が追加された構造となっている。高濃度ｐ型領
域７は、コンタクト７１と電極７０を介して接地されて
いる。高濃度ｐ型領域７の不純物濃度は、ｐ型ウェル領
域４の不純物濃度より大きい不純物濃度を有し、例え
ば、不純物濃度は１．０×１０19ｃｍ-3で、最短幅１０
μｍ、深さ１０μｍに設定される。
００では、図１，２に示す半導体装置１００と較べ、入
出力保護ダイオード１２０の周囲を取り囲む、高濃度ｐ
型領域７が追加された構造となっている。高濃度ｐ型領
域７は、コンタクト７１と電極７０を介して接地されて
いる。高濃度ｐ型領域７の不純物濃度は、ｐ型ウェル領
域４の不純物濃度より大きい不純物濃度を有し、例え
ば、不純物濃度は１．０×１０19ｃｍ-3で、最短幅１０
μｍ、深さ１０μｍに設定される。
【００４３】図５，６に示す半導体装置３００の製造方
法は、ｐ型Ｓｉ基板１にｐ型ウェル領域４とｎ型ウェル
領域３を形成した後、所定部分に１×１０13ｃｍ-2の条
件でボロン（Ｂ）をイオン注入して、高濃度ｐ型領域７
を形成する。その後は、図１，２の半導体装置１００で
説明したのと同様の工程によって製造することができ
る。
法は、ｐ型Ｓｉ基板１にｐ型ウェル領域４とｎ型ウェル
領域３を形成した後、所定部分に１×１０13ｃｍ-2の条
件でボロン（Ｂ）をイオン注入して、高濃度ｐ型領域７
を形成する。その後は、図１，２の半導体装置１００で
説明したのと同様の工程によって製造することができ
る。
【００４４】本実施形態においては、入出力保護ダイオ
ード１２０を接地された高濃度ｐ型領域７で取り囲んで
いるので、サージで発生しｐ型半導体基板１で吸収しき
れなかった電子を、高濃度ｐ型領域７のホールと結合さ
せ吸収することができる。従って、ラッチアップのトリ
ガーとなる電子のＣＭＯＳトランジスタ１１０への伝達
を抑制することができ、ＣＭＯＳトランジスタ１１０の
ラッチアップを防止することができる。
ード１２０を接地された高濃度ｐ型領域７で取り囲んで
いるので、サージで発生しｐ型半導体基板１で吸収しき
れなかった電子を、高濃度ｐ型領域７のホールと結合さ
せ吸収することができる。従って、ラッチアップのトリ
ガーとなる電子のＣＭＯＳトランジスタ１１０への伝達
を抑制することができ、ＣＭＯＳトランジスタ１１０の
ラッチアップを防止することができる。
【００４５】高濃度ｐ型領域７は、図４に示したｐ型エ
ピタキシャル層２を形成した半導体装置２００に追加し
ても有効である。尚、この場合の高濃度ｐ型領域７の深
さは、図７に示した半導体装置４００のように、ｐ型エ
ピタキシャル層２の厚さより深くして、ｐ型半導体基板
１に到達させると効果的である。
ピタキシャル層２を形成した半導体装置２００に追加し
ても有効である。尚、この場合の高濃度ｐ型領域７の深
さは、図７に示した半導体装置４００のように、ｐ型エ
ピタキシャル層２の厚さより深くして、ｐ型半導体基板
１に到達させると効果的である。
【００４６】以上述べたように、本案によれば、外部保
護素子を用いることなしに、低コストで十分なサージ耐
量が得られ、且つＣＭＯＳトランジスタのラッチアップ
を防止した半導体装置を実現することができ、ＩＣ設計
技術向上に寄与するところ大である。
護素子を用いることなしに、低コストで十分なサージ耐
量が得られ、且つＣＭＯＳトランジスタのラッチアップ
を防止した半導体装置を実現することができ、ＩＣ設計
技術向上に寄与するところ大である。
【図１】本発明における第１の実施形態における半導体
装置の構造を示す平面模式図である。
装置の構造を示す平面模式図である。
【図２】本発明における第１の実施形態における半導体
装置の構造を示す拡大断面模式図である。
装置の構造を示す拡大断面模式図である。
【図３】本発明における半導体装置のｐ型Ｓｉ基板不純
物濃度に対するラッチアップ発生確率のシミュレーショ
ン結果である。
物濃度に対するラッチアップ発生確率のシミュレーショ
ン結果である。
【図４】本発明における第１の実施形態における半導体
装置の構造を示す拡大断面模式図である。
装置の構造を示す拡大断面模式図である。
【図５】本発明における第２の実施形態における半導体
装置の構造を示す平面模式図である。
装置の構造を示す平面模式図である。
【図６】本発明における第２の実施形態における半導体
装置の構造を示す拡大断面模式図である。
装置の構造を示す拡大断面模式図である。
【図７】本発明における第２の実施形態における半導体
装置の構造を示す拡大断面模式図である。
装置の構造を示す拡大断面模式図である。
１００，２００，３００，４００ 半導体装置
１１０ ＣＭＯＳトランジスタ
１１１ ＰチャンネルＭＯＳトランジスタ
１１２ ＮチャンネルＭＯＳトランジスタ
１２０ 入出力保護ダイオード
１ ｐ型半導体（Ｓｉ）基板
２ ｐ型エピタキシャル層
３ ｎ型ウェル
４ ｐ型ウェル
５１，５２ ベース
６１，６２ エミッタ
７ 高濃度ｐ型領域
８，７１ コンタクト
９ ゲート電極（ポリシリコン）
１０，７０ 導電パターン（Ａｌ）
１１ 層間絶縁膜（ＢＰＳＧ）
１２ ＬＯＣＯＳ
Claims (3)
- 【請求項１】 ｐ型半導体基板にＣＭＯＳトランジスタ
と入出力保護ダイオードが形成された半導体装置におい
て、 前記ｐ型半導体基板の不純物濃度が５×１０15ｃｍ-3以
上から３×１０16ｃｍ -3以下であり、 前記ｐ型半導体基板に形成された前記ｐ型半導体基板の
不純物濃度より大きな不純物濃度を有するｐ型ウェル領
域内に、前記ＣＭＯＳトランジスタにおけるＮチャンネ
ルＭＯＳトランジスタと前記入出力保護ダイオードが形
成され、 前記ｐ型半導体基板に形成されたｎ型ウェル領域内に、
前記ＣＭＯＳトランジスタにおけるＰチャンネルＭＯＳ
トランジスタが形成されたことを特徴とする半導体装
置。 - 【請求項２】 ｐ型半導体基板上にｐ型エピタキシャル
層が形成され、前記ｐ型エピタキシャル層にＣＭＯＳト
ランジスタと入出力保護ダイオードが形成された半導体
装置において、 前記ｐ型半導体基板の不純物濃度が５×１０15ｃｍ-3以
上から３×１０16ｃｍ -3以下であり、 前記ｐ型エピタキシャル層の不純物濃度が１×１０14ｃ
ｍ-3以上から５×１０ 15ｃｍ-3以下であり、 前記ｐ型エピタキシャル層に形成された前記ｐ型エピタ
キシャル層の不純物濃度より大きな不純物濃度を有する
ｐ型ウェル領域内に、前記ＣＭＯＳトランジスタにおけ
るＮチャンネルＭＯＳトランジスタと前記入出力保護ダ
イオードが形成され、 前記ｐ型エピタキシャル層に形成されたｎ型ウェル領域
内に、前記ＣＭＯＳトランジスタにおけるＰチャンネル
ＭＯＳトランジスタが形成されたことを特徴とする半導
体装置。 - 【請求項３】 前記入出力保護ダイオードの周囲を、前
記ｐ型ウェル領域の不純物濃度より大きい不純物濃度を
有する高濃度ｐ型領域で取り囲み、前記高濃度ｐ型領域
を電極を介して接地したことを特徴とする請求項１また
は２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002124146A JP3744460B2 (ja) | 2002-04-25 | 2002-04-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002124146A JP3744460B2 (ja) | 2002-04-25 | 2002-04-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318281A true JP2003318281A (ja) | 2003-11-07 |
| JP3744460B2 JP3744460B2 (ja) | 2006-02-08 |
Family
ID=29539240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002124146A Expired - Fee Related JP3744460B2 (ja) | 2002-04-25 | 2002-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3744460B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010000224A (ja) * | 2008-06-20 | 2010-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 生体認識装置 |
-
2002
- 2002-04-25 JP JP2002124146A patent/JP3744460B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010000224A (ja) * | 2008-06-20 | 2010-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 生体認識装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3744460B2 (ja) | 2006-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4917172B2 (ja) | 垂直型電流制御型シリコン・オン・インシュレータ（ｓｏｉ）デバイス及びそれを形成する方法 | |
| JP3675303B2 (ja) | 静電気保護回路が内蔵された半導体装置及びその製造方法 | |
| US7253480B2 (en) | Structure and fabrication method of electrostatic discharge protection circuit | |
| KR100885829B1 (ko) | 반도체 디바이스 및 보호 회로 | |
| JPH09115999A (ja) | 半導体集積回路装置 | |
| JPH04345064A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3090081B2 (ja) | 半導体装置 | |
| JP2007335440A (ja) | 半導体装置の静電破壊保護方法及び静電破壊保護装置 | |
| JP3144330B2 (ja) | 半導体装置 | |
| US20150187752A1 (en) | Bi-directional esd protection device | |
| JP3888912B2 (ja) | 半導体集積回路装置 | |
| JP2007335441A (ja) | 静電破壊保護装置 | |
| TW201318141A (zh) | 半導體裝置 | |
| JP2007220814A (ja) | 半導体装置 | |
| JP3244065B2 (ja) | 半導体静電保護素子及びその製造方法 | |
| JP2016526800A (ja) | トレンチの下にシンカー拡散を有するバイポーラトランジスタ | |
| JP2004363136A (ja) | 半導体回路装置 | |
| JP3744460B2 (ja) | 半導体装置 | |
| JP4479041B2 (ja) | 半導体装置及びその製造方法 | |
| JP6972691B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH05335410A (ja) | 半導体装置およびその製造方法 | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| JP2014038922A (ja) | 半導体装置 | |
| JP3237269B2 (ja) | 半導体装置及びその製造方法 | |
| JP2009038101A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040528 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051101 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051114 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |