JP2003316567A

JP2003316567A - 除算器、露出制御装置および撮像装置

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Publication number: JP2003316567A
Application number: JP2002122950A
Authority: JP
Inventors: Haruhisa Kurane; 治久倉根
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-04-24
Filing date: 2002-04-24
Publication date: 2003-11-07

Abstract

(57)【要約】【課題】回路規模の増大を抑制しつつ、除算器の高速
化を図る。【解決手段】Ｎビットシフタ２１にて被除数ＡのＮビ
ットシフト値を算出するとともに、２Ｎビットシフタ２
２にて被除数Ａの２Ｎビットシフト値を算出し、乗算器
２３にて被除数Ａの２Ｎビットシフト値と減算器２５か
らの減算結果を乗算し、減算器２４にて被除数ＡのＮビ
ットシフト値と乗算器２３からの乗算結果との差分を算
出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は除算器、露出制御装
置および撮像装置に関し、特に、露出制御時の輝度測光
演算に適用して好適なものである。

【０００２】

【従来の技術】従来の撮像装置では、イメージセンサか
ら出力された映像信号に基づいて輝度を測光し、測光さ
れた輝度を輝度目標値に一致させることにより、露出制
御を行うことが行われている。ここで、輝度を測光する
場合、イメージセンサの所定エリア内の画素値を積算
し、その積算値を画素数で除算する方法が採られてい
る。

【０００３】この時、除数をＢ、被除数をＡとし、除算
結果ＹとしてＡ／Ｂを算出する場合、被除数Ａから除数
Ｂを引き、その余りＣをレジスタに格納し、再度余りＣ
から除数Ｂを引くという動作を繰り返すことが通常行わ
れている。図１６は、従来の除算器の概略構成を示すブ
ロック図である。図１６において、被除数Ａはシフタ２
０１に入力され、除数Ｂは減算器２０３および除算制御
器２０５に入力される。そして、予め設定された演算精
度のビット数Ｄに応じて、被除数Ａがシフタ２０１にて
ビットシフトされる。

【０００４】また、マルチプレクサ２０２にて、シフタ
２０１によりシフトされた被除数Ａが選択され、この選
択された被除数Ａが減算器２０３に入力される。そし
て、減算器２０３にて、被除数Ａから除数Ｂが減算さ
れ、余りＣがレジスタ２０４および除算制御器２０５に
出力される。そして、除算制御器２０５は、最初の除算
サイクルが終了すると、余りＣを格納させるための制御
信号ＣＳをレジスタ２０４に出力し、レジスタ２０４は
制御信号ＣＳを除算制御器２０５から受け取ると、余り
Ｃを格納する。

【０００５】そして、除算制御器２０５は、次サイクル
以降、マルチプレクサ２０２からの減算器２０３への出
力を、シフタ２０１側からレジスタ２０４に切り替える
ことにより、マルチプレクサ２０２を介してレジスタ２
０４に格納されている余りＣを減算器２０３に入力させ
る。そして、余りＣが減算器２０３に入力されると、減
算器２０３にて、余りＣから除数Ｂが減算され、その時
の余りＣがレジスタ２０４および除算制御器２０５に出
力される。

【０００６】以上の動作を繰り返し、余りＣが除数Ｂよ
りも小さくなると、除算制御器２０５は計算を終了し、
演算精度に応じて除算結果Ｙを算出し、外部に出力す
る。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
除算器では、被除数Ａおよび除数Ｂによっては、除算計
算のサイクル数が異なるとともに、１００〜１０００サ
イクル以上要することがあり、高速な除算動作の妨げに
なるだけでなく、応用範囲も限定されるという問題があ
った。

【０００８】一方、図１６の除算器で高速動作を実現し
ようとすると、多数のコンパレータや乗算器を併用する
必要があり、システムが複雑化するとともに、回路規模
も巨大化し、コストアップを招くという問題があった。
そこで、本発明の目的は、回路規模の増大を抑制しつ
つ、除算演算の高速化を図ることが可能な除算器、露出
制御装置および撮像装置を提供することである。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１記載の除算器によれば、除数を２のＮ
乗（Ｎは正の整数）で近似した時の被除数のＮビットシ
フト結果に基づいて、除算結果を算出する除算処理手段
を備えることを特徴とする。これにより、Ｎビットシフ
タを設けて被除数のビットシフトを行うことで、除算結
果を算出することが可能となり、回路規模の増大を抑制
しつつ、除算演算の高速化を図ることが可能となる。

【００１０】また、請求項２記載の除算器によれば、前
記被除数の２Ｎビットシフト結果に基づいて、前記除算
処理手段により算出された除算結果を補正する補正手段
をさらに備えることを特徴とする。これにより、Ｎビッ
トシフタに２Ｎビットシフタを追加することで、Ｎビッ
トシフトにより得られた除算結果を容易に補正すること
が可能となり、除算演算の高速性を維持しつつ、除算精
度を容易に向上させることが可能となる。

【００１１】また、請求項３記載の除算器によれば、前
記補正手段は、前記除数と前記２のＮ乗との差分を前記
２Ｎビットシフト結果の乗算する乗算手段と、前記Ｎビ
ットシフト結果から前記乗算手段による乗算結果を減算
する減算手段を備えることを特徴とする。これにより、
乗算手段および減算手段を追加することで、ビットシフ
トにより得られた除算結果を容易に補正することが可能
となり、回路規模の増大を抑制しつつ、除算精度を向上
させることが可能となる。

【００１２】また、請求項４記載の除算器によれば前記
除数のビットシフト結果の大小関係に基づいて、２のＮ
乗の値が前記除数に最も近くなるＮの値を算出するＮ値
算出手段をさらに備えることを特徴とする。これによ
り、除数のビットシフトを行うことで、除数を２のＮ乗
の値で精度よく近似することが可能となり、回路規模の
増大を抑制しつつ、被除数のＮビットシフトによる除算
精度を容易に向上させることが可能となる。

【００１３】また、請求項５記載の除算器によれば、除
数を２のＮ乗（Ｎは正の整数）で近似した時の被除数を
Ｎビット分ビットシフトするＮビットシフタと、前記被
除数を２Ｎビット分ビットシフトする２Ｎビットシフタ
と、前記除数から２のＮ乗の値を減算する第１減算器
と、前記第１減算器による減算結果と前記被除数の２Ｎ
ビットシフト結果とを乗算する乗算器と、前記被除数の
Ｎビットシフト結果から前記乗算器による乗算結果を減
算する第２減算器とを備えることを特徴とする。

【００１４】これにより、簡単な回路構成で除算演算を
実現することが可能となるとともに、除算演算をクロッ
ク換算で１サイクルで実現することが可能となり、回路
規模の増大を抑制しつつ、除算演算の高速化を図ること
が可能となる。また、請求項６記載の除算器によれば、
除数を２のＮ乗（Ｎは正の整数）で近似した時の被除数
をＮビット分ビットシフトするＮビットシフタと、前記
被除数を２Ｎビット分ビットシフトする２Ｎビットシフ
タと、前記除数と２のＮ乗の値とを比較する比較器と、
前記除数から２のＮ乗の値を減算する第１減算器と、２
のＮ乗の値から前記除数を減算する第２減算器と、前記
比較器による比較結果に基づいて、前記第１減算器によ
る減算結果または前記第２減算器による減算結果を選択
する第１選択器と、前記第１選択器による選択結果と前
記被除数の２Ｎビットシフト結果とを乗算する乗算器
と、前記被除数のＮビットシフト結果から前記乗算器に
よる乗算結果を減算する第３減算器と、前記被除数のＮ
ビットシフト結果と前記乗算器による乗算結果とを加算
する加算器と、前記比較器による比較結果に基づいて、
前記第３減算器による減算結果または前記加算器による
加算結果を選択する第２選択器とを備えることを特徴と
する。

【００１５】これにより、簡単な回路構成を付加するこ
とで、除数と２のＮ乗との大小にかかわらず、除算演算
を実現することが可能となるとともに、除算演算をクロ
ック換算で１サイクルで実現することが可能となる。ま
た、請求項７記載の除算器によれば、前記除数と２のＮ
乗の値との比較結果に基づいて、前記除数と前記被除数
に共通の乗算定数を乗算する通分器をさらに備えること
を特徴とする。

【００１６】これにより、除数と２のＮ乗の値とが離れ
ている場合においても、除数を２のＮ乗の値に容易に近
づけることができ、除算演算の高速性を損なうことな
く、被除数のＮビットシフトによる除算精度を向上させ
ることができる。また、請求項８記載の除算器によれ
ば、前記乗算定数は、ｈ＋ｉ＊１／２＋ｊ＊１／２²＋
ｋ＊１／２³＋ｌ＊１／２⁴＋ｍ＊１／２⁵＋ｎ＊１／２⁶
＋・・・（ｈ＝０または１、ｉ＝０または１または−
１、ｊ＝０または１または−１、ｋ＝０または１または
−１、ｌ＝０または１または−１、ｍ＝０または１また
は−１、ｎ＝０または１または−１・・・）であること
を特徴とする。

【００１７】これにより、乗算処理をビットシフトと加
算だけで行うことが可能となり、回路規模の増大を抑制
しつつ、高速な乗算演算を実現することが可能となる。
また、請求項９記載の除算器によれば、前記通分器は、
前記乗算定数の異なる複数のビットシフト乗算器を備
え、前記ビットシフト乗算器による除数との乗算結果が
２のＮ乗の値に最も近くなるように、前記乗算定数を選
択することを特徴とする。

【００１８】これにより、乗算処理をビットシフトと加
算だけで行うことが可能となるとともに、除数と２のＮ
乗の値とが離れている場合においても、ビットシフト乗
算器を選択するだけで、除数を２のＮ乗の値に容易に近
づけることができ、回路規模の増大を抑制しつつ、被除
数のＮビットシフトによる除算精度を容易に向上させる
ことができる。

【００１９】また、請求項１０記載の除算器によれば、
前記除数が１から所定の範囲に収まるビットシフト数を
算出するビットシフト数算出手段と、前記ビットシフト
数に基づいて、前記Ｎの値を算出するＮ値算出手段をさ
らに備えることを特徴とする。これにより、除数のビッ
トシフトを行うことで、除数の近傍の２のＮ乗の値を見
つけることができ、回路規模の増大を抑制しつつ、被除
数のＮビットシフトによる除算精度を容易に向上させる
ことができる。

【００２０】また、請求項１１記載の露出制御装置によ
れば、映像信号の画素値を積算する積算器と、前記積算
器による積算結果を所定の画素数で除算する除算器と、
前記除算器による除算結果と輝度目標値との比較結果に
基づいて、輝度制御を行う輝度制御部とを備える露出制
御装置において、前記除算器は、除数を２のＮ乗（Ｎは
正の整数）で近似した時の被除数のＮビットシフト結果
に基づいて、除算結果を算出する除算処理手段と、前記
被除数の２Ｎビットシフト結果に基づいて、前記除算処
理手段により算出された除算結果を補正する補正手段と
を備えることを特徴とする。

【００２１】これにより、Ｎビットシフタおよび２Ｎビ
ットシフタを設けて被除数のビットシフトを行うこと
で、露出制御を行うための最低限の演算精度を確保しつ
つ、除算結果を算出することが可能となり、露出制御の
高速化を図ることが可能となることから、システムの複
雑化を抑制しつつ、露出制御の応用範囲を容易に拡大す
ることが可能となる。

【００２２】また、請求項１２記載の撮像装置によれ
ば、撮像を行う撮像素子と、撮像素子から出力される映
像信号の利得制御を行う利得制御部と、前記利得制御さ
れた映像信号の画素値を積算する積算器と、前記積算器
による積算結果を所定の画素数で除算する除算器と、前
記除算器による除算結果と輝度目標値との比較結果に基
づいて、前記利得制御部の利得および前記撮像素子のシ
ャッタ速度を制御する輝度制御部とを備える撮像装置に
おいて、前記除算器は、除数を２のＮ乗（Ｎは正の整
数）で近似した時の被除数のＮビットシフト結果に基づ
いて、除算結果を算出する除算処理手段と、前記被除数
の２Ｎビットシフト結果に基づいて、前記除算処理手段
により算出された除算結果を補正する補正手段とを備え
ることを特徴とする。

【００２３】これにより、Ｎビットシフタおよび２Ｎビ
ットシフタを設けて被除数のビットシフトを行うこと
で、露出制御を行うための最低限の演算精度を確保しつ
つ、除算結果を算出することが可能となり、露出制御の
高速化を図ることが可能となることから、撮像素子の高
解像度化に容易に対応することが可能となる。

【００２４】

【発明の実施の形態】以下、本発明の実施形態に係る除
算器について、図面を参照しながら説明する。図１は、
本発明の一実施形態に係る撮像装置の概略構成を示すブ
ロック図である。

【００２５】図１において、イメージセンサ１により撮
像された画像は映像信号に変換され、プログラマブルゲ
インアンプ２に入力される。そして、プログラマブルゲ
インアンプ２にて、映像信号の利得制御が行われた後、
Ａ／Ｄコンバータ３でＡ／Ｄ変換され、輝度測光ブロッ
ク４に入力される。ここで、輝度測光ブロック４には、
積算器４ａおよび除算器４ｂが設けられ、積算器４ａ
は、イメージセンサ１の所定エリア内の画素値を積算
し、除算器４ｂは、積算器４ａにより積算された積算値
を画素数で除算することにより、撮像画像の輝度を求め
る。

【００２６】そして、輝度測光ブロック４は、撮像画像
の輝度を求めると、その値を評価値ＨＶとして輝度制御
ブロック５に出力する。輝度制御ブロック５は、輝度測
光ブロック４から評価値ＨＶを取得すると、その評価値
ＨＶを輝度目標値ＫＭと比較する。そして、輝度制御ブ
ロック５は、評価値ＨＶが輝度目標値ＫＭに一致するよ
うに、プログラマブルゲインアンプ２のゲインＧおよび
イメージセンサ１のシャッタスピードＳＰを制御する。

【００２７】図２は、図１の積算器４ａの概略構成を示
すブロック図である。図２において、積算制御器１１に
は、映像信号領域信号ＺＳ、フレーム同期信号ＦＳおよ
びピクセル同期信号ＰＳが入力される。ここで、映像信
号領域信号ＺＳは、有効な映像信号がイメージセンサ１
から出力されていることを示し、フレーム同期信号ＦＳ
は、あるフレームの映像信号の出力が開始したことを示
し、ピクセル同期信号ＰＳは、映像信号の各画素に同期
したクロックを示す。

【００２８】また、イメージセンサ１からの映像信号と
計算用レジスタ１３の格納値が加算器１２に出力され
る。そして、積算制御器１１は、フレーム同期信号ＦＳ
に同期して、リセット信号ＲＳを計算用レジスタ１３に
出力することにより、計算用レジスタ１３をリセットす
る。

【００２９】そして、積算制御器１１は、映像信号領域
信号ＺＳが入力されると、ピクセル同期信号ＰＳに同期
して加算制御信号ＡＳを計算用レジスタ１３に出力し、
加算器１２からの出力を計算用レジスタ１３に格納させ
ることにより、積算処理を行う。そして、積算制御器１
１は、次のフレーム同期信号ＦＳが出力されると、積算
終了信号ＥＳを積算結果レジスタ１４に出力することに
より、計算用レジスタ１３に格納されている積算値を積
算結果レジスタ１４にホールドさせる。

【００３０】図３は、本発明の第１実施形態に係る除算
器の概略構成を示すブロック図である。なお、この第１
実施形態は、ビットシフト演算に基づいて、除算処理を
行うようにしたものである。図３において、Ｎビットシ
フタ２１、２Ｎビットシフタ２２、乗算器２３および減
算器２４、２５が設けられている。

【００３１】そして、被除数ＡがＮビットシフタ２１お
よび２Ｎビットシフタ２２に入力され、Ｎビットシフタ
２１にて被除数ＡのＮビットシフト値が算出されるとと
もに、２Ｎビットシフタ２２にて被除数Ａの２Ｎビット
シフト値が算出される。また、除数Ｂおよび２^Nの値
（Ｎは整数）が減算器２５に入力され、減算器２５にて
除数Ｂと２^Nの値との差分が算出される。

【００３２】そして、乗算器２３にて、被除数Ａの２Ｎ
ビットシフト値と減算器２５からの減算結果が乗算さ
れ、さらに、減算器２４にて、被除数ＡのＮビットシフ
ト値と乗算器２３からの乗算結果との差分が算出され
る。ここで、Ｙ＝Ａ／Ｂを求めるために、まず、以下の
式を考える。Ｙ＝１／Ｘ・・・（１）この時、Ｘの値に対して以下の仮定をとる。

【００３３】Ｘ＝（２^N＋Ｅ）かつ０＜Ｅ＜＜２^N（Ｅ、Ｎは整数）・・・（２）Ｘの値を（２）式のように仮定すると、（１）式は以下
のようになる。Ｙ＝１／（２^N＋Ｅ）・・・（３）ここで、Ｙ´＝１／２^N−Ｅ＊１／２^2*N と置くと、（２）式の条件を満たす場合、Ｙ値とＹ´値
とはほぼ同じ値になる。

【００３４】（４）式において、２項目は１次微分であ
り、例えば、１／Ｚ（Ｚは整数値）を考えると、その１
次微分は−１／Ｚ²である。ここで、Ｚ＝２^Nと仮定する
と、１／Ｚの１次微分は、以下のようになる。 −１／Ｚ²＝−１／（２^N）²＝−１／２^2*N・・・（５）（５）式は、（４）式の２項目に相当する。このため、
（５）式の１次微分値に対して２^Nからの誤差分Ｅを乗
じた数（（４）式の２項目）を（４）式の１項目に加え
ることにより、Ｙの近似値を求めることができる次に、
除数をＢ、被除数をＡとし、Ｙ＝Ａ／Ｂを考える。

【００３５】また、除数Ｂは正の整数とし、Ｂ＝（２^N＋Ｅ）かつ０＜Ｅ＜＜２^N（Ｅ、Ｎは整数）・・・（６）とする。この場合、以上の考察に基づいて、Ｙ＝Ａ／Ｂ
をＹ´＝Ａ／２^N−（Ｂ−２^N）＊Ａ／２^2*N・・・（７）で近似することができる。

【００３６】ここで、（７）式の１項目のＡ／２^Nは、
被除数ＡのＮビットシフト値であり、Ｎビットシフタ２
１で求めることができる。また、（７）式の２項目のＡ
／２^2*Nは、被除数Ａの２Ｎビットシフト値であり、２
Ｎビットシフタ２２で求めることができる。また、
（７）式の２項目の（Ｂ−２^N）は、除数Ｂと２^Nの値と
の差分であり、減算器２５で求めることができる。

【００３７】また、（７）式の２項目の（Ｂ−２^N）と
Ａ／２^2*Nとの乗算は乗算器２３で求めることができ
る。また、（７）式の１項目と２項目との差分は減算器
２４で求めることができる。この結果、（７）式を図１
の構成で実現することができ、Ｙ＝Ａ／Ｂの近似値Ｙ´
を図１の構成で求めることができ、（６）式の条件を満
たす場合には、Ｙ値とＹ´値とはほぼ一致するため、図
３の構成でＹ＝Ａ／Ｂを求めることができる。

【００３８】ここで、図３の除算器は、Ｎビットシフタ
２１、２Ｎビットシフタ２２、乗算器２３および減算器
２４、２５からなる簡単な構成であり、除算器の回路規
模を小さくすることが可能となるとともに、計算に要す
る伝播時間を短くすることが可能となることから、１サ
イクルで除算処理を行うことが可能となる。図４は、本
発明の一実施形態に係るビットシフタの概略構成を示す
ブロック図である。

【００３９】図４において、ビットシフタには、入力値
レジスタＲＩおよび出力値レジスタＲＯが設けられてい
る。そして、例えば、入力値レジスタＲＩに格納された
８ビットの正数に、シフト数に対応した拡張ビットを付
加することにより、ビットシフトを行うことができる。
このため、図３のＮビットシフタ２１および２Ｎビット
シフタ２２のハードウェア構成を簡単な回路で実現する
ことができ、除算器の回路規模を容易に小さくすること
が可能となる。

【００４０】図５は、本発明の第２実施形態に係る除算
器の概略構成を示すブロック図である。なお、この第２
実施形態は、除数Ｂと２^Nの値の大小にかかわりなく、
ビットシフト演算による除算処理を行えるようにしたも
のである。図５において、Ｎビットシフタ３１、２Ｎビ
ットシフタ３２、乗算器３３、減算器３４、３７、３
８、加算器５、選択器３６、４０および比較器３９が設
けられている。

【００４１】そして、被除数ＡがＮビットシフタ３１お
よび２Ｎビットシフタ３２に入力され、Ｎビットシフタ
３１にて被除数ＡのＮビットシフト値が算出されるとと
もに、２Ｎビットシフタ３２にて被除数Ａの２Ｎビット
シフト値が算出される。また、除数Ｂおよび２^Nの値
（Ｎは整数）が減算器３７、３８および比較器３９に入
力され、減算器３７にて除数Ｂと２^Nの値との差分が算
出されるとともに、減算器３８にて２^Nの値と除数Ｂと
の差分が算出される。

【００４２】そして、比較器３９にて除数Ｂと２^Nの値
との大小関係が判別され、比較器３９は、除数Ｂが２^N
の値以上の場合、０を出力し、除数Ｂが２^Nの値より小
さい場合、１を出力する。そして、除数Ｂが２^Nの値以
上の場合、比較器３９から選択器４０に０が出力され、
選択器４０は比較器３９から０が入力されると、減算器
３７からの減算結果を選択して、乗算器３３に出力す
る。

【００４３】そして、減算器３７からの減算結果が乗算
器３３に出力されると、乗算器３３にて、被除数Ａの２
Ｎビットシフト値と減算器３７からの減算結果が乗算さ
れ、さらに、減算器３４にて、被除数ＡのＮビットシフ
ト値と乗算器３３からの乗算結果との差分が算出される
とともに、加算器３５にて、被除数ＡのＮビットシフト
値と乗算器３３からの乗算結果とが加算される。

【００４４】そして、除数Ｂが２^Nの値以上の場合、比
較器３９から選択器３６に０が出力され、選択器３６
は、比較器３９から０が入力されると、減算器３４から
の減算結果を選択して、減算結果Ｙ´として出力する。
一方、除数Ｂが２^Nの値より小さい場合、比較器３９か
ら選択器４０に１が出力され、選択器４０は比較器３９
から１が入力されると、減算器３８からの減算結果を選
択して、乗算器３３に出力する。

【００４５】そして、減算器３８からの減算結果が乗算
器３３に出力されると、乗算器３３にて、被除数Ａの２
Ｎビットシフト値と減算器３８からの減算結果が乗算さ
れ、さらに、減算器３４にて、被除数ＡのＮビットシフ
ト値と乗算器３３からの乗算結果との差分が算出される
とともに、加算器３５にて、被除数ＡのＮビットシフト
値と乗算器３３からの乗算結果とが加算される。

【００４６】そして、除数Ｂが２^Nの値より小さい場
合、比較器３９から選択器３６に１が出力され、選択器
３６は、比較器３９から１が入力されると、加算器３５
からの加算結果を選択して、減算結果Ｙ´として出力す
る。ここで、図５の構成では、除数をＢ、被除数をＡと
した場合、Ｂ＝（２^N＋Ｅ）かつ０≦Ｅ＜＜２^N（Ｅ、Ｎは整数）・・・（８）Ｂ＝（２^N＋Ｅ）かつ０≦Ｅ＜＜２^N かつＥ＜０（Ｅ、Ｎは整数）・・・（９）という条件で、Ｙ＝Ａ／Ｂの近似値Ｙ´を算出すること
ができる。

【００４７】このため、除数Ｂが２^Nの近傍値であれ
ば、除数Ｂが２^Nよりも大きくても、除数Ｂが２^Nよりも
小さくても、除算処理を行うことが可能となる。また、
この場合でも、図３の構成に対して、選択器３６、４０
や比較器３９などの小規模な回路構成の付加で済ますこ
とができ、小さな回路規模で除算器を実現することが可
能となるとともに、１サイクルで除算処理を行うことが
可能となる。

【００４８】なお、上述した実施形態では、Ｎの値を固
定すると、除数Ｂの値によっては、除数Ｂが２^Nの値か
ら離れる場合がある。この結果、（２）式の条件または
（８）、（９）式の条件を満たさなくなり、（７）式の
近似精度が劣化する。このため、除数Ｂが２^Nの値にな
るべく近くなるように、除数Ｂの値を変更するか、Ｎの
値を可変にすることが好ましい。

【００４９】ここで、除数Ｂの値を変更する場合、除算
結果が変わらないようにするため、除数Ｂおよび被除数
Ａの通分処理を行う方法が考えられる。また、Ｎの値を
可変にする場合、除数Ｂが２^Nの値になるべく近くなる
ように、Ｎの値をサーチする方法が考えられる。図６
は、本発明の第３実施形態に係る除算器の概略構成を示
すブロック図である。なお、第３実施形態は、除数Ｂが
２^Nの値になるべく近くなるように、除数Ｂおよび被除
数Ａの通分処理を行うようにしたものである。

【００５０】図６において、除算器５４に加え、通分器
５１、５２および乗算定数設定器５３が設けられてい
る。ここで、除算器５４としては、図３の構成または図
５の構成のどちらでもよい。そして、除数Ｂおよび被除
数Ａは、通分器５１、５２をそれぞれ介して除算器５４
に入力される。

【００５１】そして、除数Ｂおよび被除数Ａが通分器５
１、５２に入力されると、通分器５１、５２にて、共通
の乗算定数が除数Ｂおよび被除数Ａに乗算される。ここ
で、除数Ｂおよび被除数Ａに乗算される乗算定数は、乗
算定数設定器５３により設定され、乗算定数設定器５３
には、除数Ｂおよび２^Nの値が入力される。

【００５２】そして、乗算定数設定器５３は、除数Ｂと
２^Nの値とを比較し、除数Ｂが２^Nの値に近くなるよう
に、乗算定数を設定する。図７は、図６の通分器の構成
例を示すブロック図である。図７において、通分器５
１、５２には、ビットシフト乗算器６１ａ〜６１ｅおよ
び選択器６２が設けられ、ビットシフト乗算器６１ａ〜
６１ｅの乗算定数は、例えば、２．０、１．５、１．
０、０．７５、０．５にそれぞれ設定されている。

【００５３】ここで、ビットシフト乗算器６１ａ〜６１
ｅの乗算定数を、ｈ＋ｉ＊１／２＋ｊ＊１／２²＋ｋ＊
１／２³＋ｌ＊１／２⁴＋ｍ＊１／２⁵＋ｎ＊１／２⁶＋・
・・（ｈ＝０または１、ｉ＝０または１または−１、ｊ
＝０または１または−１、ｋ＝０または１または−１、
ｌ＝０または１または−１、ｍ＝０または１または−
１、ｎ＝０または１または−１・・・）・・・（１
０）により表すものとすると、ビットシフト乗算器６１
ａ〜６１ｅを図８の構成で実現することができる。

【００５４】図８は、図７のビットシフト乗算器６１ａ
〜６１ｅの構成例を示すブロック図である。図８におい
て、各ビットシフト乗算器６１ａ〜６１ｅには、ビット
シフタ７１ａ〜７１ｃ、係数乗算器７２ａ〜７２ｄおよ
び加算器７３が設けられている。ここで、各ビットシフ
タ７１ａ〜７１ｃは、１ビットシフタ、２ビットシフ
タ、３ビットシフタ、・・・からそれぞれ構成され、各
係数乗算器７２ａ〜７２ｃの係数は、ビットシフト乗算
器６１ａ〜６１ｅの乗算定数に対応して、０または１ま
たは−１のいずれかに設定され、係数乗算器７２ｄの係
数は、ビットシフト乗算器６１ａ〜６１ｅの乗算定数に
対応して、０または１のいずれかに設定される。

【００５５】そして、各ビットシフト乗算器６１ａ〜６
１ｅの入力値が、各ビットシフタ７１ａ〜７１ｃおよび
加算器７３に入力され、ビットシフタ７１ａ〜７１ｃに
て、入力値の１ビットシフト、２ビットシフト、３ビッ
トシフト、・・・がそれぞれ行われる。そして、各ビッ
トシフタ７１ａ〜７１ｃにてビットシフトが行われた各
入力値は、係数乗算器７２ａ〜７２ｃにそれぞれ入力さ
れ、係数乗算器７２ａ〜７２ｃにて、０または１または
−１のいずれかの係数が乗算されるとともに、ビットシ
フトが行われる前の入力値は、係数乗算器７２ｄに入力
され、係数乗算器７２ｄにて、０または１のいずれかの
係数が乗算される。

【００５６】そして、係数乗算器７２ａ〜７２ｄにて０
または１または−１のいずれかの係数が乗算された各入
力値は、加算器７３に入力され、加算器７３にてこれら
の値が加算された後、出力値として出力される。このた
め、出力値として（１０）式で求めた乗算定数を出力す
ることができ、ビットシフト乗算器６１ａ〜６１ｅを、
ビットシフタ７１ａ〜７１ｃなどの小規模な回路構成で
実現することが可能となることから、除算処理に通分処
理を付加した場合においても、回路規模の増大を抑制し
つつ、高速演算を可能とすることができる。

【００５７】そして、図７において、除数Ｂおよび被除
数Ａは、各ビットシフト乗算器６１ａ〜６１ｅにそれぞ
れ入力され、２．０、１．５、１．０、０．７５、０．
５の乗算定数が乗算された除数Ｂおよび被除数Ａが、選
択器６２にそれぞれ入力される。そして、選択器６２
は、２．０、１．５、１．０、０．７５、０．５の乗算
定数が乗算された除数Ｂおよび被除数Ａがそれぞれ入力
されると、乗算定数選択信号ＳＬに基づいて、２．０、
１．５、１．０、０．７５、０．５のいずれかの乗算定
数が乗算された除数Ｂおよび被除数Ａを、通分出力とし
て選択する。

【００５８】ここで、乗算定数選択信号ＳＬは、通分後
の除数Ｂが２^Nの値に近くなるようなビットシフト乗算
器６１ａ〜６１ｅの出力が選択されるように、選択器６
２の出力を制御する。図９は、図６の乗算定数設定器５
３の第１構成例を示すブロック図である。図９におい
て、レベル設定器Ｌ１〜Ｌ４、比較器８１ａ〜８１ｄお
よびコード生成器８２が設けられている。

【００５９】ここで、Ｎの値は、例えば、１２に固定さ
れているものとすると、レベル設定器Ｌ１〜Ｌ４に設定
されるレベル値を、２^N＝２¹²＝４０９６に基づいて設
定する。例えば、レベル設定器Ｌ１のレベル値を４０９
６＊１．６＝６５５３、レベル設定器Ｌ２のレベル値を
４０９６＊１．２＝４９１５、レベル設定器Ｌ３のレベ
ル値を４０９６＊０．８＝３２７６、レベル設定器Ｌ４
のレベル値を４０９６／２＊１．１５＝２３５５に設定
する。

【００６０】そして、レベル設定器Ｌ１〜Ｌ４に設定さ
れたレベル値が比較器８１ａ〜８１ｄにそれぞれ入力さ
れるとともに、除数Ｂが比較器８１ａ〜８１ｄにそれぞ
れ入力される。そして、各比較器８１ａ〜８１ｄにて、
レベル設定器Ｌ１〜Ｌ４に設定されたレベル値と除数Ｂ
がそれぞれ比較され、その比較結果がコード生成器８２
にそれぞれ出力される。

【００６１】そして、コード生成器８２は、各比較器８
１ａ〜８１ｄから出力された比較結果に基づいて、乗算
定数選択信号ＳＬを図７の選択器６２に出力する。図１
０は、図９のコード生成器８２のコード生成例を示す図
である。図１０において、コード生成器８２は、比較器
８１ａ〜８１ｄの比較結果（Ｃ１、Ｃ２、Ｃ３、Ｃ４）
が（１１１１）の場合、すわわち、６５５３≦Ｂの場
合、乗算定数選択信号ＳＬとして生成コード４を出力す
る。

【００６２】また、比較器８１ａ〜８１ｄの比較結果
（Ｃ１、Ｃ２、Ｃ３、Ｃ４）が（０１１１）の場合、す
わわち、４９１５≦Ｂ＜６５５３の場合、乗算定数選択
信号ＳＬとして生成コード３を出力する。また、比較器
８１ａ〜８１ｄの比較結果（Ｃ１、Ｃ２、Ｃ３、Ｃ４）
が（００１１）の場合、すわわち、３２７６≦Ｂ＜４９
１５の場合、乗算定数選択信号ＳＬとして生成コード２
を出力する。

【００６３】また、比較器８１ａ〜８１ｄの比較結果
（Ｃ１、Ｃ２、Ｃ３、Ｃ４）が（０００１）の場合、す
わわち、２３５５≦Ｂ＜３２７６の場合、乗算定数選択
信号ＳＬとして生成コード１を出力する。また、比較器
８１ａ〜８１ｄの比較結果（Ｃ１、Ｃ２、Ｃ３、Ｃ４）
が（００００）の場合、すわわち、Ｂ＜２３５５の場
合、乗算定数選択信号ＳＬとして生成コード０を出力す
る。

【００６４】そして、図７の選択器６２は、乗算定数選
択信号ＳＬとして生成コード４が入力された場合、ビッ
トシフト乗算器６１ｅからの入力値Ｍ５を通分出力とし
て出力し、乗算定数選択信号ＳＬとして生成コード３が
入力された場合、ビットシフト乗算器６１ｄからの入力
値Ｍ４を通分出力として出力し、乗算定数選択信号ＳＬ
として生成コード２が入力された場合、ビットシフト乗
算器６１ｃからの入力値Ｍ３を通分出力として出力し、
乗算定数選択信号ＳＬとして生成コード１が入力された
場合、ビットシフト乗算器６１ｂからの入力値Ｍ２を通
分出力として出力し、乗算定数選択信号ＳＬとして生成
コード０が入力された場合、ビットシフト乗算器６１ａ
からの入力値Ｍ１を通分出力として出力する。

【００６５】これにより、ビットシフト乗算器６１ａ〜
６１ｅや比較器８１ａ〜８１ｄなどの小規模な回路構成
を用いることで、除数Ｂが２^Nの値に近くなるように通
分処理することが可能となり、除数Ｂが２^Nの値から離
れている場合においても、除算精度の劣化を抑制しつ
つ、高速除算を可能とすることができる。図１１は、図
６の乗算定数設定器の第２構成例を示すブロック図であ
る。

【００６６】図１１において、想定するＮの数分だけ上
位ビットセレクタ９１ａ〜９１ｅおよび乗算定数設定ル
ックアップテーブル９２ａ〜９２ｅが並列に設けられ、
乗算定数設定ルックアップテーブル９２ａ〜９２ｅの格
納値はマルチプレクサ９３に出力され、マルチプレクサ
９３は、入力されるＮの値に応じて、乗算定数設定ルッ
クアップテーブル９２ａ〜９２ｅを切り替える。

【００６７】ここで、各乗算定数設定ルックアップテー
ブル９２ａ〜９２ｅには、除数ＢとＮの値から一意に決
まる乗算定数が格納されている。また、各上位ビットセ
レクタ９１ａ〜９１ｅは、除数Ｂの上位ビットのみを選
択して、乗算定数設定ルックアップテーブル９２ａ〜９
２ｅに出力する。ここで、除数Ｂの上位ビットのみを選
択することにより、乗算定数設定ルックアップテーブル
９２ａ〜９２ｅのサイズを小さくすることができる。

【００６８】例えば、ｎ＝１０のブロックでは、除数Ｂ
のビット１０、９、８、７、６を選択し、除数Ｂのビッ
ト５、４、３、２、１、０を未使用にすることにより、
後段の乗算定数設定ルックアップテーブル９２ｃのサイ
ズを小さくすることができ、乗算定数設定ルックアップ
テーブル９２ｃに格納される乗算定数を２⁵＝３２通り
とすることができる。

【００６９】また、ｎ＝９のブロックでは、例えば、除
数Ｂのビット９、８、７、６を選択することにより、乗
算定数設定ルックアップテーブル９２ｄに格納される乗
算定数を２⁴＝１６通りとすることができる。また、ｎ
＝８のブロックでは、例えば、除数Ｂのビット８、７、
６を選択することにより、乗算定数設定ルックアップテ
ーブル９２ｅに格納される乗算定数を２³＝８通りとす
ることができる。

【００７０】図１２は、本発明の第４実施形態に係る除
算器の概略構成を示すブロック図である。なお、この第
４実施形態は、除数Ｂが２^Nの値になるべく近くなるよ
うに、Ｎの値をサーチするようにしたものである。図１
２において、除算器１０１に加え、基準値Ｎ決定器１０
２が設けられている。ここで、除算器１０１としては、
図３の構成または図５の構成のどちらでもよい。

【００７１】そして、除数Ｂおよび被除数Ａは除算器５
４に入力されるとともに、除数Ｂは基準値Ｎ決定器１０
２にも入力される。そして、除数Ｂが基準値Ｎ決定器１
０２に入力されと、基準値Ｎ決定器１０２は、除数Ｂの
ビットシフト結果に基づいて、除数Ｂの近傍の２^Nの値
を決定し、その２^Nの値を除算器１０１に出力する。

【００７２】図１３は、図１２の基準値Ｎ決定器１０２
の構成例を示すブロック図である。図１３において、基
準値Ｎ決定器１０２には、基準値Ｎ判別器１１２および
１４ビットシフタ１１１ａ〜８ビットシフタ１１１ｇが
設けられている。そして、除数Ｂが１４ビットシフタ１
１１ａ〜８ビットシフタ１１１ｇにそれぞれ入力され、
１４ビットシフタ１１１ａ〜８ビットシフタ１１１ｇに
て、除数Ｂが１４〜８ビット分だけそれぞれビットシフ
トされる。

【００７３】そして、１４〜８ビット分だけそれぞれビ
ットシフトされた除数Ｂは、基準値Ｎ判別器１１２に入
力され、基準値Ｎ判別器１１２にて、ビットシフト結果
が最も１に近いビットシフト数を選択し、そのビットシ
フト数を基準値Ｎとして出力する。図１４は、図１３の
基準値Ｎ判別器１１２の構成例を示すブロック図であ
る。

【００７４】図１４において、基準値Ｎ判別器１１２に
は、大小判別器１２１ａ〜１２１ｇおよびプライオリテ
ィエンコーダ１２２が設けられている。ここで、各大小
判別器１２１ａ〜１２１ｇは、例えば、シフト結果の整
数部１ビット、小数部３ビットを参照することにより、
１／８〜１＋７／８の範囲内で、シフト結果の大小関係
を判別する。そして、シフト結果が０．５以上かつ１．
５以下の場合、１を出力し、それ以外の場合、０を出力
する。

【００７５】すなわち、大小判別器１２１ａは、図１３
の１４ビットシフタ１１１ａから出力された１４ビット
シフト結果が０．５以上かつ１．５以下かどうかを判別
し、１４ビットシフト結果が０．５以上かつ１．５以下
の場合、プライオリティエンコーダ１２２に１を出力
し、それ以外の場合、プライオリティエンコーダ１２２
に０を出力する。

【００７６】また、大小判別器１２１ｂは、図１３の１
３ビットシフタ１１１ｂから出力された１３ビットシフ
ト結果が０．５以上かつ１．５以下かどうかを判別し、
１３ビットシフト結果が０．５以上かつ１．５以下の場
合、プライオリティエンコーダ１２２に１を出力し、そ
れ以外の場合、プライオリティエンコーダ１２２に０を
出力する。

【００７７】また、大小判別器１２１ｃは、図１３の１
２ビットシフタ１１１ｃから出力された１２ビットシフ
ト結果が０．５以上かつ１．５以下かどうかを判別し、
１２ビットシフト結果が０．５以上かつ１．５以下の場
合、プライオリティエンコーダ１２２に１を出力し、そ
れ以外の場合、プライオリティエンコーダ１２２に０を
出力する。

【００７８】また、大小判別器１２１ｄは、図１３の１
１ビットシフタ１１１ｄから出力された１１ビットシフ
ト結果が０．５以上かつ１．５以下かどうかを判別し、
１１ビットシフト結果が０．５以上かつ１．５以下の場
合、プライオリティエンコーダ１２２に１を出力し、そ
れ以外の場合、プライオリティエンコーダ１２２に０を
出力する。

【００７９】また、大小判別器１２１ｅは、図１３の１
０ビットシフタ１１１ｅから出力された１０ビットシフ
ト結果が０．５以上かつ１．５以下かどうかを判別し、
１０ビットシフト結果が０．５以上かつ１．５以下の場
合、プライオリティエンコーダ１２２に１を出力し、そ
れ以外の場合、プライオリティエンコーダ１２２に０を
出力する。

【００８０】また、大小判別器１２１ｆは、図１３の９
ビットシフタ１１１ｆから出力された９ビットシフト結
果が０．５以上かつ１．５以下かどうかを判別し、９ビ
ットシフト結果が０．５以上かつ１．５以下の場合、プ
ライオリティエンコーダ１２２に１を出力し、それ以外
の場合、プライオリティエンコーダ１２２に０を出力す
る。

【００８１】また、大小判別器１２１ｇは、図１３の８
ビットシフタ１１１ｇから出力された８ビットシフト結
果が０．５以上かつ１．５以下かどうかを判別し、８ビ
ットシフト結果が０．５以上かつ１．５以下の場合、プ
ライオリティエンコーダ１２２に１を出力し、それ以外
の場合、プライオリティエンコーダ１２２に０を出力す
る。

【００８２】そして、プライオリティエンコーダ１２２
は、大小判別器１２１ａ〜１２１ｇからの出力結果を、
ビットシフト数の大きい方から順に参照し、出力結果が
最初に１となるビットシフト数を基準値Ｎとして出力す
る。図１５は、図１４のプライオリティエンコーダ１２
２の動作を示すブロック図である。

【００８３】図１５において、大小判別器１２１ａから
の出力値Ｃ１が１の場合、除数Ｂの１４ビットシフト結
果が０．５以上かつ１．５以下であるため、基準値Ｎと
して１４が出力される。また、大小判別器１２１ａから
の出力値Ｃ１が０、大小判別器１２１ｂからの出力値Ｃ
１が１の場合、除数Ｂの１３ビットシフト結果が０．５
以上かつ１．５以下であるため、基準値Ｎとして１３が
出力される。

【００８４】また、大小判別器１２１ａ、１２１ｂから
の出力値Ｃ１、Ｃ２が０、大小判別器１２１ｃからの出
力値Ｃ３が１の場合、除数Ｂの１２ビットシフト結果が
０．５以上かつ１．５以下であるため、基準値Ｎとして
１２が出力される。また、大小判別器１２１ａ〜１２１
ｃからの出力値Ｃ１〜Ｃ３が０、大小判別器１２１ｄか
らの出力値Ｃ４が１の場合、除数Ｂの１１ビットシフト
結果が０．５以上かつ１．５以下であるため、基準値Ｎ
として１１が出力される。

【００８５】また、大小判別器１２１ａ〜１２１ｄから
の出力値Ｃ１〜Ｃ４が０、大小判別器１２１ｅからの出
力値Ｃ５が１の場合、除数Ｂの１０ビットシフト結果が
０．５以上かつ１．５以下であるため、基準値Ｎとして
１０が出力される。また、大小判別器１２１ａ〜１２１
ｅからの出力値Ｃ１〜Ｃ５が０、大小判別器１２１ｆか
らの出力値Ｃ６が１の場合、除数Ｂの９ビットシフト結
果が０．５以上かつ１．５以下であるため、基準値Ｎと
して９が出力される。

【００８６】また、大小判別器１２１ａ〜１２１ｆから
の出力値Ｃ１〜Ｃ６が０、大小判別器１２１ｇからの出
力値Ｃ７が１の場合、除数Ｂの８ビットシフト結果が
０．５以上かつ１．５以下であるため、基準値Ｎとして
８が出力される。これにより、１４ビットシフタ１１１
ａ〜８ビットシフタ１１１ｇや大小判別器１２１ａ〜１
２１ｇなどの小規模な回路構成を用いることで、除数Ｂ
が２^Nの値に近くなるようにＮの値を決定することが可
能となり、除数Ｂが２^Nの値から離れている場合におい
ても、除算精度の劣化を抑制しつつ、高速除算を可能と
することができる。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
被除数のビットシフトにより、除算結果を算出すること
が可能となり、回路規模の増大を抑制しつつ、除算演算
の高速化を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る撮像装置の概略構成
を示すブロック図である。

【図２】図１の積算器の概略構成を示すブロック図であ
る。

【図３】本発明の第１実施形態に係る除算器の概略構成
を示すブロック図である。

【図４】本発明の一実施形態に係るビットシフタの概略
構成を示すブロック図である。

【図５】本発明の第２実施形態に係る除算器の概略構成
を示すブロック図である。

【図６】本発明の第３実施形態に係る除算器の概略構成
を示すブロック図である。

【図７】図６の通分器の構成例を示すブロック図であ
る。

【図８】図７のビットシフト乗算器の構成例を示すブロ
ック図である。

【図９】図６の乗算定数設定器の第１構成例を示すブロ
ック図である。

【図１０】図９のコード生成器のコード生成例を示す図
である。

【図１１】図６の乗算定数設定器の第２構成例を示すブ
ロック図である。

【図１２】本発明の第４実施形態に係る除算器の概略構
成を示すブロック図である。

【図１３】図１２の基準値Ｎ決定器の構成例を示すブロ
ック図である。

【図１４】図１３の基準値Ｎ判別器の構成例を示すブロ
ック図である。

【図１５】図１４のプライオリティエンコーダの動作を
示すブロック図である。

【図１６】従来の除算器の概略構成を示すブロック図で
ある。

【符号の説明】

１イメージセンサ２プログラマブルゲインアンプ３Ａ／Ｄコンバータ４輝度測光ブロック４ａ積算器４ｂ、５４、１０１除算器５輝度制御ブロック１１積算制御器１２、３５、７３加算器１３計算用レジスタ１４積算結果レジスタ２１、３１Ｎビットシフタ２２、３２２Ｎビットシフタ２３、３３乗算器２４、２５、３４、３７、３８減算器ＲＩ入力値レジスタＲＯ出力値レジスタ３６、４０、６２選択器３９、８１ａ〜８１ｄ比較器５１、５２通分器５３乗算定数設定器６１ａ〜６１ｅビットシフト乗算器７１ａ〜７１ｃ、１１１ａ〜１１１ｇビットシフタ７２ａ〜７２ｄ係数乗算器Ｌ１〜Ｌ４レベル設定器８２コード生成器９１ａ〜９１ｅ上位ビットセレクタ９２ａ〜９２ｅ乗算定数設定ルックアップテーブル９３マルチプレクサ１０２基準値Ｎ決定器１１２基準値Ｎ判別器１２１ａ〜１２１ｇ大小判別器１２２プライオリティエンコーダ

Claims

【特許請求の範囲】

【請求項１】除数を２のＮ乗（Ｎは正の整数）で近似
した時の被除数のＮビットシフト結果に基づいて、除算
結果を算出する除算処理手段を備えることを特徴とする
除算器。
【請求項２】前記被除数の２Ｎビットシフト結果に基
づいて、前記除算処理手段により算出された除算結果を
補正する補正手段をさらに備えることを特徴とする請求
項１記載の除算器。
【請求項３】前記補正手段は、前記除数と前記２のＮ乗との差分を前記２Ｎビットシフ
ト結果の乗算する乗算手段と、前記Ｎビットシフト結果から前記乗算手段による乗算結
果を減算する減算手段を備えることを特徴とする請求項
２記載の除算器。
【請求項４】前記除数のビットシフト結果の大小関係
に基づいて、２のＮ乗の値が前記除数に最も近くなるＮ
の値を算出するＮ値算出手段をさらに備えることを特徴
とする請求項１〜３のいずれか１項記載の除算器。
【請求項５】除数を２のＮ乗（Ｎは正の整数）で近似
した時の被除数をＮビット分ビットシフトするＮビット
シフタと、前記被除数を２Ｎビット分ビットシフトする２Ｎビット
シフタと、前記除数から２のＮ乗の値を減算する第１減算器と、前記第１減算器による減算結果と前記被除数の２Ｎビッ
トシフト結果とを乗算する乗算器と、前記被除数のＮビットシフト結果から前記乗算器による
乗算結果を減算する第２減算器とを備えることを特徴と
する除算器。
【請求項６】除数を２のＮ乗（Ｎは正の整数）で近似
した時の被除数をＮビット分ビットシフトするＮビット
シフタと、前記被除数を２Ｎビット分ビットシフトする２Ｎビット
シフタと、前記除数と２のＮ乗の値とを比較する比較器と、前記除数から２のＮ乗の値を減算する第１減算器と、２のＮ乗の値から前記除数を減算する第２減算器と、前記比較器による比較結果に基づいて、前記第１減算器
による減算結果または前記第２減算器による減算結果を
選択する第１選択器と、前記第１選択器による選択結果と前記被除数の２Ｎビッ
トシフト結果とを乗算する乗算器と、前記被除数のＮビットシフト結果から前記乗算器による
乗算結果を減算する第３減算器と、前記被除数のＮビットシフト結果と前記乗算器による乗
算結果とを加算する加算器と、前記比較器による比較結果に基づいて、前記第３減算器
による減算結果または前記加算器による加算結果を選択
する第２選択器とを備えることを特徴とする除算器。
【請求項７】前記除数と２のＮ乗の値との比較結果に
基づいて、前記除数と前記被除数に共通の乗算定数を乗
算する通分器をさらに備えることを特徴とする請求項５
または６記載の除算器。
【請求項８】前記乗算定数は、ｈ＋ｉ＊１／２＋ｊ＊１／２²＋ｋ＊１／２³＋ｌ＊１／
２⁴＋ｍ＊１／２⁵＋ｎ＊１／２⁶＋・・・（ｈ＝０また
は１、ｉ＝０または１または−１、ｊ＝０または１また
は−１、ｋ＝０または１または−１、ｌ＝０または１ま
たは−１、ｍ＝０または１または−１、ｎ＝０または１
または−１・・・）であることを特徴とする請求項７記
載の除算器。
【請求項９】前記通分器は、前記乗算定数の異なる複
数のビットシフト乗算器を備え、前記ビットシフト乗算器による除数との乗算結果が２の
Ｎ乗の値に最も近くなるように、前記乗算定数を選択す
ることを特徴とする請求項８記載の除算器。
【請求項１０】前記除数が１から所定の範囲に収まる
ビットシフト数を算出するビットシフト数算出手段と、前記ビットシフト数に基づいて、前記Ｎの値を算出する
Ｎ値算出手段をさらに備えることを特徴とする請求項５
または６記載の除算器。
【請求項１１】映像信号の画素値を積算する積算器
と、前記積算器による積算結果を所定の画素数で除算する除
算器と、前記除算器による除算結果と輝度目標値との比較結果に
基づいて、輝度制御を行う輝度制御部とを備える露出制
御装置において、前記除算器は、除数を２のＮ乗（Ｎは正の整数）で近似した時の被除数
のＮビットシフト結果に基づいて、除算結果を算出する
除算処理手段と、前記被除数の２Ｎビットシフト結果に基づいて、前記除
算処理手段により算出された除算結果を補正する補正手
段とを備えることを特徴とする露出制御装置。
【請求項１２】撮像を行う撮像素子と、撮像素子から出力される映像信号の利得制御を行う利得
制御部と、前記利得制御された映像信号の画素値を積算する積算器
と、前記積算器による積算結果を所定の画素数で除算する除
算器と、前記除算器による除算結果と輝度目標値との比較結果に
基づいて、前記利得制御部の利得および前記撮像素子の
シャッタ速度を制御する輝度制御部とを備える撮像装置
において、前記除算器は、除数を２のＮ乗（Ｎは正の整数）で近似した時の被除数
のＮビットシフト結果に基づいて、除算結果を算出する
除算処理手段と、前記被除数の２Ｎビットシフト結果に基づいて、前記除
算処理手段により算出された除算結果を補正する補正手
段とを備えることを特徴とする撮像装置。