JP2003309021A - 表面実装型素子 - Google Patents
表面実装型素子Info
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Abstract
(57)【要約】
【課題】 浮遊容量の低減と基板への接着性を両立でき
る構造を提供する。 【解決手段】 外部電極３ｂの下面である外層導体１３
ｂの幅Ｌ２が、上面３ｃの幅Ｌ１に対し大とされてい
る。したがって外層導体１３ｂによる本体２の下面の被
覆面積は、外層導体１３ｂによる本体２の上面の被覆面
積に比して大となっており、これにより実装の際の基板
への良好な接着性を得ることができる。本体２の積層方
向に関して外部電極３とコイル端との接続点とは逆側で
ある上面３ｃによる本体２の被覆面積が、外層導体１３
による本体２の被覆面積に比して小さく、かつ、本体２
の積層方向に見た場合に上面３ｃと内部の導体パターン
とが重ならないようにされているので、上面３ｃと導体
パターンとの間の浮遊容量を低減できる。
る構造を提供する。 【解決手段】 外部電極３ｂの下面である外層導体１３
ｂの幅Ｌ２が、上面３ｃの幅Ｌ１に対し大とされてい
る。したがって外層導体１３ｂによる本体２の下面の被
覆面積は、外層導体１３ｂによる本体２の上面の被覆面
積に比して大となっており、これにより実装の際の基板
への良好な接着性を得ることができる。本体２の積層方
向に関して外部電極３とコイル端との接続点とは逆側で
ある上面３ｃによる本体２の被覆面積が、外層導体１３
による本体２の被覆面積に比して小さく、かつ、本体２
の積層方向に見た場合に上面３ｃと内部の導体パターン
とが重ならないようにされているので、上面３ｃと導体
パターンとの間の浮遊容量を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の導体パター
ンと複数の絶縁体層とを交互に積層してなる表面実装型
素子に関する。
ンと複数の絶縁体層とを交互に積層してなる表面実装型
素子に関する。
【０００２】
【従来の技術】近年の電子部品の小型化の要求のため、
リード線を持たずにプリント配線基板等の表面に実装さ
れる表面実装型素子が種々提案されている。このうち、
複数の渦巻状の導体パターンと複数の絶縁体層とを交互
に積層すると共に、導体パターンの間を上下に接続する
ことにより、螺旋状のコイルを形成した積層型のインダ
クタンス素子がある。このようなインダクタンス素子で
は、その本体の側端部に外部電極が形成されると共に、
この外部電極がコイル端に接続されている。
リード線を持たずにプリント配線基板等の表面に実装さ
れる表面実装型素子が種々提案されている。このうち、
複数の渦巻状の導体パターンと複数の絶縁体層とを交互
に積層すると共に、導体パターンの間を上下に接続する
ことにより、螺旋状のコイルを形成した積層型のインダ
クタンス素子がある。このようなインダクタンス素子で
は、その本体の側端部に外部電極が形成されると共に、
この外部電極がコイル端に接続されている。
【０００３】ところで、このような積層型のインダクタ
ンス素子に高周波信号を供給する場合には、外部電極と
コイルとの間の浮遊容量の影響が増大し、自己共振周波
数が低下してしまう欠点がある。そこで、この浮遊容量
を減少する目的から、図６に示すように、外部電極４３
とコイルとの重なりを避けるように、本体４２の端面に
連なる稜線の部分を残して外部電極４３の残余の部分の
幅Ｌを狭小に設計したものがある（特開２０００−３３
１８３２号公報）。
ンス素子に高周波信号を供給する場合には、外部電極と
コイルとの間の浮遊容量の影響が増大し、自己共振周波
数が低下してしまう欠点がある。そこで、この浮遊容量
を減少する目的から、図６に示すように、外部電極４３
とコイルとの重なりを避けるように、本体４２の端面に
連なる稜線の部分を残して外部電極４３の残余の部分の
幅Ｌを狭小に設計したものがある（特開２０００−３３
１８３２号公報）。
【０００４】
【発明が解決しようとする課題】しかし、この従来の構
成では、実装面側（下面側）における外部電極４３の面
積が不足しがちであるため、配線基板への接着性が悪
く、剥離しやすいという欠点がある。
成では、実装面側（下面側）における外部電極４３の面
積が不足しがちであるため、配線基板への接着性が悪
く、剥離しやすいという欠点がある。
【０００５】そこで本発明の目的は、浮遊容量の低減と
基板への接着性を両立できる構造を提供することにあ
る。
基板への接着性を両立できる構造を提供することにあ
る。
【０００６】
【課題を解決するための手段】第１の本発明は、請求項
１に記載のとおり、複数の導体パターンと複数の絶縁体
層とを交互に積層することにより前記導体パターンから
なる螺旋状のコイルが形成された本体と、前記本体の端
部に形成され前記コイルのコイル端に接続された外部電
極と、を備えた表面実装型素子であって、少なくとも１
つの前記外部電極が、前記積層の方向に関し前記コイル
端との接続点側における前記本体の被覆面積に対し、前
記コイル端との接続点とは逆側における前記本体の被覆
面積を小としたことを特徴とする表面実装型素子であ
る。
１に記載のとおり、複数の導体パターンと複数の絶縁体
層とを交互に積層することにより前記導体パターンから
なる螺旋状のコイルが形成された本体と、前記本体の端
部に形成され前記コイルのコイル端に接続された外部電
極と、を備えた表面実装型素子であって、少なくとも１
つの前記外部電極が、前記積層の方向に関し前記コイル
端との接続点側における前記本体の被覆面積に対し、前
記コイル端との接続点とは逆側における前記本体の被覆
面積を小としたことを特徴とする表面実装型素子であ
る。
【０００７】第２の本発明は、請求項２に記載のとお
り、請求項１に記載の表面実装型素子であって、２つの
前記外部電極を備え、前記積層の方向に関し実装面とは
逆側の面における一方の外部電極による被覆面積が、当
該面における他方の外部電極による被覆面積より小であ
ることを特徴とする表面実装型素子である。
り、請求項１に記載の表面実装型素子であって、２つの
前記外部電極を備え、前記積層の方向に関し実装面とは
逆側の面における一方の外部電極による被覆面積が、当
該面における他方の外部電極による被覆面積より小であ
ることを特徴とする表面実装型素子である。
【０００８】第３の本発明は、請求項３に記載のとお
り、請求項１または２に記載の表面実装型素子であっ
て、前記複数の絶縁体層のうち最も実装面側の絶縁体層
の厚さを、他の絶縁体層の厚さより大としたことを特徴
とする表面実装型素子である。
り、請求項１または２に記載の表面実装型素子であっ
て、前記複数の絶縁体層のうち最も実装面側の絶縁体層
の厚さを、他の絶縁体層の厚さより大としたことを特徴
とする表面実装型素子である。
【０００９】
【発明の実施の形態】本発明の実施形態について、以下
に図面を参照しながら説明する。図１において、本発明
の第１実施形態に係る薄膜インダクタ１は、略直方体の
本体２と、本体２の互いに対向する２つの側端部に形成
された２つの外部電極３ａ，３ｂとから構成されてい
る。
に図面を参照しながら説明する。図１において、本発明
の第１実施形態に係る薄膜インダクタ１は、略直方体の
本体２と、本体２の互いに対向する２つの側端部に形成
された２つの外部電極３ａ，３ｂとから構成されてい
る。
【００１０】本体２は、図２に示すとおり、絶縁基体４
の上面に絶縁層６，８，１０、導体パターン５，７，
９，１１および保護層１２を交互に積層して構成されて
いる。すなわち、あらかじめ絶縁基体４の下面に外層導
体１３ａ，１３ｂを形成しておき、絶縁基体４の上面に
導体パターン５，７，９，１１と絶縁層６，８，１０と
を交互に形成すると共に、各層の導体パターンを、接続
点５ａ，７ａ，７ｂ，９ａ，９ｂ，１１ａを貫く開口部
の形成とスルーホールメッキとにより接続する。以上に
より、導体パターン５，７，９，１１が相互に接続され
て螺旋状のコイルが形成される。そして上面に保護層１
２を形成する。絶縁層６，８，１０の厚さＴ３、保護層
１２の厚さＴ１、絶縁基体４の厚さＴ２は、後者ほど大
となるようにする。
の上面に絶縁層６，８，１０、導体パターン５，７，
９，１１および保護層１２を交互に積層して構成されて
いる。すなわち、あらかじめ絶縁基体４の下面に外層導
体１３ａ，１３ｂを形成しておき、絶縁基体４の上面に
導体パターン５，７，９，１１と絶縁層６，８，１０と
を交互に形成すると共に、各層の導体パターンを、接続
点５ａ，７ａ，７ｂ，９ａ，９ｂ，１１ａを貫く開口部
の形成とスルーホールメッキとにより接続する。以上に
より、導体パターン５，７，９，１１が相互に接続され
て螺旋状のコイルが形成される。そして上面に保護層１
２を形成する。絶縁層６，８，１０の厚さＴ３、保護層
１２の厚さＴ１、絶縁基体４の厚さＴ２は、後者ほど大
となるようにする。
【００１１】なお、絶縁基体４の材質としてはセラミッ
ク、酸化アルミニウムまたはガラスが好適であり、導体
パターン５，７，９，１１および外層導体１３ａ，１３
ｂの材質としてはＡｇ，Ｃｕなどの感光性導体ペースト
が、また絶縁層６，８，１０および保護層１２の材質と
してはセラミックまたはガラスなどの感光性絶縁ペース
トがそれぞれ好適であるが、他の材質を用いてもよい。
ク、酸化アルミニウムまたはガラスが好適であり、導体
パターン５，７，９，１１および外層導体１３ａ，１３
ｂの材質としてはＡｇ，Ｃｕなどの感光性導体ペースト
が、また絶縁層６，８，１０および保護層１２の材質と
してはセラミックまたはガラスなどの感光性絶縁ペース
トがそれぞれ好適であるが、他の材質を用いてもよい。
【００１２】このようにして作成された本体２の２つの
側端部に、外部電極３ａ，３ｂを形成する。外部電極３
ａ，３ｂの材質としては、Ａｇ，Ｃｕなどの感光性導体
ペーストが好適であるが、他の材質を用いてもよい。こ
れにより、導体パターン５，１１のコイル端５ｃ，１１
ｃが、外部電極３ａ，３ｂに電気的に接続される。
側端部に、外部電極３ａ，３ｂを形成する。外部電極３
ａ，３ｂの材質としては、Ａｇ，Ｃｕなどの感光性導体
ペーストが好適であるが、他の材質を用いてもよい。こ
れにより、導体パターン５，１１のコイル端５ｃ，１１
ｃが、外部電極３ａ，３ｂに電気的に接続される。
【００１３】このようにして構成された薄膜インダクタ
１では、図１に示すとおり、外部電極３ｂの下面である
外層導体１３ｂの幅Ｌ２に対し、外部電極３ｂの上面３
ｃの幅Ｌ１が小とされている。したがって外層導体１３
ｂによる絶縁基体４に対する被覆面積は、外部電極３ｂ
の上面３ｃによる保護層１２の被覆面積に比して大とな
っており、これにより外層導体１３ｂをプリント配線基
板などに接合して実装する際に、基板などへの良好な接
着性を得ることができる。ここで、外部電極３ａと外部
電極３ａの下面である外装導体１３ａに関しても、外部
電極３ｂと外層導体１３ａの構成と同様の関係を有する
ものである。
１では、図１に示すとおり、外部電極３ｂの下面である
外層導体１３ｂの幅Ｌ２に対し、外部電極３ｂの上面３
ｃの幅Ｌ１が小とされている。したがって外層導体１３
ｂによる絶縁基体４に対する被覆面積は、外部電極３ｂ
の上面３ｃによる保護層１２の被覆面積に比して大とな
っており、これにより外層導体１３ｂをプリント配線基
板などに接合して実装する際に、基板などへの良好な接
着性を得ることができる。ここで、外部電極３ａと外部
電極３ａの下面である外装導体１３ａに関しても、外部
電極３ｂと外層導体１３ａの構成と同様の関係を有する
ものである。
【００１４】また第１実施形態では、本体２の積層方向
に関して外部電極３ｂとコイル端５ｃとの接続点とは逆
側である上面３ｃによる本体２の被覆面積が、外層導体
１３ｂによる本体２の被覆面積に比して小さく、かつ、
本体２の積層方向に見た場合に外部電極３の上面３ｃ
と、これに最も近接した導体層である導体パターン１１
とが重ならないようにされている。したがって第１実施
形態では、外部電極３ｂと導体パターン１１との間の浮
遊容量を低減できる。
に関して外部電極３ｂとコイル端５ｃとの接続点とは逆
側である上面３ｃによる本体２の被覆面積が、外層導体
１３ｂによる本体２の被覆面積に比して小さく、かつ、
本体２の積層方向に見た場合に外部電極３の上面３ｃ
と、これに最も近接した導体層である導体パターン１１
とが重ならないようにされている。したがって第１実施
形態では、外部電極３ｂと導体パターン１１との間の浮
遊容量を低減できる。
【００１５】また第１実施形態では、複数の絶縁体層の
うち最も実装面側の絶縁体層である絶縁基体４の厚さＴ
２を、他の絶縁体層の厚さＴ１，Ｔ３より大としたの
で、その絶縁基体４の厚みにより導体パターン５と外層
導体１３ａとの間の浮遊容量を低減でき、外部電極３ａ
における実装面側（下面側）の被覆面積を大きく設計で
きる。
うち最も実装面側の絶縁体層である絶縁基体４の厚さＴ
２を、他の絶縁体層の厚さＴ１，Ｔ３より大としたの
で、その絶縁基体４の厚みにより導体パターン５と外層
導体１３ａとの間の浮遊容量を低減でき、外部電極３ａ
における実装面側（下面側）の被覆面積を大きく設計で
きる。
【００１６】この第１実施形態の薄膜インダクタ１につ
き、絶縁基体４の厚さＴ２と保護層１２の厚さＴ１を変
えながら試験を行い、自己共振周波数を測定したとこ
ろ、表１の結果を得た。試験では、本体２の寸法を長さ
１．０ｍｍ×幅０．５ｍｍ×高さ０．３５ｍｍ、外層導
体１３ａ，１３ｂの幅Ｌ２を０．２５ｍｍ、外部電極３
の上面３ｃの幅Ｌ１を０．０５ｍｍとした。この試験の
結果から、絶縁基体４の厚さＴ２を保護層１２の厚さＴ
１より大きくすることによって、電気的特性（自己共振
周波数）を向上できることが確認できた。
き、絶縁基体４の厚さＴ２と保護層１２の厚さＴ１を変
えながら試験を行い、自己共振周波数を測定したとこ
ろ、表１の結果を得た。試験では、本体２の寸法を長さ
１．０ｍｍ×幅０．５ｍｍ×高さ０．３５ｍｍ、外層導
体１３ａ，１３ｂの幅Ｌ２を０．２５ｍｍ、外部電極３
の上面３ｃの幅Ｌ１を０．０５ｍｍとした。この試験の
結果から、絶縁基体４の厚さＴ２を保護層１２の厚さＴ
１より大きくすることによって、電気的特性（自己共振
周波数）を向上できることが確認できた。
【表１】
【００１７】また、第１実施形態の薄膜インダクタ１に
つき、外部電極３ａ，３ｂの上面３ｃの幅Ｌ１を変えな
がら試験を行い、剥離強度を測定したところ、表２の結
果を得た。試験は、固着力が低下することが知られてい
る湿中放置を行った場合と、行っていない場合とについ
て行った。湿中放置は７０°Ｃ、９５％ＲＨの条件下で
１０００時間とした。この結果から、外部電極３ａ，３
ｂの上面３ｃの幅Ｌ１は、湿中放置後については０．１
ｍｍ以上、湿中放置を行わない場合については０．０５
ｍｍ以上であれば、比較例（Ｌ１＝０．２５ｍｍ）と同
等の剥離強度を得られることが確認できた。
つき、外部電極３ａ，３ｂの上面３ｃの幅Ｌ１を変えな
がら試験を行い、剥離強度を測定したところ、表２の結
果を得た。試験は、固着力が低下することが知られてい
る湿中放置を行った場合と、行っていない場合とについ
て行った。湿中放置は７０°Ｃ、９５％ＲＨの条件下で
１０００時間とした。この結果から、外部電極３ａ，３
ｂの上面３ｃの幅Ｌ１は、湿中放置後については０．１
ｍｍ以上、湿中放置を行わない場合については０．０５
ｍｍ以上であれば、比較例（Ｌ１＝０．２５ｍｍ）と同
等の剥離強度を得られることが確認できた。
【表２】
【００１８】また、第１実施形態の薄膜インダクタ１に
つき、外部電極３ａ，３ｂの上面３ｃの幅Ｌ１を変えな
がら試験を行い、自己共振周波数を測定したところ、図
３の結果を得た。試験に用いた本体２は、幅Ｌ１が０．
１ｍｍ以上であると、上面３ｃがこれを積層方向に見た
場合に導体パターン１１と重なるような寸法のものを使
用した。この試験の結果から、外部電極３の上面３ｃが
これを積層方向に見た場合に導体パターン１１と重なる
ような幅Ｌ１の領域で、自己共振周波数の低下が顕著で
あること、すなわち、上面３ｃがこれを積層方向に見た
場合に導体パターン１１と重ならない構造とすれば自己
共振周波数の低下を特によく防止できることが確認でき
た。
つき、外部電極３ａ，３ｂの上面３ｃの幅Ｌ１を変えな
がら試験を行い、自己共振周波数を測定したところ、図
３の結果を得た。試験に用いた本体２は、幅Ｌ１が０．
１ｍｍ以上であると、上面３ｃがこれを積層方向に見た
場合に導体パターン１１と重なるような寸法のものを使
用した。この試験の結果から、外部電極３の上面３ｃが
これを積層方向に見た場合に導体パターン１１と重なる
ような幅Ｌ１の領域で、自己共振周波数の低下が顕著で
あること、すなわち、上面３ｃがこれを積層方向に見た
場合に導体パターン１１と重ならない構造とすれば自己
共振周波数の低下を特によく防止できることが確認でき
た。
【００１９】次に、第２実施形態について説明する。図
４において、本発明の第２実施形態に係る薄膜インダク
タ２１は、２つの外部電極２３ａ，２３ｂのうち、一方
の外部電極２３ａの上面２３ｄの幅Ｌ３が、他方の外部
電極２３ｂの上面２３ｃの幅Ｌ１に対し大とされてい
る。なお、第２実施形態における残余の構成は、上記第
１実施形態におけるものと同様であるため、同一符号を
付してその詳細の説明は省略する。
４において、本発明の第２実施形態に係る薄膜インダク
タ２１は、２つの外部電極２３ａ，２３ｂのうち、一方
の外部電極２３ａの上面２３ｄの幅Ｌ３が、他方の外部
電極２３ｂの上面２３ｃの幅Ｌ１に対し大とされてい
る。なお、第２実施形態における残余の構成は、上記第
１実施形態におけるものと同様であるため、同一符号を
付してその詳細の説明は省略する。
【００２０】しかして、この第２実施形態では、２つの
外部電極２３ａ，２３ｂのうち、実装面とは逆側の面
（図中上面）における一方の外部電極２３ｂによる本体
２の被覆面積が、当該面における他方の外部電極２３ａ
による被覆面積より小であることとしたので、両者の被
覆面積の違いを素子の極性マークとして利用でき、実装
の際に極性を逆にしてしまう事態を防止できる。
外部電極２３ａ，２３ｂのうち、実装面とは逆側の面
（図中上面）における一方の外部電極２３ｂによる本体
２の被覆面積が、当該面における他方の外部電極２３ａ
による被覆面積より小であることとしたので、両者の被
覆面積の違いを素子の極性マークとして利用でき、実装
の際に極性を逆にしてしまう事態を防止できる。
【００２１】また第２実施形態では、外部電極２３ａの
上面２３ｄが、これを積層方向に見た場合に導体パター
ン１１と重なることになるが、導体パターン１１は外部
電極２３ａと同極であって高周波信号を入力した場合に
も位相差が僅少であるため、外部電極２３ａと導体パタ
ーン１１との間の浮遊容量は小さく、実用上問題を生じ
ることはない。
上面２３ｄが、これを積層方向に見た場合に導体パター
ン１１と重なることになるが、導体パターン１１は外部
電極２３ａと同極であって高周波信号を入力した場合に
も位相差が僅少であるため、外部電極２３ａと導体パタ
ーン１１との間の浮遊容量は小さく、実用上問題を生じ
ることはない。
【００２２】次に、第３実施形態について説明する。図
５において、本発明の第３実施形態に係る薄膜インダク
タ３１は、２つの外部電極３３ａ，３３ｂのうち、一方
の外部電極３３ａの下辺の幅Ｌ４が、他方の外部電極２
３ｂの下辺である外層導体１３の幅Ｌ２に対し小とされ
ており、かつ、本体２の積層方向に見た場合に外部電極
３３ａの下面と導体パターン５（図２参照）とが重なら
ないようにされている。したがって第３実施形態では、
外部電極３３ａと導体パターン５との間の浮遊容量を低
減できる。なお、第３実施形態における残余の構成は、
上記第１実施形態におけるものと同様であるため、同一
符号を付してその詳細の説明は省略する。
５において、本発明の第３実施形態に係る薄膜インダク
タ３１は、２つの外部電極３３ａ，３３ｂのうち、一方
の外部電極３３ａの下辺の幅Ｌ４が、他方の外部電極２
３ｂの下辺である外層導体１３の幅Ｌ２に対し小とされ
ており、かつ、本体２の積層方向に見た場合に外部電極
３３ａの下面と導体パターン５（図２参照）とが重なら
ないようにされている。したがって第３実施形態では、
外部電極３３ａと導体パターン５との間の浮遊容量を低
減できる。なお、第３実施形態における残余の構成は、
上記第１実施形態におけるものと同様であるため、同一
符号を付してその詳細の説明は省略する。
【００２３】なお、上記各実施形態では、絶縁基体４上
に絶縁層６，８，１０を積層してなる薄膜インダクタに
本発明を適用した例について説明したが、本発明は他の
構成の積層型の表面実装素子、例えば有機フィルム上に
絶縁ペーストと導体ペーストとを交互に塗布してなる印
刷法による積層インダクタや、絶縁体シート上に導体ペ
ーストを印刷したものを複数積み重ねてなる積層シート
法による積層インダクタについても適用することができ
る。さらに本発明は、コイルと共に他の受動要素や能動
要素を含んだ複合的な表面実装型素子についても適用で
きるものであって、かかる構成も本発明の範疇に属する
ものである。
に絶縁層６，８，１０を積層してなる薄膜インダクタに
本発明を適用した例について説明したが、本発明は他の
構成の積層型の表面実装素子、例えば有機フィルム上に
絶縁ペーストと導体ペーストとを交互に塗布してなる印
刷法による積層インダクタや、絶縁体シート上に導体ペ
ーストを印刷したものを複数積み重ねてなる積層シート
法による積層インダクタについても適用することができ
る。さらに本発明は、コイルと共に他の受動要素や能動
要素を含んだ複合的な表面実装型素子についても適用で
きるものであって、かかる構成も本発明の範疇に属する
ものである。
【００２４】
【発明の効果】以上詳述したように、第１の本発明によ
れば、少なくとも１つの外部電極が、コイル端との接続
点側における本体の被覆面積を大としたので基板への接
着性がよく、またコイル端との接続点とは逆側における
本体の被覆面積が小さいので浮遊容量を低減できる。
れば、少なくとも１つの外部電極が、コイル端との接続
点側における本体の被覆面積を大としたので基板への接
着性がよく、またコイル端との接続点とは逆側における
本体の被覆面積が小さいので浮遊容量を低減できる。
【００２５】第２の本発明によれば、２つの前記外部電
極のうち、実装面とは逆側の面における一方の外部電極
による被覆面積が、当該面における他方の外部電極によ
る被覆面積より小であることとしたので、両者の被覆面
積の違いを素子の極性マークとして利用できる。
極のうち、実装面とは逆側の面における一方の外部電極
による被覆面積が、当該面における他方の外部電極によ
る被覆面積より小であることとしたので、両者の被覆面
積の違いを素子の極性マークとして利用できる。
【００２６】第３の本発明によれば、前記複数の絶縁体
層のうち最も実装面側の絶縁体層の厚さを、他の絶縁体
層の厚さより大としたので、その最も実装面側の絶縁体
層の厚みにより浮遊容量を低減でき、外部電極における
実装面側の被覆面積を大きく設計できる。
層のうち最も実装面側の絶縁体層の厚さを、他の絶縁体
層の厚さより大としたので、その最も実装面側の絶縁体
層の厚みにより浮遊容量を低減でき、外部電極における
実装面側の被覆面積を大きく設計できる。
【図１】 第１実施形態に係る薄膜インダクタを示す斜
視図である。
視図である。
【図２】 第１実施形態の分解斜視図である。
【図３】 第１実施形態における外部電極による被覆幅
と自己共振周波数との関係を示すグラフである。
と自己共振周波数との関係を示すグラフである。
【図４】 第２実施形態に係る薄膜インダクタを示す斜
視図である。
視図である。
【図５】 第３実施形態に係る薄膜インダクタを示す斜
視図である。
視図である。
【図６】 本発明による改良前の表面実装型素子を示す
斜視図である。
斜視図である。
１，２１，３１ 薄膜インダクタ、２ 本体、３，２３
ａ，２３ｂ，３３ａ，３３ｂ 外部電極、４ 絶縁基
体、５，７，９，１１ 導体パターン、６，８，１０
絶縁層、１２ 保護層、１３ 外層導体。
ａ，２３ｂ，３３ａ，３３ｂ 外部電極、４ 絶縁基
体、５，７，９，１１ 導体パターン、６，８，１０
絶縁層、１２ 保護層、１３ 外層導体。
Claims (3)
- 【請求項１】 複数の導体パターンと複数の絶縁体層と
を交互に積層することにより前記導体パターンからなる
螺旋状のコイルが形成された本体と、前記本体の端部に
形成され前記コイルのコイル端に接続された外部電極
と、を備えた表面実装型素子であって、 少なくとも１つの前記外部電極が、前記積層の方向に関
し前記コイル端との接続点側における前記本体の被覆面
積に対し、前記コイル端との接続点とは逆側における前
記本体の被覆面積を小としたことを特徴とする表面実装
型素子。 - 【請求項２】 請求項１に記載の表面実装型素子であっ
て、 ２つの前記外部電極を備え、前記積層の方向に関し実装
面とは逆側の面における一方の外部電極による被覆面積
が、当該面における他方の外部電極による被覆面積より
小であることを特徴とする表面実装型素子。 - 【請求項３】 請求項１または２に記載の表面実装型素
子であって、 前記複数の絶縁体層のうち最も実装面側の絶縁体層の厚
さを、他の絶縁体層の厚さより大としたことを特徴とす
る表面実装型素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115024A JP2003309021A (ja) | 2002-04-17 | 2002-04-17 | 表面実装型素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115024A JP2003309021A (ja) | 2002-04-17 | 2002-04-17 | 表面実装型素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003309021A true JP2003309021A (ja) | 2003-10-31 |
Family
ID=29396571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002115024A Pending JP2003309021A (ja) | 2002-04-17 | 2002-04-17 | 表面実装型素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003309021A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203826A (ja) * | 2004-01-13 | 2005-07-28 | Ngk Spark Plug Co Ltd | 分波器 |
| JP2005323288A (ja) * | 2004-05-11 | 2005-11-17 | Hosiden Corp | デジタルマイクロホン |
| JP2015198242A (ja) * | 2014-04-02 | 2015-11-09 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | チップ型コイル部品及びその実装基板 |
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| US11972892B2 (en) | 2020-01-07 | 2024-04-30 | Murata Manufacturing Co., Ltd. | Coil component |
-
2002
- 2002-04-17 JP JP2002115024A patent/JP2003309021A/ja active Pending
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| US11817252B2 (en) | 2016-05-30 | 2023-11-14 | Tdk Corporation | Multilayer coil component |
| US11972892B2 (en) | 2020-01-07 | 2024-04-30 | Murata Manufacturing Co., Ltd. | Coil component |
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| JP7264127B2 (ja) | 2020-08-05 | 2023-04-25 | 株式会社村田製作所 | コモンモードチョークコイル |
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