JP2003303167A - バス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】ＡＴＡ規格準拠デバイスとＡＴＡ規格非準拠デ
バイスとが共有バスを使用するシステムにおいて、ウル
トラＤＭＡ転送実行中に優先順位の高いＡＴＡ規格非準
拠デバイスからのバス要求割り込みが発生した場合に、
ウルトラＤＭＡ転送の一時停止中に共有バスを解放する
ことを可能にする。 【解決手段】バス要求割り込みに応じて共有バスの解放
タイミングを制御するために、ホストコントローラ（バ
ス制御ＬＳＩ１）内に共有バス６の解放タイミングを制
御するタイミング制御回路３を備え、ＡＴＡ規格準拠デ
バイスから出力されるデータの共有バスへの転送を抑止
するために、ＡＴＡバス９と共有バス６との間に前記タ
イミング制御回路３により制御されるバススイッチ７を
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＶＤやハードデ
ィスク等の高速なデータ転送が要求されるＡＴＡ規格準
拠デバイスと、ＡＴＡ規格非準拠の通常のデバイスとが
共有バスを使用するシステムにおいて、共有バスを制御
するバス制御装置に関するものである。

【０００２】

【従来の技術】ＡＴＡ規格において高速なＤＭＡ転送を
実現するためのウルトラＤＭＡと呼ばれる転送方式があ
る。ウルトラＤＭＡはＡＴＡ規格準拠のデバイスとホス
トコントローラの間でデータを高速に転送するための規
格であり、次の５つの制御信号を使用し転送制御を行
う。

【０００３】ＤＭＡ要求信号（DMARQ） ＤＭＡ許可信号（NDMACK） リード信号（NDIOR） ライト信号（NDIOW） ウエイト信号（NIORDY）

【０００４】このうち、ＤＭＡ許可信号、リード信号、
ライト信号は、定常時“Ｈ”で、動作時に反転して
“Ｌ”になる信号であり、ウエイト信号は定常時“Ｈ”
で、動作時に反転を繰り返しデータの送受信に使用され
る。以下、図５のタイミングチャートを参照しながら、
ウルトラＤＭＡの転送開始から終了までのシーケンスお
よび特徴について説明する。

【０００５】まず、ウルトラＤＭＡ転送を開始する際に
は、ホストコントローラからデバイスにＰＩＯ転送によ
りウルトラＤＭＡを開始するためのコマンドを送出す
る。それを受けてデバイス側がＤＭＡ要求信号を送出
し、ホストコントローラに対してウルトラＤＭＡ転送を
要求する。次に、ホストコントローラはＤＭＡ許可信号
を送出し、ウルトラＤＭＡ転送開始を許可する。ここま
でのやりとりは通常のＤＭＡ転送と同様である。

【０００６】この後、デバイスからホストコントローラ
へのデータ転送の場合は、ホストコントローラはリード
信号およびライト信号を送出し、デバイスに対してデー
タ送出を許可する。通常のＤＭＡであれば、リード信号
とライト信号はリードタイミングやライトタイミングを
デバイスに伝え、それと同期してデバイス側からデータ
の送出やデータの取り込みが行われるが、ウルトラＤＭ
Ａの場合は、リード信号とライト信号はデータ転送の一
時停止や終了をデバイスに対し要求するために使用され
る。

【０００７】一方、通常のＤＭＡにおけるウエイト信号
は、デバイス側から出力されるデータを取り込むタイミ
ングとして使用される。すなわち、デバイスはウエイト
信号と同期してデータを送出し、ホストコントローラは
ウエイト信号のエッジでデバイスからのデータを受信す
ることになる。また、データ転送中はリード信号を反転
させることにより、デバイス側へデータ転送を一時停止
することを要求できる。また、ライト信号を反転させる
ことにより、デバイス側でデータ転送を終了することを
要求することができる。

【０００８】ここでデータ転送の一時停止と終了の違い
は、データ転送の一時停止の場合は、デバイス側にウエ
イト信号のエッジ生成を一時的に停止させるだけである
が、終了の場合には、ＤＭＡ要求信号とＤＭＡ許可信号
の関係を解除し、さらに、ＤＭＡ許可信号に合わせてそ
れまで転送したデータのＣＲＣ計算結果をホストコント
ローラからデバイスに送出し、デバイス側でＣＲＣチェ
ックを行うことになる。

【０００９】またＡＴＡ規格は専有バスの規格である
が、ＬＳＩのピン数削減などの理由から通常のバスと共
有される場合がある。そのようなシステムにおいては、
ウルトラＤＭＡ転送実行中に他のＡＴＡ規格でないデバ
イスからのバスリクエストが発生した場合には、一旦、
ウルトラＤＭＡ転送を終了し共有バスを解放する必要が
あった。

【００１０】その場合に、他のデバイスのバス調停優先
順位を低くすることも可能ではあるが、ウルトラＤＭＡ
転送は大量のデータ転送に使用されることが多く長時間
バスを専有するため、他のデバイスのバスリクエストは
長時間待たされてしまうケースが多くなってしまう。そ
のため、他のデバイスのバス調停優先順位を高く設定す
る場合が多く、他のデバイスからのバスリクエストが発
生する度にウルトラＤＭＡ転送を終了し共有バスを解放
していた。

【００１１】

【発明が解決しようとする課題】しかしながら、ウルト
ラＤＭＡ転送の終了シーケンスはＣＲＣの確認を含むた
め、他のバス調停優先順位の高いデバイスからのバスリ
クエストが発生する度にウルトラＤＭＡ転送を終了する
のでは、ウルトラＤＭＡ転送の転送速度を低下させてし
まうという問題があった。

【００１２】本発明は上記事情に鑑みてなされたもの
で、ＡＴＡ規格準拠デバイスとＡＴＡ規格非準拠デバイ
スとが共有バスを使用するシステムにおいて、ウルトラ
ＤＭＡ転送実行中に優先順位の高いＡＴＡ規格非準拠デ
バイスからのバスリクエストが発生した場合においても
ウルトラＤＭＡ転送を終了させず、一時停止中にバスを
解放することによりデータ転送性能を向上させることが
可能なバス制御装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に係るバス制御装置は、ＡＴＡ規
格準拠デバイスとＡＴＡ規格非準拠デバイスとが共有バ
スを使用するシステムにおいて、ＡＴＡ規格準拠デバイ
スからのデータ転送中に生じたバス要求割り込みに応じ
てＡＴＡ規格準拠デバイスから出力されるデータの前記
共有バスへの転送を抑止するデータ転送抑止手段（バス
スイッチ７）と、前記バス要求割り込みに応じて前記共
有バスの解放タイミングを制御するタイミング制御手段
（タイミング制御回路３）とを具備するものである。

【００１４】ウルトラＤＭＡ転送の一時停止時にバスを
解放する際、ホストコントローラからデバイスに一時停
止要求を出した後、ホストコントローラはある一定時間
はデバイスからのデータを受信する必要がある。また、
デバイスはウルトラＤＭＡ転送の一時停止中にデータを
出力し続けている場合もある。

【００１５】上記構成によれば、データ転送中に生じた
バス要求割り込みに応じて、共有バスへのデータ転送の
抑止タイミングと共有バスの解放タイミングを適切に設
定することで、これらのタイミング問題を解決すること
ができ、ウルトラＤＭＡ転送の一時停止中にバスを解放
することが可能になる。

【００１６】本発明の請求項２に係るバス制御装置は、
請求項１記載のバス制御装置において、前記データ転送
抑止手段は、ＡＴＡ規格準拠デバイスが接続されるバス
と共有バスとの間に設けられタイミング制御手段からの
制御信号により制御されるバススイッチで実現されるも
のである。

【００１７】上記構成によれば、タイミング制御手段か
らの制御信号により制御されるバススイッチを用いるこ
とで、容易に前記データ転送抑止手段を実現することが
できる。

【００１８】本発明の請求項３に係るバス制御装置は、
請求項１記載のバス制御装置において、前記データ転送
抑止手段は、ＡＴＡ規格準拠デバイスに内蔵されるデー
タ出力回路が前記バス要求割り込みに応じた制御信号を
受けて共有バスへのデータ出力を抑止する機能で実現さ
れるものである。

【００１９】上記構成によれば、バス要求割り込みに応
じた制御信号を受けて共有バスへのデータ出力を抑止す
る機能をＡＴＡ規格準拠デバイスに内蔵することで、容
易に前記データ転送抑止手段を実現することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。 （実施の形態１）図１は本発明の実施の形態１に係るバ
ス制御装置の構成を示すブロック図である。図１におい
て、１はバス制御ＬＳＩ、２はウルトラＤＭＡコントロ
ーラ、３はタイミング制御回路、４はバスコントロー
ラ、５はＤＭＡ制御装置、６は共有バス、７はバススイ
ッチ、８は通常デバイス、９はＡＴＡバス、１０はＨＤ
Ｄ、１１はＤＶＤ−ＲＯＭである。

【００２１】ＡＴＡバス９と共有バス６はバススイッチ
７により接続されており、ＡＴＡバス９にはＡＴＡ規格
のデバイスであるＨＤＤ１０およびＤＶＤ−ＲＯＭ１１
が接続されている。また共有バス６にはＡＴＡ規格では
ない通常デバイス８が接続されている。バス制御ＬＳＩ
１は、ＨＤＤ１０およびＤＶＤ−ＲＯＭ１１に対してウ
ルトラＤＭＡ転送を行うためのウルトラＤＭＡコントロ
ーラ２と、共有バス６およびＡＴＡバス９を制御するバ
スコントローラ４と、通常デバイス８に対してＤＭＡ転
送を行うためのＤＭＡ制御装置５とを内蔵している。

【００２２】なお、図１ではＤＭＡ制御装置５や通常デ
バイス８がそれぞれ１つだけであるが、複数であっても
構わない。また、本発明の特徴であるタイミング制御回
路３もバス制御ＬＳＩ１に内蔵され、ウルトラＤＭＡコ
ントローラ２とバスコントローラ４の間に位置し、ウル
トラＤＭＡコントローラ２とバスコントローラ４の制御
およびバススイッチ７の制御を行っている。

【００２３】図３はデバイスからホストコントローラへ
のデータ転送の動作例を示すタイミングチャートであ
る。以下、図１および図３を用いて、デバイス（ＨＤＤ
１０）からホストコントローラ（バス制御ＬＳＩ１）へ
のウルトラＤＭＡ転送シーケンスについて説明する。

【００２４】まず、デバイスからＤＭＡ要求信号が送出
されると、ウルトラＤＭＡコントローラ２は共有バス６
のバス権を獲得するためにバス権要求信号１（BRQ1）を
送出し、タイミング制御回路３はすぐにバス権要求信号
０（BRQ0）を送出してバスコントローラ４に対してバス
権を要求する。

【００２５】バスコントローラは、タイミング制御回路
３からのバス権要求信号０を受けて、他に優先されるバ
ス権要求信号が来ていないことを確認後、バス使用許可
信号０（BACK0）を送出し、タイミング制御回路３に対
してバスの使用を許可する。

【００２６】タイミング制御回路３は、バスコントロー
ラ４からのバス使用許可信号０を受けてバス使用許可信
号１（BACK1）を送出し、バススイッチ方向制御信号（D
IR）によりバススイッチ７の転送方向がＡＴＡバス９か
ら共有バス６への方向になるように制御し、かつ、バス
スイッチ制御信号（BUF）によりバススイッチ７をオン
にする。

【００２７】その後、ウルトラＤＭＡコントローラ２
は、タイミング制御回路３からバス使用許可信号１を受
けて共有バスの使用許可を認識し、ＤＭＡ許可信号を送
出しウルトラＤＭＡ転送を開始する。すなわち、ライト
信号およびリード信号を送出し、ウエイト信号のエッジ
によるデータ受信を開始する。

【００２８】次に、ウルトラＤＭＡ転送中に通常デバイ
ス８から共有バス６の使用要求が送出された場合につい
て説明する。ここで通常デバイス８のバス使用要求はＨ
ＤＤ１０に比べて優先順位が高いものとする。

【００２９】上記ウルトラＤＭＡ転送において幾つかの
データを受信後、通常デバイス８から共有バス６のバス
使用要求信号Ａ（DRQA）が送出された場合、ＤＭＡ制御
回路５はバス権要求信号Ａ（BRQA）を送出しバスコント
ローラ４に対して共有バス６のバス権を要求する。

【００３０】しかしながら、共有バス６はＨＤＤ１０お
よびウルトラＤＭＡコントローラ２との間のウルトラＤ
ＭＡ転送によって使用されている。そこでバスコントロ
ーラ４は、ＤＭＡ転送停止要求信号０（STOP0）を送出
し、タイミング制御回路３に対しウルトラＤＭＡ転送の
一時停止を要求する。

【００３１】タイミング制御回路３はすぐにＤＭＡ転送
停止要求信号１（STOP1）を送出し、それを受けてウル
トラＤＭＡコントローラ２はリード信号を反転させ、Ｈ
ＤＤ１０に対しウルトラＤＭＡ転送の一時停止を要求す
る。ＨＤＤ１０はリード信号の反転を受け取ると、ＡＴ
Ａ規格によって定められた一定時間だけ追加でデータを
転送することができるが、その一定時間をタイミング制
御回路３内タイマにより計測する。

【００３２】タイミング制御回路３は、一定時間経過し
たと判断した後に、バス権要求信号１およびバス使用許
可信号１はそのままにして、バス権要求信号０をオフに
し、かつ、バススイッチ制御信号によりバススイッチ７
をオフにしてＡＴＡバス９と共有バス６を切り離す。

【００３３】バスコントローラ４は、バス権要求信号０
がオフになったことを認識し、バス使用許可信号Ａ（BA
CKA）を送出しＤＭＡ制御回路５に共有バス６のバス権
を与える。これにより、ＤＭＡ制御回路５は共有バス６
を使用し通常デバイス８のＤＭＡ転送を行うことができ
る。この間、ＨＤＤ１０とウルトラＤＭＡコントローラ
２との間のウルトラＤＭＡ転送は継続中であるが一時停
止中となる。

【００３４】その後、通常デバイス８のＤＭＡ転送が終
了すると、通常デバイス８はバス使用要求信号Ａをオフ
にし、それを受けてＤＭＡ制御回路５はバス権要求信号
Ａをオフにする。それを受けてバスコントローラ４はバ
ス使用許可信号Ａをオフにし、それを受けてＤＭＡ制御
回路５は共有バスを解放する。

【００３５】バスコントローラ４は、共有バス６が解放
されたことから、ＤＭＡ転送停止要求信号０をオフに
し、それを受けてタイミング制御回路３はＤＭＡ転送停
止要求信号１をオフにし、かつ、バススイッチ制御信号
によりバススイッチ７をオンにする。ウルトラＤＭＡコ
ントローラ２はＤＭＡ転送停止要求信号１がオフになっ
たことを認識してリード信号を送出し、ＨＤＤ１０との
間のウルトラＤＭＡ転送の一時停止状態を解除しデータ
転送を再開する。

【００３６】ウルトラＤＭＡコントローラ２とＨＤＤ１
０との間のウルトラＤＭＡ転送が終了したときは、図５
に示すように、ＨＤＤ１０からのＤＭＡ要求信号がオフ
になり、それを受けてウルトラＤＭＡコントローラ２は
バス権要求信号１をオフにする。それを受けてタイミン
グ制御回路３はバス権要求信号０をオフにする。それを
受けてバスコントローラ４はバス使用許可信号０をオフ
にし、タイミング制御回路３はバス使用許可信号１をオ
フにし、ウルトラＤＭＡコントローラ２はＤＭＡ許可信
号をオフにし、同時にＣＲＣの確認も行う。その後、タ
イミング制御回路３はバススイッチ制御信号によりバス
スイッチ７をオフにし、ウルトラＤＭＡ転送が終了す
る。

【００３７】図４はホストコントローラからデバイスへ
のデータ転送の動作例を示すタイミングチャートであ
る。以下、図１および図４を用いて、ホストコントロー
ラ（バス制御ＬＳＩ１）からデバイス（ＨＤＤ１０）へ
のウルトラＤＭＡ転送シーケンスについて説明する。

【００３８】まず、デバイスからＤＭＡ要求信号が送出
されると、ウルトラＤＭＡコントローラ２は共有バス６
のバス権を獲得するためにバス権要求信号１を送出し、
タイミング制御回路３はすぐにバス権要求信号０を送出
してバスコントローラ４に対してバス権を要求する。

【００３９】バスコントローラは、タイミング制御回路
３からのバス権要求信号０を受けて、他に優先されるバ
ス権要求信号が来ていないことを確認後、バス使用許可
信号０を送出し、タイミング制御回路３に対してバスの
使用を許可する。

【００４０】タイミング制御回路３は、バスコントロー
ラ４からのバス使用許可信号０を受けてバス使用許可信
号１を送出し、バススイッチ方向制御信号によりバスス
イッチ７の転送方向が共有バス６からＡＴＡバス９への
方向になるように制御し、かつ、バススイッチ制御信号
によりバススイッチ７をオンにする。

【００４１】その後、ウルトラＤＭＡコントローラ２
は、タイミング制御回路３からバス使用許可信号１を受
けて共有バスの使用許可を認識し、ＤＭＡ許可信号を送
出しウルトラＤＭＡ転送を開始する。すなわち、ライト
信号を送出し、リード信号のエッジに合わせてデータ送
信を開始する。

【００４２】次に、ウルトラＤＭＡ転送中に通常デバイ
ス８から共有バス６の使用要求が送出された場合につい
て説明する。ここで通常デバイス８のバス使用要求はＨ
ＤＤ１０に比べて優先順位が高いものとする。

【００４３】上記ウルトラＤＭＡ転送において幾つかの
データを送信後、通常デバイス８から共有バス６のバス
使用要求信号Ａが送出された場合、ＤＭＡ制御回路５は
バス権要求信号Ａを送出しバスコントローラ４に対して
共有バス６のバス権を要求する。

【００４４】しかしながら、共有バス６はＨＤＤ１０お
よびウルトラＤＭＡコントローラ２との間のウルトラＤ
ＭＡ転送によって使用されている。そこでバスコントロ
ーラ４は、ＤＭＡ転送停止要求信号０を送出し、タイミ
ング制御回路３に対しウルトラＤＭＡ転送の一時停止を
要求する。タイミング制御回路３はすぐにＤＭＡ転送停
止要求信号１を送出し、それを受けてウルトラＤＭＡコ
ントローラ２はリード信号のエッジ生成およびデータ送
出を停止する。

【００４５】その後、デバイスからホストコントローラ
へのデータ転送のときのように一定時間待つ必要はな
く、すぐにタイミング制御回路３は、バス権要求信号１
およびバス使用許可信号１はそのままにして、バス権要
求信号０をオフにし、かつ、バススイッチ制御信号によ
りバススイッチ７をオフにしてＡＴＡバス９と共有バス
６を切り離す（ただしこの場合は切り離さなくても構わ
ない）。

【００４６】バスコントローラ４は、バス権要求信号０
がオフになったことを認識し、バス使用許可信号Ａを送
出しＤＭＡ制御回路５に共有バス６のバス権を与える。
これにより、ＤＭＡ制御回路５は共有バス６を使用し通
常デバイス８のＤＭＡ転送を行うことができる。この
間、ＨＤＤ１０とウルトラＤＭＡコントローラ２との間
のウルトラＤＭＡ転送は継続中であるが一時停止中とな
る。

【００４７】その後、通常デバイス８のＤＭＡ転送が終
了すると、通常デバイス８はバス使用要求信号Ａをオフ
にし、それを受けてＤＭＡ制御回路５はバス権要求信号
Ａをオフにする。それを受けてバスコントローラ４はバ
ス使用許可信号Ａをオフにし、それを受けてＤＭＡ制御
回路５は共有バスを解放する。

【００４８】バスコントローラ４は、共有バス６が解放
されたことから、ＤＭＡ転送停止要求信号０をオフに
し、それを受けてタイミング制御回路３はＤＭＡ転送停
止要求信号１をオフにし、かつ、バススイッチ制御信号
によりバススイッチ７をオンにする。ウルトラＤＭＡコ
ントローラ２はＤＭＡ転送停止要求信号１がオフになっ
たことを認識し、ＨＤＤ１０との間のウルトラＤＭＡ転
送の一時停止状態を解除し、リード信号のエッジ生成と
データ送信を再開する。

【００４９】ウルトラＤＭＡコントローラ２とＨＤＤ１
０との間のウルトラＤＭＡ転送が終了したときのシーケ
ンスは、デバイスからホストコントローラへのデータ転
送のときと同じである。

【００５０】（実施の形態２）図２は本発明の実施の形
態２に係るバス制御装置の構成を示すブロック図であ
る。図２において、符号１から１１で示す各ブロック
は、図１の同一符号を付したブロックと同等の機能と役
割を持つ。

【００５１】実施の形態２の実施の形態１との相違点
は、図１のバススイッチ７が存在しない代わりに、ＡＴ
Ａ規格準拠のＨＤＤ１０やＤＶＤ−ＲＯＭ１１に、ウル
トラＤＭＡ転送を一時停止してから一定時間経過後（追
加転送データ送出終了後）はデータをＡＴＡバス９に出
力しない機能を付加していることである。

【００５２】すなわち、ウルトラＤＭＡ転送一時停止中
は、実施の形態１ではバススイッチ７によりＨＤＤ１０
からの出力データを共有バス６から切り離していたが、
実施の形態２では、ＨＤＤ１０自体がデータをＡＴＡバ
ス９に出力しないため、バススイッチは不要となり、バ
ススイッチの制御信号も不要となる。また、ウルトラＤ
ＭＡ転送の一時停止後の一定時間計測はＡＴＡ規格準拠
のＨＤＤ１０やＤＶＤ−ＲＯＭ１１の内部でも行われる
ことになる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
ＡＴＡ規格準拠デバイスとＡＴＡ規格非準拠デバイスと
が共有バスを使用するシステムにおいて、ＡＴＡ規格準
拠デバイスからのデータ転送中に割り込みが生じた場合
に、共有バスへのデータ転送の抑止手段を備え、共有バ
スの解放タイミングを適切に制御することで、ウルトラ
ＤＭＡ転送の一時停止中に共有バスを解放することが可
能となり、データ転送性能を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るバス制御装置の構
成を示すブロック図である。

【図２】本発明の実施の形態２に係るバス制御装置の構
成を示すブロック図である。

【図３】本発明の実施の形態におけるデバイスからホス
トコントローラへのウルトラＤＭＡデータ転送の動作例
を示すタイミングチャートである。

【図４】本発明の実施の形態におけるホストコントロー
ラからデバイスへのウルトラＤＭＡデータ転送の動作例
を示すタイミングチャートである。

【図５】ウルトラＤＭＡデータ転送の動作例を示すタイ
ミングチャートである。

【符号の説明】 １ バス制御ＬＳＩ ２ ウルトラＤＭＡコントローラ ３ タイミング制御回路 ４ バスコントローラ ５ ＤＭＡ制御回路 ６ 共有バス ７ バススイッチ ８ 通常デバイス ９ ＡＴＡバス １０ ＨＤＤ １１ ＤＶＤ−ＲＯＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＡＴＡ規格準拠デバイスとＡＴＡ規格非
   準拠デバイスとが共有バスを使用するシステムにおい
   て、 前記ＡＴＡ規格準拠デバイスからのデータ転送中に生じ
   たバス要求割り込みに応じて前記ＡＴＡ規格準拠デバイ
   スから出力されるデータの前記共有バスへの転送を抑止
   するデータ転送抑止手段と、 前記バス要求割り込みに応じて前記共有バスの解放タイ
   ミングを制御するタイミング制御手段と、を具備するこ
   とを特徴とするバス制御装置。
2. 【請求項２】 前記データ転送抑止手段は、前記ＡＴＡ
   規格準拠デバイスが接続されるバスと前記共有バスとの
   間に設けられ前記タイミング制御手段からの制御信号に
   より制御されるバススイッチであることを特徴とする請
   求項１記載のバス制御装置。
3. 【請求項３】 前記データ転送抑止手段は、前記ＡＴＡ
   規格準拠デバイスに内蔵されるデータ出力回路が前記バ
   ス要求割り込みに応じた制御信号を受けて前記共有バス
   へのデータ出力を抑止する機能であることを特徴とする
   請求項１記載のバス制御装置。