JP2003298057A5 - - Google Patents

Claims (7)

1. 被保護薄膜トランジスタの入力回路に接続された薄膜トランジスタからなる保護回路であって、
   前記保護回路の薄膜トランジスタのチャネル層に設けられたＰ型基板電位固定端子およびＮ型基板電位固定端子と、
   前記Ｐ型基板電位固定端子およびＮ型基板電位固定端子が接続されたグランド端子と
   を具備してなることを特徴とする保護回路。
2. 被保護薄膜トランジスタの入力回路に接続された薄膜トランジスタからなる保護回路であって、
   前記入力回路に接続されたプラス側のサージノイズの入力に対して動作するチャネル層にＰ型基板電位固定端子およびＮ型基板電位固定端子を有する第１の保護回路と、
   前記入力回路に接続されたマイナス側のサージノイズの入力に対して動作するチャネル層にＰ型基板電位固定端子およびＮ型基板電位固定端子を有する第２の保護回路と、
   前記第１の保護回路および第２の保護回路のＰ型基板電位固定端子およびＮ型基板電位固定端子が接続されたグランド端子と
   を具備してなることを特徴とする保護回路。
3. 前記保護回路を構成する薄膜トランジスタのゲート幅は、前記被保護薄膜トランジスタのゲート幅より大きいことを特徴とする請求項１又は２に記載の保護回路。
4. 前記保護回路を構成する薄膜トランジスタのゲート幅は、１００μｍ以上であることを特徴とする請求項１乃至３のいずれか１項に記載の保護回路。
5. 前記被保護薄膜トランジスタは、チャネル層にＰ型基板電位固定端子およびＮ型基板電位固定端子を有し、前記Ｐ型基板電位固定端子および前記Ｎ型基板電位固定端子を基板バイアス発生回路に接続したことを特徴とする請求項１乃至４のいずれか１項に記載の保護回路。
6. 前記保護回路の薄膜トランジスタは、降伏電圧、ホールド電圧が、前記被保護薄膜トランジスタもしくは画素駆動用スイッチング素子の薄膜トランジスタの降伏電圧、ホールド電圧よりそれぞれ低く構成されていることを特徴とする請求項１乃至５のいずれか１項に記載の保護回路。
7. ガラス基板と、
   前記ガラス基板上の各画素位置に設けられたスイッチング用薄膜トランジスタと、
   前記スイッチング用薄膜トランジスタを駆動する駆動回路とを有する液晶パネルと
   を具備してなる液晶表示装置であって、
   前記液晶パネルの対向電極に電圧を印加する初段薄膜トランジスタの入力回路に保護用薄膜トランジスタを接続し、
   前記保護用薄膜トランジスタは、チャネル層にＰ型基板電位固定端子およびＮ型基板電位固定端子を有するトランジスタであり、
   前記Ｐ型基板電位固定端子およびＮ型基板電位固定端子とグランド端子とを接続する回路
   を具備してなることを特徴とする液晶表示装置。