JP2009049027A - 半導体装置および表示装置 - Google Patents
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Abstract
【解決手段】基板上に形成される低濃度p型ポリシリコン領域で構成される半導体層を有する半導体装置であって、前記基板上で、前記低濃度p型ポリシリコン領域の両側に形成される高濃度p型ポリシリコン領域および高濃度n型ポリシリコン領域と、前記高濃度p型ポリシリコン領域、前記低濃度p型ポリシリコン領域、および前記高濃度n型ポリシリコン領域上に形成される絶縁膜と、前記絶縁膜上で、前記低濃度p型ポリシリコン領域上に形成される制御電極とを有し、前記高濃度p型ポリシリコン領域と前記制御電極とは電気的に接続されている。
【選択図】図1
Description
従来、TFT方式の液晶表示装置では、アクティブ素子として、半導体層がアモルファスシリコンで構成される薄膜トランジタ(以下、アモルファスシリコン薄膜トランジスタという。)が使用されていた。
しかしながら、近年、アクティブ素子として、半導体層がポリシリコン(多結晶シリコン)で構成される薄膜トランジタ(以下、ポリシリコン薄膜トランジスタという。)を用いるTFT方式の液晶表示装置(以下、Poly−SiTr液晶表示装置という。)も使用されつつある。
ポリシリコン薄膜トランジスタは、低温ポリシリコン技術などにより、結晶シリコンより安価なガラス基板上に回路を形成できるため、特に、Poly−SiTr液晶表示装置は、携帯電話器用のディスプレイとして盛んに使用されるようになってきている。
しかも、ポリシリコン薄膜トランジスタは、その動作速度が、アモルファスシリコン薄膜トランジスタよりも高速(約2桁高移動度)であるため、Poly−SiTr液晶表示装置では、その周辺回路も、液晶表示パネルの基板上に作り込むことが可能である。
そして、最近では、液晶表示パネル上に付加される半導体チップの機能を、全てガラス基板上に形成されたポリシリコン薄膜トランジスタで構成される回路に取り込み、必要な駆動回路等を表示領域内の薄膜トランジスタ(アクティブ素子)と同時に形成することができるシステム内臓パネルも研究されている。
「日経エレクトロニクス」,日経マグロウヒル社,1994年 2月28日,pp103〜109
一方、内蔵回路には、スイッチ機能としての薄膜トランジスタだけではなく、ダイオードのような受動デバイスも必要になる。
ポリシリコン薄膜トランジスタで、ダイオード機能を実現させるには、ポリシリコン薄膜トランジスタのゲート(G)とソース(S)、或いはゲート(G)とドレイン(D)を接続した、所謂、ダイオード接続のポリシリコン薄膜トランジスタを用いるのが一般的である。
しかしながら、ポリシリコン薄膜トランジスタの特性ばらつきは、シリコントランジスタに比べて大きく、ダイオード接続のポリシリコン薄膜トランジスタから成るダイオードも、その特性のばらつきを含有することになる。
特に、ポリシリコン薄膜トランジスタの閾値電圧(Vth)のばらつきは大きく、しかも、ばらつきを見込んでシリコントランジスタに比べ高目(エンハンス側)に設定されているので、それはそのままダイオード特性のばらつき、及び性能低下となる。
図9は、ダイオード(D)と容量(C)を用いたチャージポンプ方式による昇圧電源回路である。図9に示す昇圧電源回路において、入力電圧の振幅をVinとするとき、出力電圧(Vout)は、Vout≒3×Vin−6×VDとなる。なお、VDは、ダイオードの順方向降下電圧である。
図9に示す昇圧電源回路を、ダイオード接続のポリシリコン薄膜トランジスタ(TFT)を用いて構成した回路が図10である。図10に示す昇圧電源回路において、入力電圧の振幅をVinとするとき、出力電圧(Vout)は、Vout≒3×Vin−(Vth1+Vth2+Vth3+Vth4+Vth5+Vth6)となる。なお、Vthは、ダイオード接続のポリシリコン薄膜トランジスタ(TFT)のしきい値電圧である。
図10に示す昇圧電源回路では、ダイオード接続のポリシリコン薄膜トランジスタ(TFT)のしきい値電圧(Vth)が大きく、それが1段辺りの昇圧電圧ロス、および、最終的な昇圧電圧のばらつきとなる。
前述したダイオード接続のポリシリコン薄膜トランジスタ(TFT)のしきい値電圧(Vth)のばらつきを回避する方法として、pn接合のダイオードを使用する方法がある。但し、高濃度のp形半導体層とn形半導体層との接合は逆方向耐圧がなく、一般にはp形とn形の間に低濃度層(I層、または、n−層、あるいは、p−層)を挟んだ、所謂pin構造が用いられる。
しかしながら、pin構造は、ポリシリコン半導体装置の製造プロセスでは実現できない場合が多く、pin構造用の専用の製造プロセスを付加しなければならない場合が多く、即ち、プロセス負荷を伴うことになる。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、専用のプロセスを付加することなく、ポリシリコン薄膜トランジスタの製造プロセスにより、ダイオード機能を実現可能な半導体装置を提供することにある。
また、本発明の他の目的は、前述の半導体装置を使用する表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)基板上に形成される低濃度p型ポリシリコン領域で構成される半導体層を有する半導体装置であって、前記基板上で、前記低濃度p型ポリシリコン領域の両側に形成される高濃度p型ポリシリコン領域および高濃度n型ポリシリコン領域と、前記高濃度p型ポリシリコン領域、前記低濃度p型ポリシリコン領域、および前記高濃度n型ポリシリコン領域上に形成される絶縁膜と、前記絶縁膜上で、前記低濃度p型ポリシリコン領域上に形成される制御電極とを有し、前記高濃度p型ポリシリコン領域と前記制御電極とは電気的に接続されている。
(2)基板上に形成される低濃度p型ポリシリコン領域で構成される半導体層を有する半導体装置であって、前記基板上で、前記低濃度p型ポリシリコン領域の両側に形成される高濃度p型ポリシリコン領域および高濃度n型ポリシリコン領域と、前記高濃度p型ポリシリコン領域、前記低濃度p型ポリシリコン領域、および前記高濃度n型ポリシリコン領域上に形成される絶縁膜と、前記絶縁膜上で、前記低濃度p型ポリシリコン領域上に形成される制御電極とを有し、前記高濃度n型ポリシリコン領域と前記制御電極とは電気的に接続されている。
(4)基板上に形成される低濃度n型ポリシリコン領域で構成される半導体層を有する半導体装置であって、前記基板上で、前記低濃度n型ポリシリコン領域の両側に形成される高濃度p型ポリシリコン領域および高濃度n型ポリシリコン領域と、前記高濃度p型ポリシリコン領域、前記低濃度n型ポリシリコン領域、および前記高濃度n型ポリシリコン領域上に形成される絶縁膜と、前記絶縁膜上で、前記低濃度n型ポリシリコン領域上に形成される制御電極とを有し、前記高濃度n型ポリシリコン領域と前記制御電極とは電気的に接続されている。
(5)(1)ないし(4)の何れかにおいて、前記基板は、ガラス基板である。
(7)複数のサブピクセルを有する表示パネルと、前記複数のサブピクセルを駆動する駆動回路とを備える表示装置であって、前記駆動回路は、ダイオードとコンデンサを有する昇圧回路を有し、前記ダイオードは、前述の(1)ないし(5)の何れかに記載の半導体装置である。
(8)複数のサブピクセルを有する表示パネルと、前記複数のサブピクセルを駆動する駆動回路とを備える表示装置であって、前記駆動回路は、直列に接続された複数のダイオードを有する電圧生成回路を有し、前記複数のダイオードは、前述の(1)ないし(5)の何れかに記載の半導体装置である。
本発明によれば、専用のプロセスを付加することなく、ポリシリコン薄膜トランジスタの製造プロセスにより、ダイオード機能を実現することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施例の半導体装置の概略構成を示す図である。
図1は、プロセス負荷を伴うことなく、また、薄膜トランジスタの特性ばらつきの影響を受けないダイオードを、ポリシリコン薄膜トランジスタの製造プロセスで実現するものである。
図1において、1は制御電極、20は低濃度p型ポリシリコン領域から成る半導体層、22は高濃度p型ポリシリコン領域、23は高濃度n型ポリシリコン領域である。図1において、高濃度p型ポリシリコン領域22と制御電極1とは電気的に接続される。
図1に示す構造は、半導体層20を挟んで、高濃度p型ポリシリコン領域22と、高濃度n型ポリシリコン領域23が形成される点で、一般のポリシリコン薄膜トランジスタ(TFT)と相異しており、この図1に示す構造は、ダイオード特性を示す。
したがって、高濃度p型ポリシリコン領域22はアノード領域に、高濃度n型ポリシリコン領域23はカソード領域に対応する。
半導体層20を挟んで、それぞれ導電型の異なる高濃度p型ポリシリコン領域22と、高濃度n型ポリシリコン領域23を形成するには、ポリシリコン薄膜トランジスタの製造プロセスにおける、不純物インプラ時のマスクをホトレジストと既形成のゲートとすることで実現でき、またゲート下チャネルの低濃度不純物層は、通常のnMOS,pMOSのVth制御用インプラで代用することができる。
図2に示すように、本実施例の半導体装置は、基板(例えば、ガラス基板)24上に形成される高濃度p型ポリシリコン領域22、半導体層20および高濃度n型ポリシリコン領域23と、高濃度p型ポリシリコン領域22、半導体層20および高濃度n型ポリシリコン領域上に形成される第1層間絶縁膜25と、第1層間絶縁膜25上で半導体層20上に形成される制御電極1と、制御電極1上に形成される第2層間絶縁膜26と、第2層間絶縁膜26上に形成される第1配線層3および第2配線層4と、第1配線層3と第2配線装置4を覆う保護膜27とで構成される。
なお、第1配線層3は、層間絶縁膜(25,26)に形成されたスルーホール6を介して高濃度p型ポリシリコン領域22と制御電極1に接続され、第2配線層4は、層間絶縁膜(25,26)に形成されたスルーホール6を介して高濃度n型ポリシリコン領域23に接続される。
図3に示す半導体装置は、図1に示す半導体装置において、制御電極1と高濃度p型ポリシリコン領域22とを電気的に接続する代わりに、制御電極1と高濃度n型ポリシリコン領域23とを電気的に接続したものである。
図4に示す半導体装置は、図1に示す半導体装置において、低濃度p型ポリシリコン領域から構成される半導体層20に代えて、低濃度n型ポリシリコン領域から構成される半導体層21を使用したものである。
図5に示す半導体装置は、図3に示す半導体装置において、低濃度p型ポリシリコン領域から構成される半導体層20に代えて、低濃度n型ポリシリコン領域から構成される半導体層21を使用したものである。図3〜図5に示すいずれの構造も、ダイオード特性を示す。
以上説明したように、本実施例によれば、特性ばらつきの小さいダイオードを、製造コストを上昇させることなく実現することができる。即ち、本実施例によれば、構造的にはpin構造のダイオードであるが、半導体層を構成する低濃度領域をゲート電極下のチャネル層と同時に形成できるので、プロセス負荷を伴うことなく、特性ばらつきの小さいダイオードを製造コストを上昇させることなく実現することができる。
本実施例の半導体装置は、Poly−SiTr液晶表示装置の周辺回路の中で、ダイオード特性を必要とする周辺回路に適用可能である。なお、当然のことであるが、本実施例の半導体装置が適用される周辺回路は、液晶表示パネルを構成する一対の基板(例えば、ガラス基板)の一方の基板上に、液晶表示パネルの各サブピクセルのアクティブ素子を構成する画素トランジスタと同時に形成される。
図7、図8は、本発明の半導体装置が適用される周辺回路の一例を示す図である。
図7は、前述の図10に示す昇圧電源回路において、ダイオード接続のポリシリコン薄膜トランジスタに代えて、pinダイオード機能を有する、本発明の半導体装置(TFTD)を使用したものである。図7に示す昇圧電源回路において、入力電圧の振幅をVinとするとき、出力電圧(Vout)は、Vout≒3×Vin−6×VDとなる。なお、VDは、本発明の半導体装置(TFTD)の順方向降下電圧である。本発明の半導体装置を使用することで安定した電源電圧を得ることが可能である。
図8に示す電圧生成回路において、出力電圧(Vout)は、Vout≒4×VDとなる。なお、VDは、本発明の半導体装置(TFTD)の順方向降下電圧である。本発明の半導体装置(TFTD)を使用することで、バラツキの小さい電圧を得ることが可能である。
なお、本発明の半導体装置は、液晶表示装置に限られず、例えば、有機EL表示装置など、画素を有する表示装置全般で、表示パネルの基板上に形成される周辺回路の中で、ダイオード特性を必要とする周辺回路に適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
3 第1配線層
4 第2配線層
6 スルーホール
20 低濃度p型ポリシコン領域から成る半導体層
21 低濃度n型ポリシコン領域から成る半導体層
22 高濃度p型ポリシコン領域
23 高濃度n型ポリシコン領域
24 基板(例えば、ガラス基板)
25,26 層間絶縁膜
27 保護膜
D ダイオード
C 容量
TFT ダイオード接続のポリシリコン薄膜トランジスタ
TFTD pinダイオード機能を有する本発明の半導体装置
Claims (8)
- 基板上に形成される低濃度p型ポリシリコン領域で構成される半導体層を有する半導体装置であって、
前記基板上で、前記低濃度p型ポリシリコン領域の両側に形成される高濃度p型ポリシリコン領域および高濃度n型ポリシリコン領域と、
前記高濃度p型ポリシリコン領域、前記低濃度p型ポリシリコン領域、および前記高濃度n型ポリシリコン領域上に形成される絶縁膜と、
前記絶縁膜上で、前記低濃度p型ポリシリコン領域上に形成される制御電極とを有し、
前記高濃度p型ポリシリコン領域と前記制御電極とは電気的に接続されていることを特徴とする半導体装置。 - 基板上に形成される低濃度p型ポリシリコン領域で構成される半導体層を有する半導体装置であって、
前記基板上で、前記低濃度p型ポリシリコン領域の両側に形成される高濃度p型ポリシリコン領域および高濃度n型ポリシリコン領域と、
前記高濃度p型ポリシリコン領域、前記低濃度p型ポリシリコン領域、および前記高濃度n型ポリシリコン領域上に形成される絶縁膜と、
前記絶縁膜上で、前記低濃度p型ポリシリコン領域上に形成される制御電極とを有し、
前記高濃度n型ポリシリコン領域と前記制御電極とは電気的に接続されていることを特徴とする半導体装置。 - 基板上に形成される低濃度n型ポリシリコン領域で構成される半導体層を有する半導体装置であって、
前記基板上で、前記低濃度n型ポリシリコン領域の両側に形成される高濃度p型ポリシリコン領域および高濃度n型ポリシリコン領域と、
前記高濃度p型ポリシリコン領域、前記低濃度n型ポリシリコン領域、および前記高濃度n型ポリシリコン領域上に形成される絶縁膜と、
前記絶縁膜上で、前記低濃度n型ポリシリコン領域上に形成される制御電極とを有し、
前記高濃度p型ポリシリコン領域と前記制御電極とは電気的に接続されていることを特徴とする半導体装置。 - 基板上に形成される低濃度n型ポリシリコン領域で構成される半導体層を有する半導体装置であって、
前記基板上で、前記低濃度n型ポリシリコン領域の両側に形成される高濃度p型ポリシリコン領域および高濃度n型ポリシリコン領域と、
前記高濃度p型ポリシリコン領域、前記低濃度n型ポリシリコン領域、および前記高濃度n型ポリシリコン領域上に形成される絶縁膜と、
前記絶縁膜上で、前記低濃度n型ポリシリコン領域上に形成される制御電極とを有し、
前記高濃度n型ポリシリコン領域と前記制御電極とは電気的に接続されていることを特徴とする半導体装置。 - 前記基板は、ガラス基板であることを特徴とする請求項1ないし請求項4のいずれか1項に記載の半導体装置。
- 複数のサブピクセルを有する表示パネルと、
前記複数のサブピクセルを駆動する駆動回路とを備える表示装置であって、
前記駆動回路は、ダイオードを有し、
前記ダイオードは、前記請求項1ないし請求項5のいずれか1項に記載の半導体装置であることを特徴とする表示装置。 - 複数のサブピクセルを有する表示パネルと、
前記複数のサブピクセルを駆動する駆動回路とを備える表示装置であって、
前記駆動回路は、ダイオードとコンデンサを有する昇圧回路を有し、
前記ダイオードは、前記請求項1ないし請求項5のいずれか1項に記載の半導体装置であることを特徴とする表示装置。 - 複数のサブピクセルを有する表示パネルと、
前記複数のサブピクセルを駆動する駆動回路とを備える表示装置であって、
前記駆動回路は、直列に接続された複数のダイオードを有する電圧生成回路を有し、
前記複数のダイオードは、前記請求項1ないし請求項5のいずれか1項に記載の半導体装置であることを特徴とする表示装置。
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