JP2003297835A

JP2003297835A - 配線構造の形成方法

Info

Publication number: JP2003297835A
Application number: JP2002102361A
Authority: JP
Inventors: Takashi Harada; 剛史原田; Masashi Hamanaka; 雅司濱中; Hideaki Yoshida; 英朗吉田; Tetsuya Ueda; 哲也上田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-04-04
Filing date: 2002-04-04
Publication date: 2003-10-17

Abstract

(57)【要約】【課題】配線間のショート発生頻度を低減する配線形
成方法を提供する。【解決手段】ＦＳＧ膜１０８及びＡＲＬ膜１０９の内
部に配線溝１１０を形成する。次に、フッ素含有ガスを
用いた異方性エッチングにより、ＦＳＧ膜１０８上のＡ
ＲＬ膜１０９を除去する。その後、配線溝１１０中にＴ
ａＮ膜１１１及びＣｕ膜１１２を堆積し、メッキ法によ
りＣｕ膜１１３を堆積し、配線溝１１０の内部を完全に
埋め込む。次にＦＳＧ膜１０８の表面に堆積されたＴａ
Ｎ膜１１１、Ｃｕ膜１１２およびＣｕ膜１１３をＣＭＰ
法により除去する。このＣＭＰ工程では、ＡＲＬ膜１０
９を除去しているのでＡＲＬ膜１０９に傷が発生せず、
またＦＳＧ膜１０８中にＣｕが埋め込まれた亀裂が発生
しにくいので、配線間ショート発生頻度を低減すること
が出来る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置におけ
る、配線構造の形成方法に関するものである。

【０００２】

【従来の技術】従来の配線構造の形成方法として、特開
平１０―２１４８３４号公報に示される方法がある。こ
の従来の配線の形成方法を、絶縁膜に形成された配線溝
に配線を形成する場合を例にとって図２３（ａ）〜
（ｃ）を参照しながら説明する。

【０００３】まず、図２３（ａ）に示すように、シリコ
ン基板の上に絶縁膜として、例えば厚さ１μｍのシリコ
ン酸化膜１１を堆積した後、酸化膜１２の所定領域に酸
化膜１２を貫通する、例えば径が０．８μｍの配線溝１
３をドライエッチング法により形成する。

【０００４】次に、配線溝１３を含む酸化膜１２の上に
全面に亘ってＰＶＤ（ＰｈｙｓｉｃａｌＶａｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により、下層の導電膜とし
て膜厚３０ｎｍのチタン膜１４及び中間の導電膜層とし
て膜厚１００ｎｍの窒化チタン膜１５を順次堆積した
後、窒化チタン膜１５の上に全面に亘ってＣＶＤ（Ｃｈ
ｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）
法により上層の導電膜として膜厚１μｍのタングステン
１６を堆積する。これにより３層構造の導電膜が堆積さ
れる。

【０００５】次に、研磨剤を使用して化学機械研磨（以
下ＣＭＰ）法を行い、図２３（ｂ）に示すように、配線
溝１３以外の領域に堆積されているタングステン膜１
６、窒化チタン膜１５を除去することにより、配線溝１
３以外の領域のチタン１４を完全に露出させる。続い
て、図２３（ｃ）に示すように、ＣＭＰによりチタン１
４を研磨し、配線溝１３以外の酸化膜１２を露出させ、
配線溝１３内にタングステンからなるプラグ１７を形成
する。

【０００６】また配線パターンの微細化に伴い、隣あう
配線との間隔（配線間隔）がより狭くなったために、リ
ソグラフィー工程において反射防止膜（以下ＡＲＬ膜と
記す）を使うことが一般的である。

【０００７】

【発明が解決しようとする課題】しかしながらＡＲＬ膜
を用いた配線形成方法においては、このＡＲＬ膜の存在
が原因となって、配線間が短絡するという問題が生じて
いる。それは配線間の絶縁膜上に、この絶縁膜と材質が
異なる脆弱なＡＲＬ膜を用いており、配線形成過程にお
いて、そのＡＲＬ膜もしくはＡＲＬ膜の上部の絶縁膜に
形成された微小な亀裂の中に金属が埋め込まれてしまう
ためである。また微細構造になるにしたがって配線間の
距離も小さくなり、亀裂が配線と配線の間をまたがり、
擬似的な架橋構造を作ってしまう。この現象は、配線間
の間隔が０．２５μｍ以下になると、非常に顕著とな
る。

【０００８】図２２は、亀裂が配線間をまたがり、亀裂
中に銅が埋めこまれた様子を示した平面図である。この
図に示すように絶縁膜１２２には銅配線１２１が平行に
形成されており、隣接する配線間の絶縁膜に亀裂１２３
が存在するのがわかる。またこの亀裂には銅が埋めこま
れているために、配線と配線とが短絡していることがわ
かる。

【０００９】そこで本発明は、金属配線間のショート発
生頻度を減少させ、高性能な配線形成方法を提供するこ
とを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明の配線構造の形成方法では、絶縁膜上に反射防
止膜を形成する工程と、前記反射防止膜上にマスクパタ
ーンを形成する工程と、前記マスクパターンを用い、前
記絶縁膜に第１の配線溝と前記第１の配線溝に平行な第
２の配線溝を形成する工程と、前記反射防止膜を除去す
る工程と、前記第１、第２の配線溝に配線用導電膜を堆
積する工程と、前記第１、第２の配線溝からはみ出し
た、前記配線用導電膜を除去する工程と、を備えた配線
形成方法とする。

【００１１】これにより、ＡＲＬ膜表面の微小な亀裂中
に導電性材料が埋め込まれる可能性は低下し、金属配線
間のショート発生頻度の低減を図ることができる。

【００１２】

【発明の実施の形態】以下、本発明の３つの実施の形態
に係る銅配線の一連の形成方法を、図面を参照しながら
説明する。

【００１３】（実施の形態１）まず図１に示すように半
導体基板上のシリコン酸化膜１０１上に、主にタングス
テンからなる配線層１０２を形成する。さらにこの配線
層１０２の上にＣＶＤ法により、絶縁膜としてたとえば
シリコン酸化膜（以下ＳｉＯ₂膜）1０３を堆積する。

【００１４】次に図２に示すようにリソグラフィー法及
びドライエッチング法を適用して、ＳｉＯ₂膜１０３の
内部に下部の配線層１０２に到達するスルーホール１０
４を形成する。

【００１５】その後、図３に示すようにＰＶＤ法もしく
はＣＶＤ法により、ＳｉＯ₂膜１０３の表面およびスル
ーホール１０４中にスルーホールを埋め込まないように
して、スルーホール内部の側壁に対してＴｉ膜１０５、
ＴｉＮ膜１０６を順に堆積する。更にＣＶＤ法によりＷ
膜１０７を堆積し、スルーホール１０４を完全に埋め込
み、Ｗプラグを形成する。

【００１６】続いて、図４に示すようにＣＭＰ法によ
り、ＳｉＯ₂膜１０３表面に堆積されスルーホール１０
４から外にはみ出したＴｉ膜１０５、ＴｉＮ膜１０６、
Ｗ膜１０７を除去する。ここでＳｉＯ₂膜１０３中のス
ルーホール１０４中に、確実にバリアメタルに保護され
たＷプラグが形成される。

【００１７】その後、図５に示すように、ＳｉＯ₂膜１
０３上に、ＣＶＤ法によりフッ素添加シリコン酸化膜
（以下ＦＳＧと記す）１０８及びＡＲＬ膜１０９を堆積
する。ここでＡＲＬ膜１０９は上層のＳｉＯＮ（Ｓｉ₄₇
Ｏ₄₈Ｎ₅）と下層のＳｉＯ₂の２層構造になっており、後
続のリソグラフィー工程における露光時の反射防止膜と
して、解像度を向上させる機能を有し、設計寸法０．２
５μｍ以下のパターンニングを可能にする。なお、ＡＲ
Ｌ膜１０９の上層の膜はＳｉＯＮ（Ｓｉ₄₇Ｏ₄₈Ｎ ₅）に
限られず、シリコン含有量が４５ａｔ％以上あるもので
あればよい。

【００１８】次に図６に示すように、リソグラフィー法
及びドライエッチング法を適用して、ＦＳＧ膜１０８及
びＡＲＬ膜１０９の内部に配線溝１１０を形成する。

【００１９】その後、図７に示すように、フッ素含有ガ
スを用いた異方性エッチングにより、ＦＳＧ膜１０８上
のＡＲＬ膜１０９を除去する。ＡＲＬ膜１０９のエッチ
ング除去においては、ＦＳＧ膜１０８やＳｉＯ₂膜１０
３、及びＷプラグ１０７のエッチングは最小限に押さえ
るような条件を適用するのが望ましい。この工程が本発
明の特徴であり、課題解決に大きな効果をもたらすもの
である。その理由は後で詳述する。なおエッチングに使
用するフッ素含有ガスには、例えばＣＨＦ₃、ＣＦ₄など
のＣＨｘＦｙガス、またはＮＦ₃を用いることが出来
る。

【００２０】続いて、図８に示すように、配線溝１１０
の内部にＰＶＤ法によりＴａＮ膜１１１及びＣｕ膜１１
２を堆積する。Ｃｕ膜１１２は、後続のメッキ工程のシ
ード層として機能する。ＴａＮ膜１１１はバリア層とし
て機能する。バリア層はＴａＮ層以外にも、Ｔａ層また
は上にＴａ下にＴａＮの積層構造でもよい。続いてＣｕ
膜１１２上にメッキ法によりＣｕ膜１１３を堆積し、配
線溝１１０の内部を完全に埋め込む。

【００２１】次に図９に示すように、ＴａＮ膜１１１の
表面に堆積されたＣｕ膜１１２およびＣｕ膜１１３を、
Ｃｕ用のスラリーを用いたＣＭＰ法により除去し、Ｔａ
Ｎ膜１１１を露出させる。引き続き、先のＣｕ配線用の
研磨条件を変更し、ＦＳＧ膜１０８上に堆積されたＴａ
Ｎ膜１１１をＴａＮ用のスラリーを用いたＣＭＰ法によ
り除去し、ＦＳＧ膜１０８の表面を露出させる。ＦＳＧ
膜１０８は、ＡＲＬ膜１０９に比べて傷がつきにくいの
で、配線間のＦＳＧ膜１０８表面に銅が埋め込まれる可
能性は低く、配線間ショートも発生しにくい。これによ
り、配線溝中にＣｕ配線を形成することができる。ここ
で、Ｃｕ配線は下部にあるＷプラグと電気的に接続して
いる。

【００２２】以上説明したように本発明は、図７に示す
工程においてＡＲＬ膜１０９を除去することにより、金
属配線間のショート発生頻度の低減を図ることが出来、
それと同時に、比誘電率の高いＡＲＬ膜が除去されるた
め、配線全体における比誘電率を低下させることが出来
る。ここで本発明の特徴である、ＡＲＬ膜１０９の除去
工程について説明する。

【００２３】まず、ＡＲＬ膜１０９を除去することによ
って、金属配線間のショート発生頻度の低減を図ること
が出来る理由について、説明する。

【００２４】ＡＲＬ膜１０９は、ＳｉＯＮ，ＳｉＯ₂よ
り構成されている。ＡＲＬ膜中のＳｉは、４５ａｔ％以
上とＳｉの含有量が多いため、脆弱な膜である。よっ
て、図７の工程で除去されずそのまま存在している場
合、図９のＣＭＰ工程におけるＴａＮ膜１１１の研磨工
程の終了時には、ＡＲＬ膜１０９に傷がついてしまう。
そして図１０に示すように、ＣＭＰ時における傷である
亀裂１１５にＣｕが埋め込まれ、擬似的な架橋構造が部
分的に形成される。そのため、配線と配線との間でショ
ートが発生する場合がある。ここで１１４は、配線がバ
リア膜１１１、１１２と金属配線１１３より構成されて
いる様子を示している。

【００２５】そこで、ショート発生頻度を抑えるため
に、このＣＭＰ工程時までにＡＲＬ膜１０９をあらかじ
め除去しておくこととした。つまり擬似的な架橋構造が
出来るのは、ＡＲＬ膜１０９表面に傷が出来、そこにＣ
ｕが埋め込まれてしまうためである。よって既にＣＭＰ
工程時に、傷のつきやすいＡＲＬ膜１０９が存在してい
なければ、ＣＭＰ工程における傷の発生が起こりにく
く、Ｃｕが出来た傷に埋め込まれてしまう可能性も低
い。ここで、ＡＲＬ膜１０９の下に存在するＦＳＧ膜１
０８は、ＡＲＬ膜１０９と比較するとＣＭＰ時の欠陥が
発生しにくく、ＴａＮ用のスラリーを用いたＣＭＰでは
ＦＳＧ膜１０８表面に亀裂は殆ど発生しない。よって、
ＡＲＬ膜１０９を除去することによって、確実に金属配
線間のショート発生頻度の低減を図ることが出来る。

【００２６】また同時に、ＡＲＬ膜１０９を除去するこ
とによって、配線全体の比誘電率を低下させ、高速化を
可能にすることが出来る。それは、ＡＲＬ膜１０９は比
誘電率が高く、しかもリソグラフィー工程を用いる場合
には頻繁に使用されるため、配線積層構造の各層に存在
し、全体の比誘電率を上昇させる要因の一つになってい
るためである。

【００２７】次に、図６に示した工程の後、図８に示し
た工程の前に、ＡＲＬ膜１０９を除去する。それは、Ａ
ＲＬ膜１０９が図６のリソグラフィー工程において必要
不可欠な膜であって、一方既にその機能を果たし終わっ
た後の図８のＣＭＰ工程において、ＡＲＬ膜１０９は必
ずしも必要ではないためである。

【００２８】以上の工程を経ることにより、ＡＲＬ膜１
０９の微小な亀裂中に、Ｃｕが埋め込まれる可能性は低
く、配線間のショート発生率を抑えた配線構造を形成す
ることができる。

【００２９】特に配線間ショートの問題は、配線パター
ンの微細化に伴い、配線とその配線に平行に配置された
配線との距離が近接していくにしたがって顕著になる。
配線間距離が０．２５μｍ以下になってくると、この問
題が更に顕著となり、本実施形態の方法による配線間シ
ョートの問題に対する効果は大きくなる。

【００３０】なお、本実施の形態ではＡＲＬ膜を用いた
第１層目のＣｕ配線の形成について説明したが、第２層
目以上の上層Ｃｕ配線の形成に用いても良い。

【００３１】（実施の形態２）本実施の形態では、第１
のＡＲＬ膜２０４を除去することによって、第１のＡＲ
Ｌ膜２０４の上層にある配線層に対して、第１のＡＲＬ
膜２０４に発生した欠陥が転写されるのを防ぐことが出
来る。

【００３２】まず、図１１に示すように、半導体基板２
０１上に主にタングステンからなる下部配線層２０２を
形成し、続いて下部配線層２０２の表面に第１の絶縁膜
（以下ＳｉＯ₂膜と記す）２０３及び第１のＡＲＬ膜２
０４を順に堆積する。この工程は、設計寸法が比較的大
きい場合には、必ずしも必要ではない。設計寸法が十分
に大きいと、露光時の反射による影響が小さく、第１の
ＡＲＬ膜２０４が必要でないためである。しかしなが
ら、設計寸法が小さくなると、露光時の僅かの反射もパ
ターンニングに対して悪影響を及ぼすため、第１のＡＲ
Ｌ膜２０４が必要となってくる。

【００３３】次に、図１２に示すように、リソグラフィ
ー法及びエッチング法を適用して、スルーホール２０５
を形成する。

【００３４】その後、図１３に示すように、ドライエッ
チング法により第１のＡＲＬ膜２０４を除去する。この
工程では、第１のＡＲＬ膜２０４をエッチングにより除
去しつつ、下部配線層２０２を構成するＷ膜や第１のＳ
ｉＯ₂膜２０３のエッチングは最小限に押さえるような
条件を適用するのが望ましい。また、この工程を行うこ
とにより、図２２に示すような配線間の短絡の発生を防
ぐことが出来る。その理由については後で詳述する。

【００３５】続いて、図１４に示すように、ＳｉＯ₂膜
２０３表面及びスルーホール２０５中に、スルーホール
を埋め込まないようにして、スルーホール内部の側壁に
対してバリアメタル層２０６を堆積する。更にＣＶＤ法
によりＷ膜２０７を堆積し、スルーホール２０５を完全
に埋め込み、Ｗプラグを形成する。

【００３６】次に、図１５に示すように、ＳｉＯ₂膜２
０３の表面に堆積されたバリアメタル層２０６およびＷ
膜２０７をＣＭＰによって除去する。

【００３７】その後、図１６〜図１９に示すように、順
に上層配線を形成し、図２０に示すような半導体装置を
完成する。

【００３８】ここで本実施形態の特徴である、第１のＡ
ＲＬ膜２０４の除去工程について説明する。

【００３９】第１のＡＲＬ膜２０４は、実施の形態１で
も説明したように、ＳｉＯＮ膜及びＳｉＯ₂膜からなる
非常に脆弱な膜であり、ＣＭＰの際に発生する微小な異
物によっても容易に傷が付き、図２２に示すような表面
欠陥を形成する。このように第１のＡＲＬ膜２０４の表
面に欠陥が形成されると、その形状は図２１に示すよう
に、ＦＳＧ膜２０８表面の欠陥として転写される。この
状態で上層配線を形成するためにＣＭＰ工程を行うと、
ＦＳＧ膜２０８表面に転写された欠陥の内部に、バリア
膜２１１や金属配線膜２１２が埋め込まれたまま残存し
てしまう。つまり、たとえ上層配線形成時に、ＣＭＰ工
程において傷が発生しなかったとしても、下層配線形成
時に発生した欠陥の影響を受けて、意図せぬ導通部分２
１３が発生し、配線間の短絡が生じてしまうことにな
る。

【００４０】よって本実施の形態では、下層配線形成時
に発生した欠陥が上層に転写されていく現象を防ぐため
に、第１のＡＲＬ膜２０４をＣＭＰ工程前に予め除去し
ておくこととした。また、第１のＡＲＬ膜２０４を除去
することにより、堆積する第１のＡＲＬ膜２０４の膜厚
をリソグラフィーに適した条件である１００ｎｍと厚め
に設定することが出来る。このような膜厚は通常、半導
体装置の高速化という観点から望ましくないが、本発明
では第１のＡＲＬ膜２０４は除去されるので、高速化の
妨げになることはない。

【００４１】以上説明したように本発明は、図１３に示
す工程において第１のＡＲＬ膜２０４を除去することに
より、金属配線間のショート発生頻度の低減を図ること
が出来、それと同時に、比誘電率の高いＡＲＬ膜が除去
されるため、配線全体における比誘電率を低下させるこ
とが出来る。

【００４２】なお、本実施の形態ではＡＲＬ膜を用いた
第１層目のＣｕ配線の形成について説明したが、第２層
目以上の上層Ｃｕ配線の形成に用いても良い。

【００４３】（実施の形態３）本実施の形態では、ＡＲ
Ｌ膜を使用してリソグラフィーを行った後ＣＭＰ工程を
行う前に、必ずＡＲＬ膜の除去を行う。その結果、ＡＲ
Ｌ膜に傷がつくことによって生じる配線間の短絡を、各
所において未然に防ぐことが出来、また比誘電率の高い
ＡＲＬ膜が存在しないため、配線全体の比誘電率を低下
させることが出来る。

【００４４】まず、図１１に示すように、半導体基板２
０１上に主にタングステンからなる下部配線層２０２を
形成し、続いて下部配線層２０２の表面にＳｉＯ₂膜２
０３及び第１のＡＲＬ膜２０４を順に堆積する。

【００４５】次に、図１２に示すように、リソグラフィ
ー法及びエッチング法を適用して、スルーホール２０５
を形成する。

【００４６】その後、図１３に示すように、ドライエッ
チング法により第１のＡＲＬ膜２０４を除去する。この
工程では、第１のＡＲＬ膜２０４をエッチングにより除
去しつつ、下部配線層２０２を構成するＷ膜や第１のＳ
ｉＯ₂膜２０３のエッチングは最小限に押さえるような
条件を適用するのが望ましい。また、この工程を行うこ
とにより、図２２に示すような配線間の短絡の発生を防
ぐことが出来る。

【００４７】続いて、図１４に示すように、ＳｉＯ₂膜
２０３表面及びスルーホール２０５中に、スルーホール
を埋め込まないようにして、スルーホール内部の側壁に
対してバリア層２０６を堆積する。更にＣＶＤ法により
Ｗ膜２０７を堆積し、スルーホール２０５を完全に埋め
込み、Ｗプラグを形成する。

【００４８】次に、図１５に示すように、ＳｉＯ₂膜２
０３の表面に堆積されたバリア層２０６およびＷ膜２０
７をＣＭＰによって除去する。

【００４９】その後、図１６に示すように、ＳｉＯ₂膜
２０３上に、ＣＶＤ法によりＦＳＧ膜２０８及びＡＲＬ
膜２１０を堆積する。

【００５０】次に図１７に示すように、リソグラフィー
法及びドライエッチング法を適用して、ＦＳＧ膜２０８
及びＡＲＬ膜２１０の内部に配線溝２０９を形成する。

【００５１】その後、図１８に示すように、フッ素含有
ガスを用いた異方性エッチングにより、ＦＳＧ膜２０８
上のＡＲＬ膜２１０を除去する。ＡＲＬ膜２１０のエッ
チング除去においては、ＦＳＧ膜２０８やＳｉＯ₂膜２
０３、及びＷプラグ２０７のエッチングは最小限に押さ
えるような条件を適用するのが望ましい。この工程が本
発明の特徴であり、課題解決に大きな効果をもたらすも
のである。なおエッチングに使用するフッ素含有ガスに
は、例えばＣＨＦ₃、ＣＦ₄などのＣＨｘＦｙガス、また
はＮＦ₃を用いることが出来る。

【００５２】続いて、図１９に示すように、配線溝２０
９の内部にＰＶＤ法により下にＴａＮ膜上にＣｕ膜から
なるバリア膜２０６を堆積する。バリア膜２０６の一層
であるＣｕ膜は、後続のメッキ工程のシード層として機
能し、ＴａＮ膜はバリア層として機能する。バリア層は
ＴａＮ層以外にも、Ｔａ層または上にＴａ下にＴａＮの
積層構造でもよい。続いてバリア膜２０６上にメッキ法
によりＣｕ膜２１２を堆積し、配線溝２０９の内部を完
全に埋め込む。

【００５３】次に図２０に示すように、バリア膜２０６
およびＣｕ膜２１２を、其々に適したスラリーを用いて
ＣＭＰ法により除去し、ＦＳＧ膜２０８の表面を露出さ
せる。ＦＳＧ膜２０８は、ＡＲＬ膜２１０に比べて傷が
つきにくいので、配線間のＦＳＧ膜２０８表面にＣｕが
埋め込まれる可能性は低く、配線間ショートも発生しに
くい。これにより、Ｃｕ配線を形成することができる。
ここで、Ｃｕ配線は下部にあるＷプラグと電気的に接続
している。

【００５４】このように、ＡＲＬ膜を各所で除去するこ
とにより、下層配線で発生した傷の影響が上層配線に転
写されることを防ぐことが出来るだけでなく、各配線間
固有に発生した傷による影響をも、除去することが出来
る。よって、意図せぬ導通部分１１５（図１０）又は２
１３（図２１）が発生せず、半導体装置の歩留りを上昇
させることが出来る。

【００５５】なお、本実施の形態ではＡＲＬ膜を用いた
第１層目のＣｕ配線の形成について説明したが、第２層
目以上の上層Ｃｕ配線の形成に用いても良い。

【００５６】

【発明の効果】以上のように本発明では、リソグラフィ
ー工程において使用したＡＲＬ膜を、導電膜堆積前に除
去することによって、導電膜のＣＭＰ工程時に配線間の
短絡が発生するのを防ぐことが出来る。その結果、配線
間距離が０．２５μｍ以下の場合であっても、金属配線
間のショート発生頻度を低減し、高い歩留まりを維持し
た配線形成を行うことが出来る。

【図面の簡単な説明】

【図１】本発明の実施形態１の工程断面図

【図２】本発明の実施形態１の工程断面図

【図３】本発明の実施形態１の工程断面図

【図４】本発明の実施形態１の工程断面図

【図５】本発明の実施形態１の工程断面図

【図６】本発明の実施形態１の工程断面図

【図７】本発明の実施形態１の工程断面図

【図８】本発明の実施形態１の工程断面図

【図９】本発明の実施形態１の工程断面図

【図１０】従来の配線形成方法において亀裂に金属が埋
め込まれた様子を示す図

【図１１】本発明の実施形態２又は３の工程断面図

【図１２】本発明の実施形態２又は３の工程断面図

【図１３】本発明の実施形態２又は３の工程断面図

【図１４】本発明の実施形態２又は３の工程断面図

【図１５】本発明の実施形態２又は３の工程断面図

【図１６】本発明の実施形態３の工程断面図

【図１７】本発明の実施形態３の工程断面図

【図１８】本発明の実施形態３の工程断面図

【図１９】本発明の実施形態３の工程断面図

【図２０】本発明の実施形態２又は３の工程断面図

【図２１】従来の配線形成方法において亀裂に金属が埋
め込まれた様子を示す図

【図２２】擬似的な架橋構造を示す図

【図２３】従来の配線形成方法の工程断面図

【符号の説明】

１０１シリコン酸化膜１０２下部配線１０３ＳｉＯ₂膜１０４スルーホール１０５Ｔｉ膜１０６ＴｉＮ膜１０７Ｗ膜１０８ＦＳＧ膜１０９ＡＲＬ膜１１０配線溝１１１ＴａＮ膜１１２Ｃｕ膜１１３Ｃｕ膜１１４バリア膜と金属配線１１５傷に埋め込まれた導電性金属２０１シリコン酸化膜２０２下部配線２０３ＳｉＯ₂膜２０４ＡＲＬ膜２０５スルーホール２０６バリア膜２０７Ｗ膜２０８ＦＳＧ膜２０９配線溝２１０ＡＲＬ膜２１１バリア膜２１２Ｃｕ膜２１３傷に埋め込まれた導電性金属

───────────────────────────────────────────────────── フロントページの続き (72)発明者吉田英朗大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者上田哲也大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5F033 HH11 HH32 JJ18 JJ19 JJ33 KK19 PP06 PP14 QQ04 QQ09 QQ11 QQ16 QQ37 QQ48 RR04 RR11 WW01 WW04 XX31

Claims

【特許請求の範囲】

【請求項１】絶縁膜上に反射防止膜を形成する工程と、前記反射防止膜上にマスクパタ−ンを形成する工程と、前記マスクパタ−ンを用いて前記絶縁膜に第１の凹部と
前記第１の凹部に近接する第２の凹部を形成する工程
と、その後、前記マスクパターンと前記反射防止膜を除去す
る工程と、前記第１の凹部と前記第２の凹部に導電膜を堆積する工
程と、前記第１の凹部と前記第２の凹部からはみ出した前記導
電膜を除去する工程と、を備えた配線構造の形成方法。
【請求項２】前記凹部は配線溝であり、前記第１の凹部
は前記第２の凹部と平行である、請求項１記載の配線形
成方法。
【請求項３】前記凹部はビアホールである、請求項１記
載の配線形成方法。
【請求項４】半導体基板の表面に下部配線層を形成する
工程と、前記半導体基板および前記下部配線層の表面に第１絶縁
膜を堆積する工程と、前記第１絶縁膜上に第１反射防止膜を形成する工程と、前記第１反射防止膜の表面にマスクパタ−ンを形成する
工程と、前記第１マスクパタ−ンを用い、前記第１絶縁膜に第１
ホールと前記第１ホールに平行な第２ホールを形成する
工程と、前記第１反射防止膜を除去する工程と、前記第１ホールと前記第２ホールにビア用導電膜を堆積
する工程と、前記第１ホールと前記第２ホールからはみ出した前記ビ
ア用導電膜を除去する工程と、前記第１絶縁膜の表面に第２絶縁膜を堆積する工程と、前記第２絶縁膜の表面に第２反射防止膜を形成する工程
と、前記第２反射防止膜表面に第２マスクパタ−ンを形成す
る工程と、前記第２マスクパタ−ンを用い、前記第２絶縁膜に第１
配線溝と前記第１配線溝に平行な第２配線溝を形成する
工程と、前記第２反射防止膜を除去する工程と前記第１配線溝と
第２配線溝に配線用導電膜を堆積する工程と、前記第１配線溝と第２配線溝からはみ出した前記第２導
電膜を除去する工程と、を備えた配線構造の形成方法。
【請求項５】前記ビア用導電膜と前記配線用導電膜が電
気的に接続していることを特徴とする、請求項４記載の
配線形成方法。
【請求項６】前記第１の配線溝と前記第２の配線溝との
間隔が０．２５μｍ以下であることを特徴とする、請求
項２又は４記載の配線形成方法。
【請求項７】前記下部配線層の除去速度よりも、前記反
射防止膜の除去速度の方が速い条件で前記反射防止膜を
除去することを特徴とする、請求項１〜４記載の配線形
成方法。
【請求項８】前記絶縁膜の除去速度よりも前記反射防止
膜の除去速度の方が高い条件で前記反射防止膜を除去す
ることを特徴とする請求項１〜４に記載の配線形成方
法。
【請求項９】前記反射防止膜がシリコン含有材料を含む
ことを特徴とする請求項１〜４に記載の配線形成方法。
【請求項１０】前記反射防止膜のシリコン濃度が、４５
ａｔ％以上となる部分を含むことを特徴とする請求項９
に記載の配線形成方法。
【請求項１１】前記絶縁膜の誘電率が、前記反射防止膜
の誘電率よりも低いことを特徴とする請求項１〜４に記
載の配線形成方法。
【請求項１２】前記反射防止膜よりも、前記絶縁膜の方
が強靭であることを特徴とする請求項１〜４に記載の配
線形成方法。