JP2003289286A - 多重変換装置、逆多重変換装置および多重伝送システム - Google Patents

多重変換装置、逆多重変換装置および多重伝送システム

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Abstract

(57)【要約】 【課題】 複数の８Ｂ／１０Ｂビットストリームを、通
常のネットワークパケットを用いて専用の回線を必要と
せずに伝送する。 【解決手段】 多重変換装置１は、複数の８Ｂ／１０Ｂ
ビットストリーム５1〜５Nに対して８Ｂ／１０Ｂ復号、
６４Ｂ／６５Ｂ符号化した後に多重化し、７ビットのＣ
ＲＣの付加を行った後に必要なオーバヘッドを付加して
パケットを構成してパケット伝送路４に送出する。逆多
重変換装置２は、パケット伝送路４から受信したパケッ
トからオーバヘッドを除去し、ＣＲＣを用いてビットエ
ラーの検出を行った後に、６４Ｂ／６５Ｂ復号、速度調
整、８Ｂ／１０Ｂ符号化を行うことにより元の８Ｂ／１
０Ｂビットストリームを復元して各チャネル３1〜３Nに
送出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の８Ｂ／１０
Ｂビットストリームを多重化してパケットデータに変換
する多重変換装置と、多重変換装置により多重化された
パケットデータから８Ｂ／１０Ｂビットストリームを分
離・復元する逆多重変換装置とから構成される多重伝送
システムに関する。
【０００２】
【従来の技術】近年、外部記憶装置間および記憶装置と
コンピュータとの間を接続するインタフェースとしてフ
ァイバチャネル（Fibre Channel）が用いられている。
このファイバチャネルは、米国規格協会（ANSI：Americ
an National Standards Institute）により標準化され
た高速のデータ通信技術であり、経済的でリアルタイム
なネットワーク環境を提供するものとして注目されてい
る。
【０００３】このファイバチャネルの物理レイヤでは８
Ｂ／１０Ｂブロック符号化が採用されている。８Ｂ／１
０Ｂブロック符号化の詳細は、ＡＮＳＩ Ｘ３．２３０
に記載されている。また、８Ｂ／１０Ｂブロック符号化
を用いるプロトコルは、ファイバチャネル以外にも、Ｓ
ＢＣＯＮ(ANSIX3.296)、ギガビットイーサネット（登録
商標）（Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商
標））(IEEE 802.3)、ＤＶＢ−ＡＳＩ(ETSI(CENELEC) E
N 50083-9)等がある。
【０００４】８Ｂ／１０Ｂブロック符号化では、８ビッ
トを単位としたデータが、８ビット毎に、所定の符号化
規則にしたがって１０ビット毎の符号に変換される。元
の８ビットはバイト（Ｂｙｔｅ）と呼ばれ、バイトが変
換された１０ビットの符号がキャラクタ（Ｃｈａｒａｃ
ｔｅｒ）と呼ばれる。本明細書では、それぞれを８Ｂバ
イト、１０Ｂキャラクタと称することとする。
【０００５】８Ｂ／１０Ｂ符号化規則では、１０Ｂキャ
ラクタの信号では同じ符号が６つ以上連続することがな
い。また、８Ｂ／１０Ｂ符号化規則では、各８Ｂバイト
に対して、「０」と「１」の数の相反する２つの１０Ｂ
キャラクタが定められている。そして、１つ前の１０Ｂ
キャラクタの「０」と「１」の数によって、２つの１０
Ｂキャラクタから一方が選択される。したがって、１０
Ｂキャラクタの信号には多くの変化点があるので、受信
側においてクロックおよびデータが抽出されやすい。
【０００６】８Ｂ／１０Ｂブロック符号の１０Ｂキャラ
クタは、２５６種類のデータ符号と１２種類の制御符号
を表現できるように定義されている。通常、データ符号
はＤｘｘ．ｙと表現され、制御符号はＫｘｘ．ｙと表現
される。データ符号は、８ビットで表現される２５６個
の８Ｂバイトにそれぞれ対応している。制御符号にはデ
ータ符号として使用されていない、１０ビットの組み合
わせが割り当てられている。制御符号は、キャラクタ同
期用パタンやリンク断等の制御情報を伝送するために使
用される。８Ｂ／１０Ｂブロック符号化により、データ
が透過転送されるとともに、各種の制御情報も伝送され
る。
【０００７】このような８Ｂ／１０Ｂ符号化されたデー
タからなる複数の８Ｂ／１０Ｂビットストリームを伝送
しようとする場合、従来技術では、複数の８Ｂ／１０Ｂ
ビットストリームをそれぞれ独立した回線を用いて伝送
していた。
【０００８】そのため、通常のパケットネットワークと
は別に８Ｂ／１０Ｂビットストリームを伝送するための
回線が必要となる。また、８Ｂ／１０Ｂビットストリー
ムの数に応じた回線が必要となり、回線数の増加に伴い
装置設備が増加してしまう。
【０００９】
【発明が解決しようとする課題】上述した従来技術で
は、複数の８Ｂ／１０Ｂビットストリームを伝送する場
合下記のような問題点があった。 （１）通常のパケットネットワークとは別に８Ｂ／１０
Ｂビットストリームを伝送するための専用の回線が必要
となる （２）伝送する８Ｂ／１０Ｂビットストリームの回線数
に応じた回線が必要となる。
【００１０】本発明の目的は、複数の８Ｂ／１０Ｂビッ
トストリームを、通常のネットワークパケットを用いて
専用の回線を必要とせずに伝送することができる装置を
提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の多重伝送システムは、多重変換装置と、逆
多重変換装置とから構成されている。そして、多重変換
装置は、複数の８Ｂ／１０Ｂビットストリームを多重化
してパケットデータに変換するための多重変換装置であ
って、シリアル信号である複数の８Ｂ／１０Ｂビットス
トリームをそれぞれ１０ビットのパラレル信号に変換し
てコードワードとし、該コードワードを、それぞれ８Ｂ
／１０Ｂ復号して９ビットのバイトデータとし、該バイ
トデータに対してそれぞれ６４Ｂ／６５Ｂ符号化を施し
て６５ビットの６５Ｂブロックとし、この複数の６５Ｂ
ブロックの速度変換を行った後に多重化して１つの６５
Ｂブロックとし、該６５Ｂブロックに対する７ビットの
ＣＲＣを算出し、該ＣＲＣを前記６５Ｂブロックに付加
して７２Ｂブロックとし、一定数の７２Ｂブロック毎に
必要なオーバヘッドを付加してパケットを構成してパケ
ット伝送路に送出する。
【００１２】この多重変換装置は、具体的には、シリア
ル信号である複数の８Ｂ／１０Ｂビットストリームをそ
れぞれ１０ビットのパラレル信号に変換してコードワー
ドとして出力する複数のデシリアライザと、前記複数の
デシリアライザからのコードワードを、それぞれ８Ｂ／
１０Ｂ復号して９ビットのバイトデータとして出力する
複数の８Ｂ／１０Ｂ復号部と、前記複数の８Ｂ／１０Ｂ
復号部からのバイトデータに対してそれぞれ６４Ｂ／６
５Ｂ符号化を施し、６５ビットの６５Ｂブロックとして
出力する複数の６４Ｂ／６５Ｂ符号化部と、前記複数の
６４Ｂ／６５Ｂ符号化部からの６５Ｂブロックをそれぞ
れ一旦記憶し、読み出し要求を入力すると、６５Ｂブロ
ックが格納されている場合には記憶している６５Ｂブロ
ックを順次出力し、６５Ｂブロックが格納されていない
場合には帯域差を埋めるための制御符号を含む６５Ｂブ
ロックを出力する複数の速度変換メモリと、前記複数の
速度変換メモリから出力された複数チャネルの６５Ｂブ
ロックを多重して１つの６５Ｂブロックとして出力する
チャネル多重部と、前記チャネル多重部からの６５Ｂブ
ロックに対する７ビットのＣＲＣを算出し、該ＣＲＣを
前記チャネル多重部からの６５Ｂブロックに付加して７
２Ｂブロックとして出力するＣＲＣ演算部と、前記ＣＲ
Ｃ演算部からの一定数の７２Ｂブロックに、必要なオー
バヘッドを付加してパケットを構成するとともに、前記
速度変換メモリに対し読み出し要求を発行するパケット
生成部と、パケット伝送路の物理メディアおよびリンク
の制御を行い、前記パケット生成部により生成されたパ
ケットをパケット伝送路へ送出するパケット送信部とか
ら構成されている。
【００１３】また、逆多重変換装置は、パケット伝送路
から受信したパケットからオーバヘッドを除去して７２
Ｂブロックを取り出し、該７２Ｂブロックに付加されて
いるＣＲＣを用いてビットエラーの検出を行った後に、
前記７２ＢブロックからＣＲＣを除いた６５Ｂブロック
に対して６４Ｂ／６５Ｂ復号を施してバイトデータと
し、該バイトデータをチャネル番号に従って振り分け、
複数のチャネルにそれぞれ対応した複数のバイトデータ
とし、該複数のバイトデータが帯域差を埋めるための制
御符号に一致しているか判定し、一致している場合、そ
のバイトデータを除去し、プロトコル上除去しても問題
のないバイトデータの除去またはプロトコル上挿入して
も問題のないバイトデータの挿入により前記複数のバイ
トデータの速度調整をそれぞれ行い、速度調整後のバイ
トデータをそれぞれ８Ｂ／１０Ｂ符号化することにより
コードワードを生成し、該コードワードをそれぞれシリ
アル変換して８Ｂ／１０Ｂビットストリームとして各チ
ャネルへ出力する。
【００１４】逆多重変換装置は、具体的には、パケット
伝送路の物理メディアおよびリンクの制御を行い、前記
パケット伝送路からのパケットを受信するパケット受信
部と、前記パケット受信部により受信されたパケットか
らオーバヘッドを除去して７２Ｂブロックを取り出し、
該７２Ｂブロックが属しているチャネルの番号であるチ
ャネル番号とともに出力する７２Ｂブロック抽出部と、
前記７２Ｂブロック抽出部からの７２Ｂブロックに付加
されているＣＲＣを用いてビットエラーの検出を行った
後に、７２ＢブロックからＣＲＣを除いた６５Ｂブロッ
クと、該６５Ｂブロックが属するチャネルの番号である
チャネル番号とを出力するＣＲＣ検査部と、前記ＣＲＣ
検査部からの６５Ｂブロックに対して６４Ｂ／６５Ｂ復
号を施し、バイトデータとチャネル番号を出力する６４
Ｂ／６５Ｂ復号部と、前記６４Ｂ／６５Ｂ復号部からの
バイトデータをチャネル番号に従って振り分け、複数の
チャネルにそれぞれ対応した複数のバイトデータとして
出力するチャネル分離部と、前記チャネル分離部からの
複数のバイトデータが帯域差を埋めるための制御符号に
一致しているか判定し、一致している場合、そのバイト
データを除去する複数のＰＡＤ除去部と、外部から通知
されたデータ蓄積量が予め設定された閾値を上回ってい
る場合、プロトコル上除去しても問題のないバイトデー
タを除去して残りのバイトデータを出力する複数のアイ
ドル除去部と、前記アイドル除去部からのバイトデータ
をそれぞれ一旦記憶し、読み出し要求を入力すると記憶
しているバイトデータを順次出力するとともに、現在の
データ蓄積量を前記アイドル除去部に通知する複数の速
度変換メモリと、前記速度変換メモリからのデータ蓄積
量が予め設定された閾値を下回っている場合、プロトコ
ル上挿入しても問題のないバイトデータを前記速度変換
メモリからのバイトデータに挿入するとともに、挿入中
は前記速度変換メモリへの読み出し要求の発行を停止す
る複数のアイドル挿入部と、前記アイドル挿入部からの
バイトデータを８Ｂ／１０Ｂ符号化することによりコー
ドワードを生成する複数の８Ｂ／１０Ｂ符号化部と、前
記複数の８Ｂ／１０Ｂ符号化部からのコードワードをシ
リアル変換し、８Ｂ／１０Ｂビットストリームとして各
チャネルへ出力する複数のシリアライザとから構成され
ている。
【００１５】本発明の多重伝送システムによれば、複数
の８Ｂ／１０Ｂビットストリームをパケットネットワー
クで伝送可能な形式に変換するため、単一のパケットネ
ットワークを構築するだけで、通常のパケット伝送サー
ビスに加えて、８Ｂ／１０Ｂビットストリーム伝送サー
ビスも提供できるようになる。これにより、ネットワー
クの回線・装置設備を共通化でき、それらの利用効率を
高めることができる。また、複数の８Ｂ／１０Ｂビット
ストリームを１本の回線に多重することにより、複数の
８Ｂ／１０Ｂビットストリームの伝送に要する回線およ
び装置の設備を低減させることができる。さらに、８Ｂ
／１０Ｂビットストリームの上位レイヤを終端すること
なく、コードワードレベルの伝送を行うことにより、８
Ｂ／１０Ｂビットストリームの透過伝送が可能になる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００１７】本発明の一実施形態の多重伝送システムを
図１に示す。本実施形態の多重伝送システムは、図１に
示されるように、多重変換装置１と逆多重変換装置２と
から構成されていて、この多重変換装置１と逆多重変換
装置２との間はパケット伝送路４により接続されてい
る。
【００１８】多重変換装置１はＮ本のチャネル３1〜３N
(Ｎは１以上)を流れる８Ｂ／１０Ｂビットストリーム５
1〜５Nを多重してパケットを構成し、パケット伝送路４
に出力する。逆多重変換装置２は、パケット伝送路４か
ら受信したパケットから８Ｂ／１０Ｂビットストリーム
６1〜６Nを再生し、対応するＮ本のチャネル３1〜３Nそ
れぞれに出力する。
【００１９】本実施形態では、チャネル３1〜３Nの種別
および速度は全て同一であると仮定する。また、パケッ
ト伝送路４は、伝送されるパケットの内容の如何によら
ず、必要な帯域を常に提供できるものとする。
【００２０】図１中の多重変換装置１の構成を図２を参
照して詳細に説明する。多重変換装置１は、図２に示さ
れるように、デシリアライザ１０1〜１０Nと、８Ｂ／１
０Ｂ復号部１１1〜１１Nと、６４Ｂ／６５Ｂ符号化部１
２1〜１２Nと、速度変換メモリ１３1〜１３Nと、チャネ
ル多重部１４と、ＣＲＣ（Cyclic Redundancy Code：巡
回冗長符号）演算部１５と、パケット生成部１６と、パ
ケット送信部１７とから構成されている。
【００２１】デシリアライザ１０X(１≦Ｘ≦Ｎ)は、シ
リアル信号である８Ｂ／１０Ｂビットストリーム５Xを
１０ビットのパラレル信号に変換し、コードワード３０
Xとして出力する。８Ｂ／１０Ｂ復号部１１X(１≦Ｘ≦
Ｎ)は、コードワード３０Xを８Ｂ／１０Ｂ復号し、９ビ
ットのバイトデータ３１Xを出力する。バイトデータ３
１Xの上位１ビットはバイトデータの種別を示し、デー
タ符号(Dx.y)を表すときは“０”となり、制御符号(Kx.
y等)を表すときは“１”となる。また、９ビットのバイ
トデータの下位８ビットは、２５６種類のデータ符号、
または１４種類の制御符号を収容する。６４Ｂ／６５Ｂ
符号化部１２X(１≦Ｘ≦Ｎ)は、バイトデータ３１Xに対
して６４Ｂ／６５Ｂ符号化を施し、６５ビットの６５Ｂ
ブロック３２Xを出力する。
【００２２】速度変換メモリ１３X(１≦Ｘ≦Ｎ)は、チ
ャネル３Xのクロックから、パケット伝送路４のクロッ
クへ速度変換するための、ＦＩＦＯ（First-In/First-O
ut）型のメモリである。速度変換メモリ１３Xには、６
５Ｂブロック３２Xが書き込まれる。また、読み出し要
求３６Xがパケット生成部１６から発行されていれば、
６５Ｂブロック３３Xが読み出される。ただし、速度変
換メモリ１３Xが空であるとき、帯域差を埋めるための
制御符号「６５Ｂ＿ＰＡＤ」を含む６５Ｂブロック３３
Xが代わりに出力される。
【００２３】つまり、速度変換メモリ１３Xは、６４Ｂ
／６５Ｂ符号化部xからの６５Ｂブロックを一旦記憶
し、読み出し要求３６xを入力すると、６５Ｂブロック
が格納されている場合には記憶している６５Ｂブロック
を順次出力し、６５Ｂブロックが格納されていない場合
には制御符号「６５Ｂ＿ＰＡＤ」を含む６５Ｂブロック
を出力する。
【００２４】チャネル多重部１４は、６５Ｂブロック３
３1〜３３Nを多重し、６５Ｂブロック３４として出力す
る。ＣＲＣ演算部１５は、６５Ｂブロック３４に対する
７ビットのＣＲＣを算出し、そのＣＲＣを６５Ｂブロッ
ク３４の末尾に付加して７２Ｂブロック３５を生成す
る。パケット生成部１６は、一定数の７２Ｂブロック３
５に、必要なオーバヘッド(ヘッダなど)を付加してパケ
ット３７を構成する。また、速度変換メモリ１３X(１≦
Ｘ≦Ｎ)に対し、読み出し要求３６Xを発行する。パケッ
ト送信部１７は、パケット伝送路４の物理メディアおよ
びリンクの制御を行い、パケット３７をパケット伝送路
４へ送出する。
【００２５】次に、図３を参照して、図１中の逆多重変
換装置２の構成を詳細に説明する。
【００２６】逆多重変換装置２は、図３に示されるよう
に、パケット受信部５０と、７２Ｂブロック抽出部５１
と、ＣＲＣ検査部５２と、６４Ｂ／６５Ｂ復号部５３
と、チャネル分離部５４と、ＰＡＤ除去部５５1〜５５N
と、アイドル除去部５６1〜５６Nと、速度変換メモリ５
７1〜５７Nと、アイドル挿入部５８1〜５８Nと、８Ｂ／
１０Ｂ符号化部５９1〜５９Nと、シリアライザ６０1〜
６０Nとから構成されている。
【００２７】パケット受信部５０は、パケット伝送路４
の物理メディアおよびリンクの制御を行い、パケット伝
送路４からパケット７０を受信する。７２Ｂブロック抽
出部５１は、パケット７０からオーバヘッドを除去して
７２Ｂブロック７１を取り出す。また、ブロック抽出部
５１は、７２Ｂブロック７１が、どのチャネル３1〜３N
に属しているかを示す、チャネル番号７２を出力する。
ＣＲＣ検査部５２は、７２Ｂブロック７１に付加されて
いるＣＲＣを用いて、ビットエラーを検出する。この
際、エラー訂正を行っても良い。ＣＲＣ検査部５２の出
力は、６５Ｂブロック７３とチャネル番号７４である。
チャネル番号７４は、チャネル３1〜３Nのうち、６５Ｂ
ブロック７３が属するチャネルの番号である。
【００２８】６４Ｂ／６５Ｂ復号部５３は、６５Ｂブロ
ック７３に対して６４Ｂ／６５Ｂ復号を施し、バイトデ
ータ７５とチャネル番号７６を出力する。チャネル番号
７６は、チャネル３1〜３Nのうち、バイトデータ７５が
属するチャネルの番号である。チャネル分離部５４は、
バイトデータ７５をチャネル番号７６に従って振り分
け、バイトデータ７７1〜７７Nとして出力する。ＰＡＤ
除去部５５X(１≦Ｘ≦Ｎ)は、バイトデータ７７Xが制御
符号「６５Ｂ＿ＰＡＤ」に一致しているか判定し、一致
していれば、そのバイトデータを除去する。ＰＡＤ除去
部５５Xの出力は、バイトデータ７８Xである。
【００２９】アイドル除去部５６X(１≦Ｘ≦Ｎ)は、プ
ロトコル上、除去しても問題のないバイトデータ７８X
を除去する。ただし、この除去は、データ蓄積量８０X
が閾値を上回っているときに限り、実施される。ここ
で、データ蓄積量８０Xは、速度変換メモリ５７Xに蓄積
されているバイトデータの数である。除去されなかった
バイトデータ７８Xは、バイトデータ７９Xとして出力さ
れる。
【００３０】速度変換メモリ５７X(１≦Ｘ≦Ｎ)は、パ
ケット伝送路４側のクロックから、チャネル３X側のク
ロックへ速度変換するための、ＦＩＦＯ型のメモリであ
る。速度変換メモリ５７Xにはバイトデータ７９Xが書き
込まれる。また、読み出し要求８２Xが発行されていれ
ばバイトデータ８１Xが読み出される。さらに、速度変
換メモリ５７xは、データ蓄積量８０Xを、アイドル除去
部５６Xおよびアイドル挿入部５８Xに提供する。
【００３１】つまり、速度変換メモリ５７xは、アイド
ル除去部５６xからのバイトデータを一旦記憶し、アイ
ドル挿入部５８xからの読み出し要求８２xを入力すると
記憶しているバイトデータを順次出力する。
【００３２】アイドル挿入部５８X(１≦Ｘ≦Ｎ)は、プ
ロトコル上、挿入しても問題のないバイトデータを、バ
イトデータ８３Xに挿入する。ただし、この挿入は、デ
ータ蓄積量８０Xが閾値を下回っているときに限り実施
される。挿入中は、読み出し要求８２Xの発行を停止
し、速度変換メモリ５７Xからバイトデータ８１Xが読み
出されないようにする。アイドル挿入部５８xは、この
挿入処理を行っていないとき読み出し要求８２Xを発行
し、速度変換メモリ５７Xから読み出されたバイトデー
タ８１Xをバイトデータ８３Xとして出力する。
【００３３】８Ｂ／１０Ｂ符号化部５９X(１≦Ｘ≦Ｎ)
は、バイトデータ８３Xを８Ｂ／１０Ｂ符号化し、コー
ドワード８４Xを生成する。シリアライザ６０X(１≦Ｘ
≦Ｎ)は、８Ｂ／１０Ｂ符号化部５９Xからのコードワー
ド８４Xをシリアル変換し、８Ｂ／１０Ｂビットストリ
ーム６Xとしてチャネル３Xへ出力する。
【００３４】次に、本実施形態の多重伝送システムの動
作について図面を参照して詳細に説明する。
【００３５】先ず、図２を参照して多重変換装置１の動
作について説明する。
【００３６】８Ｂ／１０Ｂビットストリーム５X(１≦Ｘ
≦Ｎ)は、デシリアライザ１０Xに入力され1０ビット毎
にパラレル展開される。ここでは、コンマ(Comma)と呼
ばれる特定のビットパターンにより1０ビットの境界が
認識される。パラレル展開された１０ビットのデータは
コードワード３０Xとなり、８Ｂ／１０Ｂ復号部１１Xへ
送られる。
【００３７】コードワード３０X(１≦Ｘ≦Ｎ)は、８Ｂ
／１０Ｂ復号部１１Xにおいて８Ｂ／１０Ｂ復号された
後、図４の表に従って９ビットのバイトデータ３１Xに
変換される。図４は、ＧＦＰ（Generic Framing Proced
ure）規格(ITU-T G.7041)から引用されたものである
が、コードワードとバイトデータが１対１に対応してさ
えいれば、図４に示された関係以外の関係でも良い。コ
ードワード３０Xが８Ｂ／１０Ｂ復号不能であるとき、
不正なコードワードを表す制御符号「１０Ｂ＿ＥＲＲ」
が出力される。制御符号「１０Ｂ＿ＥＲＲ」は、８Ｂ／
１０Ｂ復号エラーの発生を逆多重変換装置２に通知する
ために使用される。
【００３８】バイトデータ３１X(１≦Ｘ≦Ｎ)は、６４
Ｂ／６５Ｂ符号化部１２Xにおいて、６５Ｂブロック３
２Xに符号化される。この符号化は、ＧＦＰ規格にて定
められており、６４Ｂ／６５Ｂ符号化と呼ばれる。
【００３９】以下、６４Ｂ／６５Ｂ符号化について具体
例を交えながら解説する。６４Ｂ／６５Ｂ符号化は、８
つのバイトデータを、６５ビットの６５Ｂブロックに符
号化する手法である。ここで、６５Ｂブロックの構造に
ついて説明する。６５Ｂブロックの第１ビットはフラグ
ビットであり、入力された８つのバイトデータが全てデ
ータ符号であるときに限り０になる。６５Ｂブロックの
第２ビットから第６５ビットまでの６４ビットの領域
は、８つのオクテットに分割される。便宜上、６５Ｂブ
ロックの第２ビットから第９ビットまでの８ビットを第
１オクテット、第１０ビットから第１７ビットまでを第
２オクテット、…、として参照する。それぞれのオクテ
ットに、入力された８つのバイトデータが１つずつ格納
される。ただし、８つのバイトデータの入力順と、第１
〜第８オクテットの並びが一致するとは限らない。制御
符号を表すバイトデータは、入力順に関わらず、第１オ
クテットから順に格納される。
【００４０】データ符号が格納されるオクテットには、
バイトデータの下位８ビットが収容される。制御符号が
格納されるオクテットは、さらに３つの領域に分割され
る1つ目の領域は最終制御キャラクタ（Last Control Ch
aracter）であり、オクテットの第１ビットに位置す
る。最終制御キャラクタは、次のオクテットにも制御符
号が格納されるときに１をとる。一方、次のオクテット
にデータ符号が格納されるとき、あるいは、現在のオク
テットが最終オクテット(第８オクテット)であるとき、
０をとる。２つ目の領域は制御符号位置情報（Control
Character Locator）であり、オクテットの第２ビット
から第４ビットまでの３ビットに割り当てられている。
制御符号位置情報は、このオクテットに格納される制御
符号の、元の位置を示す。元の位置は、入力された８つ
のバイトデータにおける、時系列順に０から始まる数値
で表現される。例えば、制御符号位置情報が“６”のと
き、６４Ｂ／６５Ｂ符号化前の制御符号は、８つのバイ
トデータの７番目に位置していたことになる。３つ目の
領域は制御符号表示（Control Character Indicator）
であり、オクテットの第５ビットから第８ビットまでの
４ビットに割り当てられている。制御符号表示には、こ
のオクテットに格納されるバイトデータの下位４ビット
が収容される。
【００４１】図５を参照しながら、６４Ｂ／６５Ｂ符号
化の具体例を示す。本例では、８つのバイトデータの時
系列： 第１バイトデータ＝010010101 (２進数、データ符号D2
1.4) 第２バイトデータ＝010110101 (２進数、データ符号D2
1.5) 第３バイトデータ＝010110101 (２進数、データ符号D2
1.5) 第４バイトデータ＝100000101 (２進数、制御符号K28.
5) 第５バイトデータ＝010010101 (２進数、データ符号D2
1.4) 第６バイトデータ＝001001010 (２進数、データ符号D1
0.2) 第７バイトデータ＝001001010 (２進数、データ符号D1
0.2) 第８バイトデータ＝100000101 (２進数、制御符号K28.
5) を６５Ｂブロックに符号化する過程を解説する。
【００４２】まず、それぞれのバイトデータがどのオク
テットに対応するか決定する。前述のように、制御符号
を表すバイトデータは第１オクテットから順に格納され
るため、第１オクテットは、第４バイトデータに対応
(制御符号)。
【００４３】第２オクテットは、第８バイトデータに対
応(制御符号)。
【００４４】第３オクテットは、第１バイトデータに対
応(データ符号)。
【００４５】第４オクテットは、第２バイトデータに対
応(データ符号)。
【００４６】第５オクテットは、第３バイトデータに対
応(データ符号)。
【００４７】第６オクテットは、第５バイトデータに対
応(データ符号)。
【００４８】第７オクテットは、第６バイトデータに対
応(データ符号)。
【００４９】第８オクテットは、第７バイトデータに対
応(データ符号)。となる。次に、６５Ｂブロックのフラ
グビットを求める。８つのバイトデータには制御符号が
含まれるため、フラグビットは１となる。最後に、制御
符号が格納されるオクテットの、最終制御キャラクタ、
制御符号位置情報、制御符号表示を求める。それぞれの
定義より、 第１オクテットの最終制御キャラクタ＝１ 第２オクテットの最終制御キャラクタ＝０ 第１オクテットの制御符号位置情報＝３ 第２オクテットの制御符号位置情報＝７ 第１オクテットの制御符号表示＝0101 (２進数) 第２オクテットの制御符号表示＝0101 (２進数) である。
【００５０】以上で、６４Ｂ／６５Ｂ符号化は完了し、
得られた６５Ｂブロックは、 1 10110101 011101011001010110110101101101011001010
1 01001010 01001010 (２進数) となる。
【００５１】６５Ｂブロック３２X(１≦Ｘ≦Ｎ)は、速
度変換メモリ１３Xに書き込まれる。読み出し要求３６X
が発行されていなければ、６５Ｂブロック３３Xの全ビ
ットを０にする。一方、読み出し要求３６Xが発行され
ていれば、６５Ｂブロック３３Xが速度変換メモリ１３X
から読み出される。このとき、速度変換メモリ１３Xが
空であれば、制御符号「６５Ｂ＿ＰＡＤ」を８つ含む６
５Ｂブロック３３Xが出力される。以後、この６５Ｂブ
ロックを「パディングブロック」と呼ぶ。パディングブ
ロックは、チャネル３1〜３Nの速度の合計と、パケット
伝送路４の帯域との差を吸収するために挿入される。す
なわち、「(パケット伝送路４の帯域)−(チャネル３1〜
３Nの速度の合計)」に等しい分だけ、パディングブロッ
クが挿入されることになる。パディングブロックのビッ
トパターンは、 1 10001101 10011101 10101101 10111101 11001101 110
11101 11101101 01111101 (２進数) である。
【００５２】次に、６５Ｂブロック３３X(１≦Ｘ≦Ｎ)
は、チャネル多重部１４にて多重され、６５Ｂブロック
３４として出力される。チャネル多重は、６５Ｂブロッ
ク３３X(１≦Ｘ≦Ｎ)の論理和をとることで実現され
る。なぜなら、２つ以上の読み出し要求３６X(１≦Ｘ≦
Ｎ)が同時に発生することはなく、かつ、読み出し要求
３６Xが発行されていなければ６５Ｂブロック３３Xの全
ビットが０になるからである。
【００５３】６５Ｂブロック３４はＣＲＣ演算部１５に
送られたのち、末尾に７ビットＣＲＣが付加され、７２
Ｂブロック３５として出力される。ＣＲＣの生成多項式
は、「ｘ7＋ｘ6＋ｘ5＋ｘ2＋１」である。また、ＣＲＣ
演算レジスタの初期値を０とする。
【００５４】７２Ｂブロック３５は、パケット生成部１
６において、図６のようにチャネル単位に１つずつ時分
割多重され、パケット３７のペイロードを構成する。そ
の後、適切なヘッダおよびトレイラがペイロードの前後
に付加され、パケット伝送路４上で伝送可能なパケット
３７が生成される。ここで1つのパケットに収容される
７２Ｂブロックの個数を「Ｂ×Ｎ」とする(Ｂは自然
数)。また、Ｂは固定的な数値であって、パケット毎に
変化しないものとする。このとき、Ｂは、次の関係式を
満たさなければならない。
【００５５】Ｃ×(Ｈ＋Ｇ)÷(８０×Ｐ−７２×Ｃ×Ｎ)
≦Ｂ≦(Ｍ−Ｈ)÷７２÷Ｎ ただし、 Ｃ＝８Ｂ／１０Ｂビットストリーム５1〜５Nの最大速度
[ｂｐｓ](合計ではなく、チャネル１つ当たり) Ｐ＝パケット伝送路４の最小帯域[ｂｐｓ] Ｈ＝パケットのオーバーヘッド(ヘッダおよびトレイラ)
の長さ[ビット] Ｇ＝最小パケット間隔[ビット] Ｍ＝パケットの最大長[ビット] である。
【００５６】例として、ＤＶＢ−ＡＳＩ×４チャネルを
ギガビットイーサネット回線１本に多重して伝送する場
合の、Ｂの値を求める。チャネル３1〜３Nは４本あるか
ら、Ｎ＝４である。
【００５７】ＤＶＢ−ＡＳＩの伝送速度は、２７０Ｍｂ
ｐｓ±１００ｐｐｍであるから、 Ｃ＝２７０×１,０００,０００×１．０００１＝２７
０,０２７,０００[ｂｐｓ] である。
【００５８】ギガビットイーサネットの帯域は１Ｇｂｐ
ｓ±１００ｐｐｍであるから、 Ｐ＝１×１,０００,０００,０００×０．９９９９ ＝９９９,９００,０００[ｂｐｓ] である。また、イーサネットの規定により、 Ｈ＝(Destination Address)＋(Source Address)＋(Leng
th/Type)＋(Frame CheckSequence)＝４８＋４８＋１６
＋３２＝１４４[ビット] Ｇ＝(Inter Frame Gap)＋(Preamble)＋(Start of Frame
Delimiter)＝９６＋５６＋８＝１６０[ビット] Ｍ＝１５１８×８＝１２１４４[ビット] である。これらから、Ｂが満たすべき関係を求めると、 ３６．９１≦Ｂ≦４１．６７ となる。すなわちＢは、３７以上４１以下の整数値をと
る必要がある。
【００５９】次に、図１中の逆多重変換装置２の動作を
図３を参照して詳細に説明する。
【００６０】７２Ｂブロック抽出部５１では、パケット
受信部５０から入力されたパケット７０のペイロードか
ら７２Ｂブロック７１が取り出される。ペイロードに
は、図６のように、７２Ｂブロックが固定的に時分割多
重されているため、７２Ｂブロック７１とチャネル番号
７２の関係は一意に定まる。
【００６１】ＣＲＣ検査部５２では、７２Ｂブロック７
１の末尾に付加されている７ビットのＣＲＣにより、ビ
ット誤り検出が行われる。この際、誤りを訂正しても良
い。訂正可能な誤りは、任意の１ビット誤りと誤りビッ
トが４３ビット離れている全ての２ビット誤りである。
そして、誤り検出(もしくは訂正)後に、７２Ｂブロック
７１からＣＲＣが除去され、６５Ｂブロック７３として
出力される。
【００６２】６５Ｂブロック７３は、６４Ｂ／６５Ｂ復
号部５３において６４Ｂ／６５Ｂ復号され、８つのバイ
トデータ７５に変換される。チャネル分離部５４では、
チャネル番号７６に従ってバイトデータ７５1〜７５Nが
各チャネルに振り分けられる。制御符号「６５Ｂ＿ＰＡ
Ｄ」に一致するバイトデータ７７X(１≦Ｘ≦Ｎ)は、Ｐ
ＡＤ除去部５５Xで廃棄される。それ以外のバイトデー
タ７７Xは、バイトデータ７８Xとして出力される。
【００６３】アイドル除去部５６X(１≦Ｘ≦Ｎ)では、
バイトデータ７８Xが除去可能なものであるか判定され
る。この判定基準は、チャネル３Xのプロトコルに依存
する。ただし、除去の結果、チャネル３Xのプロトコル
に違反するバイトデータ７８Xが出現しないようにす
る。
【００６４】ここで、アイドルデータ除去の例を図７に
示す。同図は、ファイバチャネルのプリミティブシグナ
ル（Primitive Signal）のアイドル（Idle）データを１
つ除去する様子を示している。ファイバチャネルでは、
ＳＯＦ(Start-of-frame delimiter)の直前に、少なくと
も２つのアイドルデータが存在しなければならないと定
められている。すなわち、ＳＯＦの直前に３つ以上のア
イドルデータがあった場合、それらのうち１つを除去し
ても、プロトコルに違反することはない。
【００６５】データ蓄積量８０Xが閾値を超えると、除
去可能と判定されたバイトデータ７８Xは除去される。
除去されなかったバイトデータ７８Xは、バイトデータ
７９Xとして速度変換メモリ５７Xに書き込まれる。バイ
トデータの除去が必要になる条件は、多重変換装置１に
接続されるチャネル３Xのクロックより、逆多重変換装
置２に接続されるチャネル３Xのクロックが遅い場合で
ある。このとき、バイトデータを全く除去しなければ、
速度変換メモリ５７Xのデータ蓄積量８０は増加し続
け、ついにはオーバフローすることになる。
【００６６】アイドル挿入部５８X(１≦Ｘ≦Ｎ)では、
バイトデータ８３Xの直後に、別のバイトデータを挿入
できるか判定される。この判定基準は、チャネル３Xの
プロトコルに依存する。ただし、挿入の結果、チャネル
３Xのプロトコルに違反するバイトデータ８３Xが出現し
ないようにする。
【００６７】ここで、アイドルデータ挿入の例を図８に
示す。同図は、ファイバチャネルの２つのアイドルデー
タの直後に、アイドルデータをもう１つ挿入する様子を
示している。この操作を行ってもプロトコル違反になら
ない理由は、先に述べた通りである。
【００６８】データ蓄積量８０Xが閾値未満になると、
挿入可能と判定されたバイトデータ８３Xの直後に、適
切なバイトデータが挿入される。バイトデータの挿入が
必要になる条件は、多重変換装置１に接続されるチャネ
ル３Xのクロックより、逆多重変換装置２に接続される
チャネル３Xのクロックが速い場合である。
【００６９】その後、バイトデータ８３X(１≦Ｘ≦Ｎ)
は、８Ｂ／１０Ｂ符号化部５９Xにて1０ビットのコード
ワード８４Xに８Ｂ／１０Ｂ符号化される。ただし、バ
イトデータ８３Xが制御符号「１０Ｂ＿ＥＲＲ」に等し
いとき、８Ｂ／１０Ｂ符号に該当しない１０ビットのパ
ターンが、コードワード８４Xに代入される。これによ
り、チャネル３Xの先に接続される装置は、８Ｂ／１０
Ｂコード違反の発生を知ることができる。そして、コー
ドワード８４X(１≦Ｘ≦Ｎ)は、シリアライザ６０Xによ
って８Ｂ／１０Ｂビットストリーム６Xにシリアル変換
され、チャネル３ Xへ送出される。
【００７０】本実施形態の多重伝送システムでは、８Ｂ
／１０Ｂビットストリームをパケットネットワークで伝
送可能な形式に変換するため、単一のパケットネットワ
ークを構築するだけで、通常のパケット伝送サービスに
加えて、８Ｂ／１０Ｂビットストリーム伝送サービスも
提供できるようになる。これにより、ネットワークの回
線・装置設備を共通化でき、それらの利用効率を高める
ことができる。また、複数の８Ｂ／１０Ｂビットストリ
ームを１本の回線に多重することにより、複数の８Ｂ／
１０Ｂビットストリームの伝送に要する回線および装置
の設備を低減させることができる。さらに、本実施形態
の多重伝送システムによれば、８Ｂ／１０Ｂビットスト
リームの上位レイヤを終端することなく、コードワード
レベルの伝送を行うため、８Ｂ／１０Ｂビットストリー
ムの透過性を確保したまま伝送することができる。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
下記のような効果を得ることができる。 （１）８Ｂ／１０Ｂビットストリームをパケットネット
ワークで伝送可能な形式に変換するため、単一のパケッ
トネットワークを構築するだけで、通常のパケット伝送
サービスに加えて、８Ｂ／１０Ｂビットストリーム伝送
サービスも提供できるようになる。これにより、ネット
ワークの回線・装置設備を共通化でき、それらの利用効
率を高めることができる。 （２）複数の８Ｂ／１０Ｂビットストリームを１本の回
線に多重することにより、複数の８Ｂ／１０Ｂビットス
トリームの伝送に要する回線および装置の設備を低減さ
せることができる。 （３）８Ｂ／１０Ｂビットストリームの上位レイヤを終
端することなく、コードワードレベルの伝送を行うこと
により、８Ｂ／１０Ｂビットストリームの透過伝送が可
能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態の多重伝送システムの構成
を示すブロック図である。
【図２】図１中の多重変換装置１の構成を示すブロック
図である。
【図３】図１中の逆多重変換装置２の構成を示すブロッ
ク図である。
【図４】コードワードから９ビットデータへの変換テー
ブルの一例を示す図である。
【図５】６４Ｂ／６５Ｂ符号化の一例を示す図である。
【図６】多重変換装置によって生成されるパケットの構
造を示す図である。
【図７】アイドルデータ除去の一例を示す図である。
【図８】アイドルデータ挿入の一例を示す図である。
【符号の説明】
１ 多重変換装置 ２ 逆多重変換装置 ３1〜３N チャネル ４ パケット伝送路 ５1〜５N ８Ｂ／１０Ｂビットストリーム ６1〜６N ８Ｂ／１０Ｂビットストリーム １０1〜１０N デシリアライザ １１1〜１１N ８Ｂ／１０Ｂ復号部 １２1〜１２N ６４Ｂ／６５Ｂ符号化部 １３1〜１３N 速度変換メモリ １４ チャネル多重部 １５ ＣＲＣ演算部 １６ パケット生成部 １７ パケット送信部 ３０1〜３０N コードワード ３１1〜３１N バイトデータ ３２1〜３２N ６５Ｂブロック ３３1〜３３N ６５Ｂブロック ３４ ６５Ｂブロック ３５ ７２Ｂブロック ３６1〜３６N 読み出し要求 ３７ パケット ５０ パケット受信部 ５１ ７２Ｂブロック抽出部 ５２ ＣＲＣ検査部 ５３ ６４Ｂ／６５Ｂ復号部 ５４ チャネル分離部 ５５1〜５５N ＰＡＤ除去部 ５６1〜５６N アイドル除去部 ５７1〜５７N 速度変換メモリ ５８1〜５８N アイドル挿入部 ５９1〜５９N ８Ｂ／１０Ｂ符号化部 ６０1〜６０N シリアライザ ７０ パケット ７１ ７２Ｂブロック ７２ チャネル番号 ７３ ６５Ｂブロック ７４ チャネル番号 ７５ バイトデータ ７６ チャネル番号 ７７1〜７７N バイトデータ ７８1〜７８N バイトデータ ７９1〜７９N バイトデータ ８０1〜８０N データ蓄積量 ８１1〜８１N バイトデータ ８２1〜８２N 読み出し要求 ８３1〜８３N バイトデータ ８４1〜８４N コードワード
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K028 AA11 CC03 EE05 KK05 KK32 MM09 RR03 SS06 SS16 SS24 5K029 AA18 BB03 DD02 DD12 GG03 HH21 5K033 AA04 AA09 BA04 CB08 DA06 DB10 DB18

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 複数の８Ｂ／１０Ｂビットストリームを
    多重化してパケットデータに変換するための多重変換装
    置であって、 シリアル信号である複数の８Ｂ／１０Ｂビットストリー
    ムをそれぞれ１０ビットのパラレル信号に変換してコー
    ドワードとし、該コードワードを、それぞれ８Ｂ／１０
    Ｂ復号して９ビットのバイトデータとし、該バイトデー
    タに対してそれぞれ６４Ｂ／６５Ｂ符号化を施して６５
    ビットの６５Ｂブロックとし、この複数の６５Ｂブロッ
    クの速度変換を行った後に多重化して１つの６５Ｂブロ
    ックとし、該６５Ｂブロックに対する７ビットのＣＲＣ
    を算出し、該ＣＲＣを前記６５Ｂブロックに付加して７
    ２Ｂブロックとし、一定数の７２Ｂブロック毎に必要な
    オーバヘッドを付加してパケットを構成してパケット伝
    送路に送出する多重変換装置。
  2. 【請求項２】 複数の８Ｂ／１０Ｂビットストリームを
    多重化してパケットデータに変換するための多重変換装
    置であって、 シリアル信号である複数の８Ｂ／１０Ｂビットストリー
    ムをそれぞれ１０ビットのパラレル信号に変換してコー
    ドワードとして出力する複数のデシリアライザと、 前記複数のデシリアライザからのコードワードを、それ
    ぞれ８Ｂ／１０Ｂ復号して９ビットのバイトデータとし
    て出力する複数の８Ｂ／１０Ｂ復号部と、 前記複数の８Ｂ／１０Ｂ復号部からのバイトデータに対
    してそれぞれ６４Ｂ／６５Ｂ符号化を施し、６５ビット
    の６５Ｂブロックとして出力する複数の６４Ｂ／６５Ｂ
    符号化部と、 前記複数の６４Ｂ／６５Ｂ符号化部からの６５Ｂブロッ
    クをそれぞれ一旦記憶し、読み出し要求を入力すると、
    ６５Ｂブロックが格納されている場合には記憶している
    ６５Ｂブロックを順次出力し、６５Ｂブロックが格納さ
    れていない場合には帯域差を埋めるための制御符号を含
    む６５Ｂブロックを出力する複数の速度変換メモリと、 前記複数の速度変換メモリから出力された複数チャネル
    の６５Ｂブロックを多重して１つの６５Ｂブロックとし
    て出力するチャネル多重部と、 前記チャネル多重部からの６５Ｂブロックに対する７ビ
    ットのＣＲＣを算出し、該ＣＲＣを前記チャネル多重部
    からの６５Ｂブロックに付加して７２Ｂブロックとして
    出力するＣＲＣ演算部と、 前記ＣＲＣ演算部からの一定数の７２Ｂブロックに、必
    要なオーバヘッドを付加してパケットを構成するととも
    に、前記速度変換メモリに対し読み出し要求を発行する
    パケット生成部と、 パケット伝送路の物理メディアおよびリンクの制御を行
    い、前記パケット生成部により生成されたパケットをパ
    ケット伝送路へ送出するパケット送信部と、から構成さ
    れている多重変換装置。
  3. 【請求項３】 前記８Ｂ／１０Ｂビットストリームが、
    ファイバチャネルの信号である請求項１または２記載の
    多重変換装置。
  4. 【請求項４】 多重変換装置により多重化されたパケッ
    トデータから８Ｂ／１０Ｂビットストリームを分離・復
    元するための逆多重変換装置であって、 パケット伝送路から受信したパケットからオーバヘッド
    を除去して７２Ｂブロックを取り出し、該７２Ｂブロッ
    クに付加されているＣＲＣを用いてビットエラーの検出
    を行った後に、前記７２ＢブロックからＣＲＣを除いた
    ６５Ｂブロックに対して６４Ｂ／６５Ｂ復号を施してバ
    イトデータとし、該バイトデータをチャネル番号に従っ
    て振り分け、複数のチャネルにそれぞれ対応した複数の
    バイトデータとし、該複数のバイトデータが帯域差を埋
    めるための制御符号に一致しているか判定し、一致して
    いる場合、そのバイトデータを除去し、プロトコル上除
    去しても問題のないバイトデータの除去またはプロトコ
    ル上挿入しても問題のないバイトデータの挿入により前
    記複数のバイトデータの速度調整をそれぞれ行い、速度
    調整後のバイトデータをそれぞれ８Ｂ／１０Ｂ符号化す
    ることによりコードワードを生成し、該コードワードを
    それぞれシリアル変換して８Ｂ／１０Ｂビットストリー
    ムとして各チャネルへ出力する逆多重変換装置。
  5. 【請求項５】 多重変換装置により多重化されたパケッ
    トデータから８Ｂ／１０Ｂビットストリームを分離・復
    元するための逆多重変換装置であって、 パケット伝送路の物理メディアおよびリンクの制御を行
    い、前記パケット伝送路からのパケットを受信するパケ
    ット受信部と、 前記パケット受信部により受信されたパケットからオー
    バヘッドを除去して７２Ｂブロックを取り出し、該７２
    Ｂブロックが属しているチャネルの番号であるチャネル
    番号とともに出力する７２Ｂブロック抽出部と、 前記７２Ｂブロック抽出部からの７２Ｂブロックに付加
    されているＣＲＣを用いてビットエラーの検出を行った
    後に、７２ＢブロックからＣＲＣを除いた６５Ｂブロッ
    クと、該６５Ｂブロックが属するチャネルの番号である
    チャネル番号とを出力するＣＲＣ検査部と、 前記ＣＲＣ検査部からの６５Ｂブロックに対して６４Ｂ
    ／６５Ｂ復号を施し、バイトデータとチャネル番号を出
    力する６４Ｂ／６５Ｂ復号部と、 前記６４Ｂ／６５Ｂ復号部からのバイトデータをチャネ
    ル番号に従って振り分け、複数のチャネルにそれぞれ対
    応した複数のバイトデータとして出力するチャネル分離
    部と、 前記チャネル分離部からの複数のバイトデータが帯域差
    を埋めるための制御符号に一致しているか判定し、一致
    している場合、そのバイトデータを除去する複数のＰＡ
    Ｄ除去部と、 外部から通知されたデータ蓄積量が予め設定された閾値
    を上回っている場合、プロトコル上除去しても問題のな
    いバイトデータを除去して残りのバイトデータを出力す
    る複数のアイドル除去部と、 前記アイドル除去部からのバイトデータをそれぞれ一旦
    記憶し、読み出し要求を入力すると記憶しているバイト
    データを順次出力するとともに、現在のデータ蓄積量を
    前記アイドル除去部に通知する複数の速度変換メモリ
    と、 前記速度変換メモリからのデータ蓄積量が予め設定され
    た閾値を下回っている場合、プロトコル上挿入しても問
    題のないバイトデータを前記速度変換メモリからのバイ
    トデータに挿入するとともに、挿入中は前記速度変換メ
    モリへの読み出し要求の発行を停止する複数のアイドル
    挿入部と、 前記アイドル挿入部からのバイトデータを８Ｂ／１０Ｂ
    符号化することによりコードワードを生成する複数の８
    Ｂ／１０Ｂ符号化部と、 前記複数の８Ｂ／１０Ｂ符号化部からのコードワードを
    シリアル変換し、８Ｂ／１０Ｂビットストリームとして
    各チャネルへ出力する複数のシリアライザと、から構成
    されている逆多重変換装置。
  6. 【請求項６】 前記８Ｂ／１０Ｂビットストリームが、
    ファイバチャネルの信号である請求項４または５記載の
    逆多重変換装置。
  7. 【請求項７】 請求項１記載の多重変換装置と、請求項
    ４記載の逆多重変換装置とから構成されている多重伝送
    システム。
  8. 【請求項８】 請求項２記載の多重変換装置と、請求項
    ５記載の逆多重変換装置とから構成されている多重伝送
    システム。
  9. 【請求項９】 請求項３記載の多重変換装置と、請求項
    ６記載の逆多重変換装置とから構成されている多重伝送
    システム。
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