JP2003288762A - 磁気テープ装置の制御装置 - Google Patents
磁気テープ装置の制御装置Info
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- JP2003288762A JP2003288762A JP2003037366A JP2003037366A JP2003288762A JP 2003288762 A JP2003288762 A JP 2003288762A JP 2003037366 A JP2003037366 A JP 2003037366A JP 2003037366 A JP2003037366 A JP 2003037366A JP 2003288762 A JP2003288762 A JP 2003288762A
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Abstract
(57)【要約】
【課題】 複数バイト単位のデータ処理が可能であり、
回路を複雑化せず、回路規模の増大を招くことなく、処
理するデータバス幅を拡大することができ、データ転送
の高速化を図れる磁気テープ装置の制御装置を提供す
る。 【解決手段】 磁気テープユニットら読み出したデータ
を上位装置へ転送するデータ転送制御系は、データを格
納するＳＲＡＭ５１と、特定アドレス値を設定するアド
レスロード値設定回路５２と、ＦＷＤ方向，ＢＷＤ方向
各々において転送データの順序を切り替えるためのＦＷ
Ｄ／ＢＷＤ切替回路５３と、書き込み，読み出しそれぞ
れのアドレスを制御するアドレスカウンタ回路５４と、
誤り訂正を行う誤り訂正処理回路５６と、ＦＷＤ方向，
ＢＷＤ方向を判別するための走行方向判断回路５７と、
ＢＷＤ方向時に同一アドレス内の３バイトのデータ順を
並べ換えるＢＷＤバイトデータ変換回路５８とを備え
る。
回路を複雑化せず、回路規模の増大を招くことなく、処
理するデータバス幅を拡大することができ、データ転送
の高速化を図れる磁気テープ装置の制御装置を提供す
る。 【解決手段】 磁気テープユニットら読み出したデータ
を上位装置へ転送するデータ転送制御系は、データを格
納するＳＲＡＭ５１と、特定アドレス値を設定するアド
レスロード値設定回路５２と、ＦＷＤ方向，ＢＷＤ方向
各々において転送データの順序を切り替えるためのＦＷ
Ｄ／ＢＷＤ切替回路５３と、書き込み，読み出しそれぞ
れのアドレスを制御するアドレスカウンタ回路５４と、
誤り訂正を行う誤り訂正処理回路５６と、ＦＷＤ方向，
ＢＷＤ方向を判別するための走行方向判断回路５７と、
ＢＷＤ方向時に同一アドレス内の３バイトのデータ順を
並べ換えるＢＷＤバイトデータ変換回路５８とを備え
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気テープ装置の
制御装置に関し、特に、磁気テープ装置の大容量化，高
機能化，転送速度の高速化を実現させるための制御装置
に関する。 【０００２】 【従来の技術及び発明が解決しようとする課題】近年の
コンピュータシステムの高速化に伴い、周辺装置である
磁気テープ装置においても高速化が要求されている。こ
のため、データバス幅の拡大、制御方法の改善が必要と
されている。 【０００３】図２は、テープサブシステムの構成図であ
り、テープサブシステムは、上位装置としてのホスト１
０と、データを記録する磁気テープユニット（ＭＴＵ：
Ｍａｇｎｅｔｅｉｃ Ｔａｐｅ Ｕｎｉｔ）１２と、ホ
スト１０及びＭＴＵ１２間に介在されてデータのフォー
マット変換を行う磁気テープ制御装置（ＭＴＣ：Ｍａｇ
ｎｅｔｅｉｃ Ｔａｐｅ Ｃｏｔｒｏｌｌｅｒ）１１と
から構成されている。データ書き込み時には、ホスト１
０からのデータがＭＴＣ１１に入力され、ここでフォー
マット変換が行われた後にＭＴＵ１２にデータが転送さ
れる。データ読み取り時には、ＭＴＵ１２からの読み出
しデータがＭＴＣ１１に転送され、ここで誤り訂正が行
われると共にフォーマット変換が行われた後にデータが
ホスト１０に送られる。なお、ＭＴＣ１１は、ホスト１
０とのデータの送受を行うためのインターフェース部１
１ａと、フォーマット変換，誤り訂正等の処理を行うデ
ータフォーマット部１１ｂと、データをＤ／Ａ変換・Ａ
／Ｄ変換するデータ変換部１１ｃとを有する。 【０００４】図１は、ＭＴＣ１１のデータフォーマット
部１１ｂの内部構成を示すブロック図であり、データフ
ォーマット部１１ｂは、ＭＴＵ１２内の磁気テープ上に
記録するためのフォーマット化を行う書き込みフォーマ
ット部１１ｄと、磁気テープから読み出したデータのト
ラックずれを補正したり、データの誤り検出及び訂正を
行う読み出しフォーマット部１１ｅとに分けられる。 【０００５】書き込みフォーマット部１１ｄは、残余バ
イト作成回路１と、マルチプレクサ２，４と、誤り訂正
符号化回路３とを有する。残余バイト作成回路１は、ホ
スト１０からのデータをテープフォーマットに合わせる
ために必要な残余バイト（ＲＥＳＩＤＵＡＬ−ＢＹＴ
Ｅ）を作成する。マルチプレクサ２は、ホスト１０から
のカスタム（ＣＵＳＴＯＭ）データ，残余バイト作成回
路１からの残余バイト，ブロック（ＢＬＯＣＫ）ＩＤ，
冗長バイトであるパッド（ＰＡＤ）バイト等を結合す
る。誤り訂正符号化回路３は、誤り訂正のため検査キャ
ラクタである誤り訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｏ
ｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を作成する。誤り訂正符
号としては、ＡＸＰ（Ａｄａｐｔｉｖｅ Ｃｒｏｓｓ
Ｐａｒｉｔｙ）符号またはリードソロモン（Ｒｅｅｄ−
Ｓｏｌｏｍｏｎ）符号が良く使われている。マルチプレ
クサ４は、マルチプレクサ２及び誤り訂正符号化回路３
の出力を結合する。 【０００６】一方、読み出しフォーマット部１１ｅは、
デスキュー回路５と、シンドローム作成回路６と、誤り
訂正回路７と、フレームバッファ８とを有する。デスキ
ュー回路５は、ＭＴＵ１２から読み出したデータ間のず
れを補正する。磁気テープに記録されたデータを読み込
んだ時に、磁気テープと磁気ヘッドとは一般的には垂直
にならず、ある程度の誤差角度が生じるので、それに応
じてデータ間のずれ（スキュー）が発生する。デスキュ
ー回路５はこのデータ間のずれを補正する。シンドロー
ム作成回路６は、読み出しデータの誤りの有無を判定す
るためのシンドロームと呼ばれる情報を作成する。誤り
訂正回路７は、読み出しデータの誤りを訂正する。フレ
ームバッファ８は、磁気テープのデータ読み出し方向に
よるデータの並べ換え、及び、誤り訂正回路７において
誤り係数の計算が行われる間のデータの保持（遅延）を
行う。 【０００７】テープサブシステムでは、１フレームは一
般的に１８バイト（１４バイトのデータ等と４バイトの
誤り訂正符号（ＥＣＣ））にて構成されており、従来例
では８ビットまたは９ビットを１バイトとして、バイト
単位にデータの転送を行っている。以下に、データフォ
ーマット部１１ｂ内の各回路における従来の構成，動作
について説明する。 【０００８】（残余バイト作成回路１）図５５は、磁気
テープに記録されたデータブロックフォーマットの例を
示す図である。データブロックは、先頭が「ＩＢＧ」フ
レーム，「ＡＬＬ１」フレームで始まり、次に同期のた
めの「ＳＹＮＣ」フレーム，データ領域の始まりを示す
「ＰＲＥＦＩＸ０」「ＰＲＥＦＩＸ１」フレームが記録
され、その後、先頭が「ＳＹＮＣ」フレームまたは「Ｒ
ＥＳＹＮＣ」フレームで始まる７２フレーム毎のデータ
グループが繰り返される。 【０００９】１番目のデータグループには６９フレーム
のデータ（ＤＡＴＡ）が記録され、２番目以降のデータ
グループにはそれぞれ７１フレームのデータ（ＤＡＴ
Ａ）が記録される。そして、最終番目の データグルー
プには、残った（ｎ−１）フレームのデータ（ＤＡＴ
Ａ）が記録される。その後、「ＲＥＳＩＤ１」「ＲＥＳ
ＩＤ２」「ＣＯＭＰ１」「ＣＯＭＰ２」「ＳＹＮＣ」の
各フレームが記録され、最後に「ＳＹＮＣ」「ＡＬＬ
１」の各フレームが記録される。 【００１０】「ＳＹＮＣ」フレーム及び「ＲＥＳＹＮ
Ｃ」フレームには、何れも同じ９ビットの特殊コード
（１０００１０００１）が記録され、両者のフレームは
同一のコードである。この「ＳＹＮＣ」フレームまたは
「ＲＥＳＹＮＣ」フレームに基づいて、同期信号または
再同期信号が検出される。同期信号または再同期信号
は、データグループの開始を知らせ、しかも、デスキュ
ー回路５におけるスキュー補正のトリガとなる信号であ
る。 【００１１】ブロックＩＤ（ＢＬＯＣＫ ＩＤ：ＢＩ
Ｄ）は、４バイトで構成されており、ブロックの通し番
号である。１フレームは１４バイトが一単位であるの
で、ホスト１０からのカスタムデータのバイト数によっ
ては、１４バイトに構成するためのつめもの用のバイト
（０〜１３バイト）が必要であり、このバイトをパッド
バイト（ＰＡＤ ＢＹＴＥ）という。残余バイトカウン
ト（ＲＥＳＩＤＵＡＬ ＢＹＴＥ ＣＯＵＮＴ）の１バ
イトは、パッドバイトが何バイト詰まっているかを下位
４ビットで表し、上位４ビットには他の情報が入る。 【００１２】具体的に、ホスト１０からのカスタムデー
タが１２バイトの場合と、７バイトの場合とにおけるデ
ータフォーマットを図５６，図５７にそれぞれ示す。図
５６に示す１２バイトの場合では、パッドバイトが９バ
イトとなり、残余バイトカウントに９が入る。図５７に
示す７バイトの場合では、パッドバイトの必要性がない
ので、残余バイトカウントに０が入る。以上のように、
カスタムデータの長さに応じて、０〜１３の値が残余バ
イトカウントに入る。 【００１３】残余バイト作成回路１の従来例の構成を図
５８に示す。残余バイト作成回路１は、ＡＮＤ（論理
積）回路１３とＮＯＲ回路１４とＭＯＤ１４カウンタ１
５とを有する。ＣＫは、カウンタ１５を動作させるため
のクロックである。−ＲＳＹＮＣは、７２フレーム毎に
発生するＲＥＳＹＮＣの制御信号であり、この信号がロ
ーである場合にカウンタ１５の動作は停止する。ＷＲＢ
Ｋは、レジスタからセットされる信号であり、書き込み
ブロックが開始された時にのみセットされる。ＳＭＤＣ
は、フレームデータ作成時にブロックＩＤの選択の終了
を示し、この信号がローである場合に、ブロックＩＤが
終了したことを表しカウンタ１５の動作は停止する。Ｃ
ＵＳＴＢＬＫは、カスタムデータまたはブロックＩＤで
ある場合にハイになる。−ＣＬＲは、カウンタ値をクリ
アすべくレジスタからセットされる信号であり、装置初
期化時及び「ＩＢＧ」フレーム中にセットされる。−Ｍ
ＯＤ１〜−ＭＯＤ８は、パッドバイトの数を表す信号で
あり、これらの信号が表す値が残余バイトカウントの１
バイトの下位４ビットに反映される。 【００１４】残余バイトカウントの１バイトはｍｏｄ１
４カウンタ１５によって実現し、カウンタ１５の出力値
はパッドバイトの数を表す。このカウンタ１５は、カス
タムデータ，ブロックＩＤの数をカウントアップし、
「ＲＥＳＹＮＣ」フレーム中及びＥＣＣの４バイト時に
は、その動作を停止する。 【００１５】カスタムデータが８バイトである場合の動
作について説明する。図５９はその場合のタイミングチ
ャート、図６０はｍｏｄ１４カウンタ１５の出力をそれ
ぞれ示す。 【００１６】装置初期化時及び「ＩＢＧ」フレーム中
に、カウンタ１５の初期化が行われる。このときのカウ
ンタ値は、”００００”である。ファームウェアによ
り、レジスタからＷＲＢＫ信号が書き込みブロック開始
時のみセットされる。このときのカウンタ値は、”００
１０”である。カスタムデータを処理する頃になると、
ＣＵＳＴＢＬＫ信号がセットされ、カウンタ１５のカウ
ント動作を開始する。ブロックＩＤが終了すると、ＳＭ
ＤＣ信号がリセットされ、カウント動作を停止する。カ
ウント動作が停止した際のカウンタ値（”００１０”）
の反転信号となる−ＭＯＤ１〜−ＭＯＤ８の値（”１１
０１”＝１３）が、残余バイトカウントの下位４ビット
に入る。 【００１７】（誤り訂正符号化回路３）ＡＸＰ符号を用
いる誤り訂正方式では、１８個のトラックのうちの１４
個のトラックにそれぞれ１フレームのデータが書き込ま
れ、これらの１４個のトラックのデータに対する誤り訂
正符号が残りの４トラックに書き込まれる。誤り訂正符
号は、ＤＲＣ（Ｄｉａｇｏｎａｌ Ｒｅｄｕｎｄａｎｃ
ｙ Ｃｈｅｃｋ）キャラクタと、ＶＲＣ（Ｖｅｒｔｉｃ
ａｌ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）キャラクタ
とから構成されている。全１８トラックは、９トラック
ずつ、奇数トラックがセットＡ，偶数トラックがセット
Ｂに分けられる。 【００１８】ＤＲＣは、誤り訂正符号用のトラック中の
０Ａトラック及び０Ｂトラックに記録される。このＤＲ
Ｃの２バイトは、他のトラックに記録されたＶＲＣ以外
（１５ビット）から計算され、ｍ番目の値は以下の通り
である。 【００１９】Ａ０m ＝（Ａ１m-1 ＋Ａ２m-2 ＋Ａ３m-3
＋・・・＋Ａ７m-7 ＋Ｂ７m-8 ＋Ｂ６m-9 ＋Ｂ５m-10＋
・・・＋Ｂ０m-15）MOD2 Ｂ０m ＝（Ｂ１m-1 ＋Ｂ２m-2 ＋Ｂ３m-3 ＋・・・＋Ｂ
７m-7 ＋Ａ７m-8 ＋Ａ６m-9 ＋Ａ５m-10＋・・・＋Ａ０
m-15）MOD2 【００２０】図６１は従来のＤＲＣの作成方法の原理を
説明するための図、図６２は実際にユーザデータのＤＲ
ＣＡ，ＤＲＣＢを計算した結果を示す図表、図６３は従
来のＤＲＣ作成回路の構成を示す図である。ＤＲＣ作成
回路は、クロックのタイミングを調節してデータを斜め
に取り込む１個のビットマトリックスアレイ８１及び各
フレームに対応した３個のＦＦアレイ８２からなる回路
系を、セットＡ及びセットＢ用に１組ずつ有しており、
各回路系からの出力が、ＶＲＣ作成回路８３からのＶＲ
ＣＡ及びＶＲＣＢと共にマルチプレクサ８４にて結合さ
れる。 【００２１】ＤＲＣは、斜め方向の冗長検査であるの
で、斜め方向に対して冗長なデータを付加することでデ
ータのチェックをする。この際、斜め方向にデータを取
り込んでいくので隣合う３フレームのデータに跨がって
ＤＲＣは作成され、ＶＲＣを除いた斜め方向のデータに
対して、１ビットずつ偶数パリティを取っていくことで
ＤＲＣを作成する。 【００２２】ＶＲＣは、誤り訂正符号用のトラック中の
８Ａトラック及び８Ｂトラックに記録される。このＶＲ
Ｃの２バイトは、セットＡ（７ビットのデータ＋ＤＲＣ
Ａ），セットＢ（７ビットのデータ＋ＤＲＣＢ）各々で
計算され、ｍ番目の値は以下の通りである。 【００２３】Ａ８m ＝（Ａ０m ＋Ａ１m ＋Ａ２m ＋・・
・＋Ａ７m ）MOD2 但し、Ａ０m ：ＤＲＣＡ Ａ１m ，Ａ２m ，・・・．Ａ７m ：データ Ｂ８m ＝（Ｂ０m ＋Ｂ１m ＋Ｂ２m ＋・・・＋Ｂ７m ）
MOD2 但し、Ｂ０m ：ＤＲＣＢ Ｂ１m ，Ｂ２m ，・・・．Ｂ７m ：データ 【００２４】図６４は従来のＶＲＣの作成方法の原理を
説明するための図、図６５は実際にユーザデータのＶＲ
ＣＡ，ＶＲＣＢを計算した結果を示す図表、図６６は従
来のＶＲＣ作成回路の構成を示す図である。ＶＲＣ作成
回路８５は、８個のトグル動作のＪＫフリップ・フロッ
プをそれぞれ有する、ＶＲＣＡ作成用のＶＲＣＡ作成回
路８６とＶＲＣＢ作成用のＶＲＣＢ作成回路８７とに分
かれる。 【００２５】ＶＲＣは、縦方向の冗長検査であるので、
縦方向に対して冗長なデータを付加することでデータの
チェックをする。この際、縦方向にデータを取り込んで
いくのでＶＲＣは１フレーム内で作成される。全体とし
てＶＲＣＡ用，ＶＲＣＢ用の２つの作成回路８６，８７
（８ビット）で構成され、セットＡで１バイトずつ入力
するとＶＲＣＡのそれぞれのビットに対応する回路に入
力され、セットＢで１バイトずつ入力するとＶＲＣＢの
それぞれのビットに対応する回路に入力される。ＶＲＣ
Ａビット１はバイト１，２，３，４，５，６，７，ＤＲ
ＣＡのビット１を入力とする。ＶＲＣＡビット２はバイ
ト１，２，３，４，５，６，７，ＤＲＣＡのビット２を
入力とする。その他も同様である。 【００２６】データとしては、１バイトずつ入力される
ので、１つのタイミングで１ビットのＶＲＣ作成回路に
は１ビットだけ入力される。そして、セットＡ，セット
Ｂ各々１ビットは、縦方向のデータ７ビットとＤＲＣ１
ビットに対して偶数パリティを持つことと同じである。
即ち、ＶＲＣＡはデータバイト１〜７とＤＲＣＡとの偶
数パリティをとっているのと同じであり、ＶＲＣＢはデ
ータバイト８〜１４とＤＲＣＢとの偶数パリティをとっ
ているのと同じである。 【００２７】図６６に示す回路構成では、ＣＫとタイミ
ング信号とでデータの取り込みタイミングを制御する。
データをトグル動作のＪＫフリップ・フロップに入力す
ることで偶数パリティをとっていることになる。１フレ
ームにおけるデータ入力順序は以下のようになり、１フ
レームの動作をするのに１８タイミングが必要である。 データ入力順序 タイミング （１） （２） （３） （４） （５） （６） バイト １ ２ ３ ４ ５ ６ タイミング （７） （８） （９） （10） （11） （12） バイト ７ DRCA VRCA ８ ９ 10 タイミング （13） （14） （15） （16） （17） （18） バイト 11 12 13 14 DRCB VRCB 【００２８】また、３６トラックの磁気テープ装置の誤
り訂正符号としてリードソロモン符号が採用されてい
る。ガロア体ＧＦ（ｑ）上の原始元をαとするとき、 αh ，αh+1 ，αh+2 ，・・・，αh+d-2 （０≦ｈ＜ｑ
−１，２≦ｄ≦ｑ） を根とする符号長ｎ＝ｑ−１のｑ元巡回符号がリードソ
ロモン符号であり、デジタル信号を扱う装置において、 実用上重要なｑ＝２m ，ｈ＝０の場合、 符号長 ｎ＝２m −１ 情報点数 ｋ＝２m −ｄ 検査点数 ｎ−ｋ＝ｄ−１ 最小距離 ｄmin ＝ｄ＝ｎ−ｋ＋１ の２m 元符号となり、生成多項式Ｇ（ｘ）は、 Ｇ（ｘ）＝（ｘ−αd-2 ）・・・（ｘ−α2 ）（ｘ−
α）（ｘ−１） となり、αd-2 ，・・・，α2 ，α，１を根とする多項
式である。リードソロモン符号の任意の符号多項式Ｃ
（ｘ）は、αd-2 ，・・・，α2 ，α，１を根とする。 【００２９】言い換えれば、ｎ−１次以下のＧＦ
（２8 ）上の多項式Ｃ（ｘ）が符号多項式となるための
必要条件は、 Ｃ（α0 ）＝０ Ｃ（α1 ）＝０ ・ ・ ・ Ｃ（αd-2 ）＝０ であり、ｉj （０≦ｊ≦ｋ−１）をＧＦ（２8 ）の元と
し、ｋ≦２8 −ｄであるｋ個の情報語ｉ0 ，ｉ1 ，・・
・，ｉk-1 を符号化する場合、 Ｉ（ｘ）＝ｉk-1 ｘk-1 ＋・・・＋ｉ2 ｘ2 ＋ｉ1 ｘ＋
ｉ0 という情報多項式Ｉ（ｘ）を作る。 【００３０】次に、Ｉ（ｘ）にｘd-1 を乗算し、生成多
項式Ｇ（ｘ）で除算したときの剰余多項式をＤ（ｘ）と
する。この場合の商多項式をＱ（ｘ）とすると、これら
の多項式の関係は以下のようになる。 Ｉ（ｘ）×ｘd-1 ＝Ｑ（ｘ）×Ｇ（ｘ）＋Ｄ（ｘ） ここで、剰余多項式Ｄ（ｘ）はｘd-2 次以下の多項式で
あるので、 Ｄ（ｘ）＝ｄd-2 ×ｘd-2 ＋・・・＋ｄ2 ×ｘ2 ＋ｄ1
×ｘ＋ｄ0 とする。符号に対応する多項式（符号多項式）は、Ｇ
（ｘ）で割り切れる必要があるため、 Ｃ（ｘ）＝Ｑ（ｘ）×Ｇ（ｘ） ＝Ｉ（ｘ）×ｘd-1 ＋Ｄ（ｘ） 〔ＧＦ上の減算と加算
とは同一〕 となり、Ｃ（ｘ）の係数からなるＧＦ（２8 ）上のｎ次
元ベクトルは、 Ｃ＝（ｃn-1 ，・・・，ｃ2 ，ｃ1 ，ｃ0 ） ＝（ｉk-1 ，・・・，ｉ2 ，ｉ1 ，ｉ0 ，ｄd-2 ，・・
・，ｄ1 ，ｄ0 ） となる。これが情報語ｉ0 ，ｉ1 ，・・・，ｉk-1 に対
するリードソロモン符号の符号語である。検査語
ｄd-2 ，・・・，ｄ1 ，ｄ0 は、情報語ｉ0 ，ｉ1 ，・
・・，ｉk-1 から以上のように、多項式の除算を用いて
求められる。また、検査バイトｄ3 ，ｄ2 ，ｄ1 ，ｄ0
は検査行列を用いて導くことができる。 【００３１】ＧＦ（２m ）上のｎ−１次以下の多項式
が、αd-2 ，・・・，α2 ，α，１を根として持つなら
ば、検査行列Ｈと上記リードソロモン符号の符号語Ｃの
転置行列Ｃt との積は０行列となる。 【００３２】 【数１】 【００３３】ここで、この行列式は以下のように書き直
せる。 【００３４】 【数２】【００３５】またこの式は、以下の行列式として表さ
れ、クラメルの公式を用いてｄd-2 ，・・・，ｄ1 ，ｄ
0 について解けば、ａ0 〜ａd-2 とαのべきとを用いた
乗算処理及び加算処理によって検査語を求めることがで
きる。 【００３６】 【数３】 【００３７】以上のような符号化を実行するための回路
構成について説明する。図６７は、生成多項式で除算を
行う場合の回路構成を示し、ＬＦＳＲ（リニアフィード
バックシフトレジスタ）と呼ばれるフィードバックレジ
スタを採用し、加算回路２５とレジスタ２６とαのべき
の乗算回路２７とから構成され、情報語を１バイト単位
で順次入力を行い、即ち情報多項式を構成するために最
初に入力するバイトを最上位バイトとして除算を行い、
最下位バイトの入力が終了した時点の剰余を求める。 【００３８】検査行列による符号化の場合の回路は、図
６８，図６９に示す情報語の総和を計算する回路と
ａ0 ，ａ1 ，・・・，ａd-2 ，ｄ0 ，ｄ1 ，・・・，ｄ
d-2 を求めるためのαのべきの乗算及び加算を行う回路
とが必要である。 【００３９】このときに総和を計算する回路は、情報語
の各々のバイトにαのべきを順次乗算する必要があり、
通常、α0 ，α1 ，α2 ，・・・，αn-1 を乗算するた
めに構成が簡単な乗算回路２７と加算回路２５とレジス
タ２６とを組み合わせ、１バイト単位に乗算−加算─保
持を繰り返し計算することにより総和を求めている。 【００４０】（シンドローム作成回路６）対象となる符
号語を｛Ｄ0 ，Ｄ1 ，Ｄ2 ，・・・，Ｄn-2 ，Ｄn-1 ｝
とする。これがまずメモリに記憶される。例えばリード
ソロモン符号で誤り訂正処理を行う場合、ハミング距離
をＤmin とするとき、誤り訂正能力はＤmin ／２を超え
ない最大の整数である。このような整数は（Ｄmin −
１）であり、これを求める際に次のようなシンドローム
演算を行う。 【００４１】受信語を表す多項式をＲ（ｘ）とした場
合、リードソロモン符号の復号は、このＲ（ｘ）からシ
ンドローム Ｓｉ＝Ｒ（αi ）（ｉ＝０，１，２，３，・・・，ｄ−
２） を計算することから始まる。これは、受信語にＧＦ（２
m ）上の定数乗算、即ちαi の乗算を行うことである。 【００４２】このようなシンドロームの演算法として、
メモリに記憶されたｎ個のデータをＤn-1 より順次１個
ずつαi の乗算回路に入力し、全データ入力後にその出
力をシンドロームの結果として得る方法が行われてい
る。 【００４３】従来の技術によれば、データを１個（１バ
イト）ずつメモリより読み出すため、アクセスが遅いメ
モリを使用すると処理時間の大幅な遅延を招くという問
題点がある。 【００４４】（デスキュー回路５）図７０は、磁気テー
プの傾斜したトラックに記録されたデータブロックフォ
ーマットの一例を示す図、図７１はデータブロックフォ
ーマットをビット単位で示した図７０の部分拡大図であ
る。図７０，図７１において図５５と同一のフレームに
は、ＳＹＮＣ，ＲＥＳＹＮＣ等の同一の略称を付してい
る。図７０に示すように、左から右に向かって先頭から
順にフレームの記録または再生を行うのがフォワード
（ＦＷＤ）方向（順方向）であり、その逆の方向がバッ
クワード（ＢＷＤ）方向（逆方向）である。 【００４５】図７２は、従来のデスキュー回路５の内部
構成を示すブロック図である。図７０，図７１に示した
データブロックフォーマットを採用したＭＴＵ１２から
送られてきたデータ（ＤＡＴＡ）は各トラック間におい
て不揃いが生じており、これらのデータをデスキューイ
ングバッファと呼ばれるメモリに一旦書き込み、スキュ
ー補正を行った後に、そのデスキューイングバッファか
らデータを読み出して誤り訂正を行うべく、シンドロー
ム作成回路６及びバッファメモリ８に送信する。 【００４６】デスキューイングバッファはそれに用いる
メモリ容量を少なくするように、図７２に示すように、
３個のデスキューイングバッファ４２Ａ，４２Ｂ，４２
Ｃで構成されている。各デスキューイングバッファ４２
Ａ，４２Ｂ，４２Ｃは、１８トラックのデータのうち６
トラック分ずつをそれぞれが担当する。また、各デスキ
ューイングバッファ４２Ａ，４２Ｂ，４２Ｃに付随する
デスキュー制御回路４１Ａ，４１Ｂ，４１Ｃ及びマルチ
プレクサ４３Ａ，４３Ｂ，４３Ｃも６トラック毎の３系
統にて構成されている。４４は、各マルチプレクサ４３
Ａ，４３Ｂ，４３Ｃの９ビットの出力を８ビットに変換
する９−８変換回路である。 【００４７】各デスキューイングバッファ４２Ａ，４２
Ｂ，４２Ｃは、その内部メモリ領域をアドレスに従って
６分割（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ）し、分割した各領域
に１トラック分の同期信号（再同期信号）から同期信号
（再同期信号）までの７２フレームのデータを書き込
む。 【００４８】図７３〜図７６は、各デスキューイングバ
ッファ４２Ａ，４２Ｂ，４２ＣにおけるＦＷＤ方向での
書き込み・読み出し制御を示す図、図７７〜図８０は、
同じくＢＷＤ方向での書き込み・読み出し制御を示す図
である。 【００４９】一例として、デスキュー制御回路４１Ａ及
びデスキューイングバッファ４２ＡのＦＷＤ方向時の動
作について説明する。磁気テープ上の傾斜した各トラッ
クにおいて、１バイトデータ（９ビットデータ）が揃っ
たトラックを分割した各メモリ領域に順次書き込んでい
く。まず、１Ａ−トラックのデータを、デスキューイン
グバッファ４２Ａの１Ａ−トラックに割り当てられたメ
モリ領域（Ａの位置）に書き込む。以下同様に、４Ａ−
トラックのデータはＢの位置、７Ａ−トラックのデータ
はＣの位置、７Ｂ−トラックのデータはＤの位置、４Ｂ
−トラックのデータはＥの位置、１Ｂ−トラックのデー
タはＦの位置に書き込む（図７３参照）。 【００５０】同様にして、デスキューイングバッファ４
２Ｂ，４２Ｃにおいても各トラックのデータを割り当て
られた対応するメモリ領域に書き込む（図７４，図７５
参照）。以上のようにして、１８トラック分のデータの
書き込みを終了する。 【００５１】データの書き込みを終了すると、１バイト
データ毎の読み出し（１バイトデータ転送）が始まる。
図７３〜図７５に示した読み出し順位に従って、各デス
キューイングバッファ４２Ａ，４２Ｂ，４２Ｃからの読
み出しデータが各マルチプレクサ４３Ａ，４３Ｂ，４３
Ｃにて選択され、誤り訂正方法に合った図７６に示す順
序で９−８変換回路４４に出力される。磁気テープ上の
データは９ビットデータであるため、９−８変換回路４
４にて８ビットデータに変換されて、後段の誤り訂正処
理系に送られる。 【００５２】なお、ＢＷＤ方向時においては、各トラッ
クのデータの書き込み位置はＦＷＤ方向時とは異なる
が、基本的な処理手順は同様であるのでその説明は省略
する。 【００５３】ＭＴＵ１２から送られてきたデータをデス
キューイングバッファに一旦書き込み、その後読み出す
ことによってスキュー補正を行いデータ転送を行ってい
る。この際、従来は１バイトデータ転送であるので、１
フレームのデータを転送するのに１８回デスキューイン
グバッファからの読み出しが必要である。従って、高速
処理には向いていないという問題がある。また、ＦＷＤ
方向，ＢＷＤ方向によって、ＭＴＵ１２から送られてき
たデータはビット定義が反対、１バイトデータ（９ビッ
トデータ）が揃うトラック順が反対などの違いがあるた
め、ＦＷＤ方向とＢＷＤ方向とでは誤り訂正方法に見合
った順番での１バイトデータ転送が必要であった。この
ように従来例では、ＦＷＤ方向とＢＷＤ方向とで、各デ
スキューイングバッファ内の６分割されたメモリ領域の
割当が異なっており、ＦＷＤ方向とＢＷＤ方向とでは異
なる書き込み・読み出し制御が必要であるという問題が
ある。 【００５４】（読み出しフォーマット部１１ｅ内におけ
るデータ転送制御）従来、データを転送する際に、デー
タを一時的に格納してその転送タイミングを切り換える
方法としては、マルチプレクサ（セレクタ），フリップ
フロップ等の素子を用いて転送方法を制御する方式が一
般的に使われている。しかし、高密度，高速データ転送
に対応した誤り訂正を行ったり、ＦＷＤ方向，ＢＷＤ方
向のデータ書き込み・読み出し動作に対応するために
は、単にメモリ素子を追加するとか、セレクタで各々の
ケースに対応して切り替え制御を行うといって方法で
は、回路が複雑化し、回路の規模を増大させることにな
るという問題がある。 【００５５】以上のように、従来の磁気テープ装置の制
御装置では、データフォーマット部１１ｂ内の書き込み
フォーマット部１１ｄ及び読み出しフォーマット部１１
ｅにおいて、１バイト単位にて処理を行っているので、
処理速度が遅いという問題がある。処理速度を速めるた
めには、データフォーマット部１１ｂ内の各回路を構成
する素子を追加してデータ転送の高速化を図ることが考
えられるが、この場合には、回路規模の増大，複雑化を
招くといった問題がある。 【００５６】なお、上位装置からのデータを圧縮して磁
気テープ装置へ出力し、磁気テープ装置からの圧縮デー
タを復元して上位装置へ出力するような構成を有してお
り、入力されたデータをフォーマット変換して１８ビッ
トずつパラレルに磁気テープ装置へ出力するようにした
磁気テープ制御装置が知られている（例えば、特許文献
１参照）。また、磁気テープ装置からのデータの読取り
のリトライ処理に関して、順方向に読取りを行ったとき
にエラーが発生した場合、逆方向から読取りを実施し、
読み取ったデータをバッファメモリに逆方向に格納した
後に上位装置へ転送する制御装置も知られている（例え
ば、特許文献２参照）。 【００５７】 【特許文献１】特開平５−２０４５５２号号公報 【特許文献２】特開平４−１２８９１７号号公報 【００５８】本発明は斯かる事情に鑑みてなされたもの
であり、複数バイト単位の処理が可能であり、回路を複
雑化せず、また回路規模の増大を招くことなく、処理す
るデータバス幅を拡大することができ、データ転送の高
速化を図れる磁気テープ装置の制御装置を提供すること
を目的とする。 【００５９】 【課題を解決するための手段】本発明に係る磁気テープ
装置の制御装置は、上位装置から入力したデータに誤り
訂正符号を付加してフォーマット変換し、フォーマット
変換したデータを磁気テープユニットに転送すると共
に、前記磁気テープユニットから読み出したデータに誤
り訂正を行ってフォーマット変換し、フォーマット変換
したデータを前記上位装置に転送する磁気テープ装置の
制御装置において、前記上位装置からの入力データ、及
び／または、前記磁気テープユニットからの読み出しデ
ータに対して、複数バイト単位での処理を行うように構
成しており、前記磁気テープユニットからの読み出しデ
ータの上位装置への転送を制御するデータ転送制御手段
を備え、該データ転送制御手段が、データを格納するメ
モリと、１フレーム単位のデータをグループ分けして前
記メモリに格納すべく書き込み・読み出しの特定アドレ
スを設定するアドレス設定回路と、データを１バイトま
たは複数バイトずつ格納するためにアドレスを制御する
アドレスカウンタ回路と、前記磁気テープユニットから
の順方向のデータ読み出し時と逆方向のデータ読み出し
時とで前記メモリからのデータの読み出し順序を切り替
える切替回路とを有し、誤り訂正のための前処理として
動作することを特徴とする。 【００６０】本発明では、磁気テープ装置の制御装置内
の各回路の構成を工夫して、上位装置からのデータ及び
磁気テープユニットからの読み出しデータに対して、複
数バイト単位での処理を行えるようにし、１バイト単位
での処理を行っていた従来例に比べてデータ処理の高速
化を図る。Ｍバイト幅のデータが並列に入力された場
合、そのデータをＭバイト単位の状態でメモリに格納
し、またそのメモリからＭバイト単位の状態でデータを
読み出す。よって、磁気テープユニットから上位装置へ
の複数バイト単位の読み出しデータの転送に対応でき
る。 【００６１】 【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて具体的に説明する。 【００６２】図２はテープサブシステムの構成図、図１
は図２に示すＭＴＣ１１のデータフォーマット部１１ｂ
の内部構成を示すブロック図である。テープサブシステ
ムは、上位装置としてのホスト１０と、データを記録す
るＭＴＵ１２と、ホスト１０及びＭＴＵ１２間に介在さ
れてデータのフォーマット変換を行うＭＴＣ１１とから
構成されている。データ書き込み時には、ホスト１０か
らのデータがＭＴＣ１１に入力され、ここでフォーマッ
ト変換が行われた後にＭＴＵ１２にデータが転送され
る。データ読み取り時には、ＭＴＵ１２からの読み出し
データがＭＴＣ１１に転送され、ここで誤り訂正が行わ
れると共にフォーマット変換が行われた後にデータがホ
スト１０に送られる。 【００６３】ＭＴＣ１１は、ホスト１０とのデータの送
受を行うためのインターフェース部１１ａと、フォーマ
ット変換，誤り訂正等の処理を行うデータフォーマット
部１１ｂと、データをＤ／Ａ変換・Ａ／Ｄ変換するデー
タ変換部１１ｃとを有する。データフォーマット部１１
ｂは、磁気テープ上に記録するためのフォーマット化を
行う書き込みフォーマット部１１ｄと、磁気テープから
読み出したデータのトラックずれを補正したり、データ
の誤り検出及び訂正を行う読み出しフォーマット部１１
ｅとに分けられる。 【００６４】書き込みフォーマット部１１ｄは、残余バ
イト作成回路１と、マルチプレクサ２，４と、誤り訂正
符号化回路３とを有する。残余バイト作成回路１は、ホ
スト１０からのデータをテープフォーマットに合わせる
ために必要な残余バイトを作成する。マルチプレクサ２
は、ホスト１０からのカスタムデータ，残余バイト作成
回路１からの残余バイト，ブロックＩＤ，冗長バイトで
あるパッドバイト等を結合する。誤り訂正符号化回路３
は、誤り訂正のため検査キャラクタである誤り訂正符号
を作成する。誤り訂正符号としては、ＡＸＰ符号または
リードソロモン符号が良く使われている。マルチプレク
サ４は、マルチプレクサ２及び誤り訂正符号化回路３の
出力を結合する。 【００６５】一方、読み出しフォーマット部１１ｅは、
デスキュー回路５と、シンドローム作成回路６と、誤り
訂正回路７と、フレームバッファ８とを有する。デスキ
ュー回路５は、ＭＴＵ１２から読み出したデータ間のず
れを補正する。磁気テープに記録されたデータを読み込
んだ時に、磁気テープと磁気ヘッドとは一般的には垂直
にならず、ある程度の誤差角度を生じるので、それに応
じてデータ間のずれが発生する。デスキュー回路５はこ
のデータ間のずれを補正する。シンドローム作成回路６
は、読み出しデータの誤りの有無を判定するためのシン
ドロームと呼ばれる情報を作成する。誤り訂正回路７
は、読み出しデータの誤りを訂正する。フレームバッフ
ァ８は、磁気テープのデータ読み出し方向によるデータ
の並べ換え、及び、誤り訂正回路７において誤り係数の
計算が行われる間のデータの保持（遅延）を行う。 【００６６】上述したように、本発明におけるテープサ
ブシステム及びＭＴＣ１１の基本構成は従来例と同じで
あるが、ＭＴＣ１１内のデータフォーマット部１１ｂを
構成する各回路の内部構成及び処理動作が異なってい
る。即ち、従来例では１バイト幅で処理を行っていた
が、本発明では複数バイト幅で処理を行えるようにし
て、データ処理の高速化を図っている。従って、図１に
おけるデータバスが、本発明では従来例に比べてＮ（Ｎ
は２以上の整数）倍に拡大されている。 【００６７】以下、本発明におけるデータフォーマット
部１１ｂ内の各回路の構成及び動作について詳述する。
なお、以下の実施の形態では、書き込みフォーマット部
１１ｄ内においては２バイト幅にて処理が行え、読み出
しフォーマット部１１ｄ内においては３バイト幅にて処
理が行える場合について説明する。 【００６８】（残余バイト作成回路１）本発明では、書
き込みフォーマット部１１ｄが、データ幅を従来の１バ
イト幅から２バイト幅に倍増させて処理を行っており、
高速（従来の２倍）のデータ処理を行えるようになって
いる。従って、本発明の残余バイト作成回路１は、従来
の１バイト処理から２バイト処理に対応できるようにし
ている。本発明では、従来例で使用していたｍｏｄ１４
カウンタの動作を、２バイト処理に対応させている。 【００６９】残余バイト作成回路１の本発明の構成を図
３に示す。残余バイト作成回路１は、２個のＡＮＤ回路
１３ａ，１３ｂとＮＯＲ回路１４とＭＯＤ１４カウンタ
１５とを有する。ＣＫは、カウンタ１５を動作させるた
めのクロックである。−ＲＳＹＮＣは、７２フレーム毎
に発生するＲＥＳＹＮＣの制御信号であり、この信号が
ローである場合にカウンタ１５の動作は停止する。ＷＲ
ＢＫは、レジスタからセットされる信号であり、書き込
みブロックが開始された時にのみセットされる。ＳＭＤ
Ｃは、フレームデータ作成時にブロックＩＤの選択の終
了を示し、この信号がローである場合に、ブロックＩＤ
が終了したことを表しカウンタ１５の動作は停止する。
ＣＵＳＴＢＬＫは、カスタムデータまたはブロックＩＤ
である場合にハイになる。−ＣＬＲは、カウンタ値をク
リアすべくレジスタからセットされる信号であり、装置
初期化時及び「ＩＢＧ」フレーム中にセットされる。Ｂ
ＩＤ３は、書き込みフォーマット部１１ｄ内にて発生さ
れる信号であり、ブロックＩＤの３バイト目を処理して
いるときにセットされる。ＯＤＤは、書き込みフォーマ
ット部１１ｄ内にて発生される信号であり、ホスト１０
からカスタムデータが転送される際に奇数バイトか偶数
バイトかが判断されて奇数バイトであればセットされ
る。−ＭＯＤ１〜−ＭＯＤ８は、パッドバイトの数を表
す信号であり、これらの信号が表す値が残余バイトカウ
ントの１バイトの下位４ビットに反映される。 【００７０】図４，図５はカスタムデータが８バイト，
９バイトである場合のタイミングチャート、図６はＭＯ
Ｄ１４カウンタ１５の出力をそれぞれ示す。残余バイト
カウントのバイトは２バイト処理に対応したｍｏｄ１４
カウンタ１５によって実現し、カウンタ１５の出力値は
パッドバイトの数を表す。このカウンタ１５は、カスタ
ムデータ，ブロックＩＤの数をカウントアップし、「Ｒ
ＥＳＹＮＣ」フレーム中及び誤り訂正符号（ＥＣＣ）の
４バイト時には、その動作を停止する。また、カスタム
データのバイト数によっては、偶数バイトの場合と奇数
バイトの場合とがあり、偶数，奇数の２通りの動作を満
足する必要がある。 【００７１】次に、カスタムデータが９バイトである場
合の動作について説明する。装置初期化時及び「ＩＢ
Ｇ」フレーム中に、カウンタ１５の初期化が行われる。
この時のカウンタ値は、”００００”である。ファーム
ウェアにより、レジスタからＷＲＢＫ信号が書き込みブ
ロック開始時のみセットされる。この時のカウンタ値
は、”００１０”である。カスタムデータを処理する頃
になると、ＣＵＳＴＢＬＫ信号がセットされ、カウンタ
１５のカウント動作を開始する。カウンタ動作は＋２ず
つカウントアップする。ＢＩＤ３信号がセットされてい
て、且つＯＤＤ信号がセットされている場合に、カウン
タ１５の動作が図６の右表に遷移する。ブロックＩＤが
終了すると、ＳＭＤＣ信号がリセットされ、カウント動
作を停止する。カウント動作が停止した際のカウンタ値
（”００１１”）の反転信号となる−ＭＯＤ１〜−ＭＯ
Ｄ８の値（”１１００”＝１２）が、残余バイトカウン
トの下位４ビットに入る。 【００７２】（誤り訂正符号化回路３） 〔ＡＸＰ符号化方式〕図７，図８は本発明のＤＲＣ作成
回路の構成を示す図、図９は本発明のＶＲＣ作成回路の
構成を示す図である。この構成例は、複数バイト（２バ
イト）入力のときの例である。ＤＲＣ作成回路は、セッ
トＡ用（図７）とセットＢ用（図８）との２系統に分か
れており、セットＡ用（セットＢ用）のＤＲＣ作成回路
は、データ選択部２１Ａ（２１Ｂ）と、データパリティ
作成部２２Ａ（２２Ｂ）と、フレーム制御部２３Ａ（２
３Ｂ）と、データマスク部２４Ａ（２４Ｂ）と、タイミ
ング制御回路（図示せず）とで構成されている。 【００７３】ＤＲＣ，ＶＲＣは、基本的にそれぞれ斜め
方向，縦方向のビット同士のパリティをとっている。１
バイトずつ入力していた従来のＤＲＣ作成回路，ＶＲＣ
作成回路では、各回路において１ビットずつパリティを
とっていたが、複数バイトずつ入力する本発明のＤＲＣ
作成回路，ＶＲＣ作成回路では、各回路において複数ビ
ット同時にパリティをとればよい。これは、ＤＲＣ，Ｖ
ＲＣの作成に必要な複数ビットをそれぞれ選択し、選択
した複数ビットにてパリティを求めるようにすれば実現
できる。 【００７４】次に、動作について説明する。ＡＸＰ符号
のＤＲＣ，ＶＲＣを求める式は、１バイトずつ入力する
場合と複数バイトずつ入力する場合とは同じであるの
で、ＤＲＣ，ＶＲＣのセットＡ，セットＢの各々で計算
されるｍ番目の値は以下のようになる。 【００７５】ＤＲＣ Ａ０m ＝（Ａ１m-1 ＋Ａ２m-2 ＋Ａ３m-3 ＋・・・＋Ａ
７m-7 ＋Ｂ７m-8 ＋Ｂ６m-9 ＋Ｂ５m-10＋・・・＋Ｂ０
m-15）MOD2 Ｂ０m ＝（Ｂ１m-1 ＋Ｂ２m-2 ＋Ｂ３m-3 ＋・・・＋Ｂ
７m-7 ＋Ａ７m-8 ＋Ａ６m-9 ＋Ａ５m-10＋・・・＋Ａ０
m-15）MOD2 【００７６】ＶＲＣ Ａ８m ＝（Ａ０m ＋Ａ１m ＋Ａ２m ＋・・・＋Ａ７m ）
MOD2 但し、Ａ０m ：ＤＲＣＡ Ａ１m ，Ａ２m ，・・・．Ａ７m ：データ Ｂ８m ＝（Ｂ０m ＋Ｂ１m ＋Ｂ２m ＋・・・＋Ｂ７m ）
MOD2 但し、Ｂ０m ：ＤＲＣＢ Ｂ１m ，Ｂ２m ，・・・．Ｂ７m ：データ 【００７７】入力データが２バイトずつであるので、１
フレームのタイミングは９タイミングである。図１０は
その入力データとタイミングとの関係を示す図表、ま
た、図１１は本発明のＤＲＣの作成方法の原理を説明す
るための図である。ＤＲＣを作成する際、図１０のよう
にデータを入力すると、その入力データは２バイト（Ｂ
Ｓ１，２，３，４，６，７，ＥＣＣ１の場合）または１
バイト（ＢＳ５，ＥＣＣ２の場合）であるが、入力され
た偶数（ＥＶＥＮ）バイトのうち１ビット、奇数（ＯＤ
Ｄ）バイトのうち１ビットを対象にしてデータを選んで
ＤＲＣの１ビットを作成する。データフレーム３−ＤＲ
ＣＡビット７はｃ１〜ｃＦのデータビットに対して作成
するので、それ以外のデータビットはどんな値でも関係
ない。このことは、データフレーム４−ＤＲＣＡビット
７，データフレーム５−ＤＲＣＡビット７についても同
様である。 【００７８】例えば、データフレーム３のＤＲＣＡ−ビ
ット７を作成する際に対象とされるデータは、データフ
レーム２−バイト８−ビット７（ｃ８），バイト９−ビ
ット６（ｃ９），バイト１０−ビット５（ｃＡ），バイ
ト１１−ビット４（ｃＢ），バイト１２−ビット３（ｃ
Ｃ），バイト１３−ビット２（ｃＤ），バイト１４−ビ
ット１（ｃＥ），ＤＲＣＢ−ビット０（ｃＦ），データ
フレーム３−バイト１−ビット６（ｃ１），バイト２−
ビット５（ｃ２），バイト３−ビット４（ｃ３），バイ
ト４−ビット３（ｃ４），バイト５−ビット２（ｃ
５），バイト６−ビット１（ｃ６），バイト７−ビット
０（ｃ７）となる。同様に、データフレーム４のＤＲＣ
Ａ−ビット７を作成する際に対象とされるデータは、デ
ータフレーム３−バイト８−ビット７（ａ８），バイト
９−ビット６（ａ９），バイト１０−ビット５（ａ
Ａ），バイト１１−ビット４（ａＢ），バイト１２−ビ
ット３（ａＣ），バイト１３−ビット２（ａＤ），バイ
ト１４−ビット１（ａＥ），ＤＲＣＢ−ビット０（ａ
Ｆ），データフレーム４−バイト１−ビット６（ａ
１），バイト２−ビット５（ａ２），バイト３−ビット
４（ａ３），バイト４−ビット３（ａ４），バイト５−
ビット２（ａ５），バイト６−ビット１（ａ６），バイ
ト７−ビット０（ａ７）となる。更に、データフレーム
５のＤＲＣＡ−ビット７を作成する際に対象とされるデ
ータは、データフレーム４−バイト８−ビット７（ｂ
８），バイト９−ビット６（ｂ９），バイト１０−ビッ
ト５（ｂＡ），バイト１１−ビット４（ｂＢ），バイト
１２−ビット３（ｂＣ），バイト１３−ビット２（ｂ
Ｄ），バイト１４−ビット１（ｂＥ），ＤＲＣＢ−ビッ
ト０（ｂＦ），データフレーム５−バイト１−ビット６
（ｂ１），バイト２−ビット５（ｂ２），バイト３−ビ
ット４（ｂ３），バイト４−ビット３（ｂ４），バイト
５−ビット２（ｂ５），バイト６−ビット１（ｂ６），
バイト７−ビット０（ｂ７）となる。 【００７９】以上のような対象とされる斜め方向のデー
タに対して偶数パリティをとれば、ＤＲＣＡの１ビット
が作成される。そして、各ビットについて同様の処理を
順次行うことによりＤＲＣを作成できる。 【００８０】ＤＲＣＡのビット単位で考えていくと、図
１１から分かるようにＤＲＣは斜め方向のデータに対し
て作成するため、複数フレーム（２〜３フレーム）に渡
ってしまう。そのため３つの制御フレームに分けてどこ
のデータを選ぶかを決定する。例えばデータフレーム３
について考えると、その１フレーム中のデータは制御フ
レーム０，１，２のＤＲＣＡを作成するためのデータと
して３分割され、選ばれるデータとしては重なり合うこ
とはない。 【００８１】データフレーム３，４，５を見比べると、
データの選び方により何バイト目の何ビット目が、必ず
ＤＲＣの何ビット目に選ばれているということが分か
る。選ばれる制御フレームは異なるが、ＤＲＣの何ビッ
ト目に選ばれるかということがわかる。例えばバイト１
のビット６は、データフレーム３（ｃ１）ではＤＲＣＡ
のビット７、データフレーム４（ａ１）ではＤＲＣＡの
ビット７、データフレーム５（ｂ１）ではＤＲＣＡのビ
ット７に選ばれる。また、バイト１のビット０は、デー
タフレーム３ではＤＲＣＡのビット１、データフレーム
４ではＤＲＣＡのビット１、データフレーム５ではＤＲ
ＣＡのビット１に選ばれる。 【００８２】このことから必ずバイト１のビット１はＤ
ＲＣＡのビット２に選択され、バイト２のビットはＤＲ
ＣＡのビット２に選択される。従って、制御フレーム
０，１，２のＤＲＣ作成回路でそのデータを取り込むか
否かを制御するようにすれば良い。あと一点考えなけれ
ばいけないのは、ＤＲＣの作成は３フレームに渡って行
うので、例えば実際に扱っているデータフレーム３のと
きはデータフレーム３，４，５のときに出力するＤＲＣ
を同時に作成しなければいけない点である。従って、最
低でも３フレーム分のＤＲＣ作成回路を持つ必要がある
ことが分かる。 【００８３】データの選び方についてもう少し詳細に説
明する。データフレーム３（制御フレーム２）のデータ
が入力されてきた場合、どのビットをＤＲＣＡの何ビッ
ト目の作成回路に選べば良いかを説明する。 【００８４】バイト１のビット０は制御フレーム２のＤ
ＲＣＡ−ビット１、ビット１はＤＲＣＡ−ビット２、ビ
ット２はＤＲＣＡ−ビット３、ビット３はＤＲＣＡ−ビ
ット４、ビット４はＤＲＣＡ−ビット５、ビット５はＤ
ＲＣＡ−ビット６、ビット６（ｃ１）はＤＲＣＡ−ビッ
ト７、ビット７は制御フレーム０のＤＲＣＡ−ビット
０、バイト２のビット０は制御フレーム２のＤＲＣＡ−
ビット２、ビット１はＤＲＣＡ−ビット３、ビット２は
ＤＲＣＡ−ビット４、ビット３はＤＲＣＡ−ビット５、
ビット４はＤＲＣＡ−ビット６、ビット５（ｃ２）はＤ
ＲＣＡ−ビット７、ビット６は制御フレーム０のＤＲＣ
Ａ−ビット０、ビット７はＤＲＣＡ−ビット１、バイト
３のビット０は制御フレーム２のＤＲＣＡ−ビット３、
ビット１はＤＲＣＡ−ビット４、ビット２はＤＲＣＡ−
ビット５、ビット３はＤＲＣＡ−ビット６、ビット４
（ｃ３）はＤＲＣＡ−ビット７、ビット５は制御フレー
ム０のＤＲＣＡ−ビット０、ビット６はＤＲＣＡ−ビッ
ト１、ビット７はＤＲＣＡ−ビット２、バイト４のビッ
ト０は制御フレーム２のＤＲＣＡ−ビット４、ビット１
はＤＲＣＡ−ビット３、ビット２はＤＲＣＡ−ビット
２、ビット３（ｃ４）はＤＲＣＡ−ビット１、ビット４
は制御フレーム０のＤＲＣＡ−ビット０、ビット５はＤ
ＲＣＡ−ビット１、ビット６はＤＲＣＡ−ビット２、ビ
ット７はＤＲＣＡ−ビット３、バイト５のビット０は制
御フレーム２のＤＲＣＡ−ビット５、ビット１はＤＲＣ
Ａ−ビット６、ビット２はＤＲＣＡ−ビット７、ビット
３は制御フレーム０のＤＲＣＡ−ビット０、ビット４は
ＤＲＣＡ−ビット１、ビット５はＤＲＣＡ−ビット２、
ビット６はＤＲＣＡ−ビット３、ビット７はＤＲＣＡ−
ビット４、バイト６のビット０は制御フレーム２のＤＲ
ＣＡ−ビット６、ビット１（ｃ６）はＤＲＣＡ−ビット
７、ビット２は制御フレーム０のＤＲＣＡ−ビット０、
ビット３はＤＲＣＡ−ビット１、ビット４はＤＲＣＡ−
ビット２、ビット５はＤＲＣＡ−ビット３、ビット６は
ＤＲＣＡ−ビット４、ビット７はＤＲＣＡ−ビット５、
バイト７のビット０は制御フレーム２のＤＲＣＡ−ビッ
ト７、ビット１は制御フレーム０のＤＲＣＡ−ビット
０、ビット２はＤＲＣＡ−ビット１、ビット３はＤＲＣ
Ａ−ビット２、ビット４はＤＲＣＡ−ビット３、ビット
５はＤＲＣＡ−ビット４、ビット６はＤＲＣＡ−ビット
５、ビット７はＤＲＣＡ−ビット６、バイト８のビット
０は制御フレーム０のＤＲＣＡ−ビット０、ビット１は
ＤＲＣＡ−ビット１、ビット２はＤＲＣＡ−ビット２、
ビット３はＤＲＣＡ−ビット３、ビット４はＤＲＣＡ−
ビット４、ビット５はＤＲＣＡ−ビット５、ビット６は
ＤＲＣＡ−ビット６、ビット７（ａ８）はＤＲＣＡ−ビ
ット７、バイト９のビット０は制御フレーム０のＤＲＣ
Ａ−ビット１、ビット１はＤＲＣＡ−ビット２、ビット
２はＤＲＣＡ−ビット３、ビット３はＤＲＣＡ−ビット
４、ビット４はＤＲＣＡ−ビット５、ビット５はＤＲＣ
Ａ−ビット６、ビット６（ａ９）はＤＲＣＡ−ビット
７、ビット７は制御フレーム１のＤＲＣＡ−ビット０、
バイト１０のビット０は制御フレーム０のＤＲＣＡ−ビ
ット２、ビット１はＤＲＣＡ−ビット３、ビット２はＤ
ＲＣＡ−ビット４、ビット３はＤＲＣＡ−ビット５、ビ
ット４はＤＲＣＡ−ビット６、ビット５（ａＡ）はＤＲ
ＣＡ−ビット７、ビット６は制御フレーム１のＤＲＣＡ
−ビット０、ビット７はＤＲＣＡ−ビット１、バイト１
１のビット０は制御フレーム０のＤＲＣＡ−ビット３、
ビット１はＤＲＣＡ−ビット４、ビット２はＤＲＣＡ−
ビット５、ビット３はＤＲＣＡ−ビット６、ビット４
（ａＢ）はＤＲＣＡ−ビット７、ビット５は制御フレー
ム１のＤＲＣＡ−ビット０、ビット６はＤＲＣＡ−ビッ
ト１、ビット７はＤＲＣＡ−ビット２、バイト１２のビ
ット０は制御フレーム０のＤＲＣＡ−ビット４、ビット
１はＤＲＣＡ−ビット５、ビット２はＤＲＣＡ−ビット
６、ビット３（ａＣ）はＤＲＣＡ−ビット７、ビット４
は制御フレーム１のＤＲＣＡ−ビット０、ビット５はＤ
ＲＣＡ−ビット１、ビット６はＤＲＣＡ−ビット２、ビ
ット７はＤＲＣＡ−ビット３、バイト１３のビット０は
制御フレーム０のＤＲＣＡ−ビット５、ビット１はＤＲ
ＣＡ−ビット６、ビット２（ａＤ）はＤＲＣＡ−ビット
７、ビット３は制御フレーム１のＤＲＣＡ−ビット０、
ビット４はＤＲＣＡ−ビット１、ビット５はＤＲＣＡ−
ビット２、ビット６はＤＲＣＡ−ビット３、ビット７は
ＤＲＣＡ−ビット４、バイト１４のビット０は制御フレ
ーム０のＤＲＣＡ−ビット６、ビット１（ｃＥ）はＤＲ
ＣＡ−ビット７、ビット２は制御フレーム１のＤＲＣＡ
−ビット０、ビット３はＤＲＣＡ−ビット１、ビット４
はＤＲＣＡ−ビット２、ビット５はＤＲＣＡ−ビット
３、ビット６はＤＲＣＡ−ビット４、ビット７はＤＲＣ
Ａ−ビット５、ＤＲＣＢのビット０（ａＦ）は制御フレ
ーム０のＤＲＣＡ−ビット７、ビット１は制御フレーム
１のＤＲＣＡ−ビット０、ビット２はＤＲＣＡ−ビット
１、ビット３はＤＲＣＡ−ビット２、ビット４はＤＲＣ
Ａ−ビット３、ビット５はＤＲＣＡ−ビット４、ビット
６はＤＲＣＡ−ビット５、ビット７はＤＲＣＡ−ビット
６となる。 【００８５】以上のような選択関係を表にまとめると、
図１２，図１３となる。これを２バイト入力の図１０の
タイミングで表にすると、図１４，図１５のようにな
る。このような表の関係を実現するための回路の構成例
を、図１６〜図１９に示す。 【００８６】データを２バイトずつ入力するので、ＤＲ
Ｃ作成時にデータの作成に不必要なデータは入力しない
ようにしなければならない。ＤＲＣはビット単位で作成
されるので、１バイト目の１ビットと２バイト目の１ビ
ットとで片一方だけのビットが必要になった場合に、取
り込まないデータが不必要なデータとなる。 【００８７】図１１のＤＲＣ作成フォーマットを参照し
て、不必要なデータを例示する。制御フレーム０のＤＲ
ＣＡビット１を求める場合を考える。制御フレーム０の
バイト１，バイト２が入力されたとき、ＤＲＣＡ作成に
使用されるのはバイト１のビット０だけであって、バイ
ト２は使用されない。ＤＲＣＡビット１を作成すると
き、データはバイト１のビット０とバイト２のビット２
とが選択されているが、使用するデータ（バイト１のビ
ット０）のみを選択するようにすれば良い。この選択を
行うために、入力された不必要なデータ（バイト２のビ
ット２）をマスクする。もう一例挙げてみると、制御フ
レーム０のＤＲＣＡビット３を求める際、タイミングＢ
Ｓ２，バイト３のビット０とバイト４のビット７とが入
力されているが、不必要なバイト４のビット７をマスク
する。 【００８８】このようにデータの入力が１ビットのと
き、図７，図８のデータマスク部２４Ａ，２４Ｂでデー
タのマスクを実施する。データのマスクの詳細は図２
０，図２１に示す。図７，図８のデータマスク部２４
Ａ，２４Ｂに入力している信号は、ＭＡＯ−０？，ＭＡ
Ｅ−０？，ＭＡＯ−１？，ＭＡＥ−１？，ＭＡＯ−２
？，ＭＡＥ−２？と、ＭＢＯ−０？，ＭＢＥ−０？，Ｍ
ＢＯ−１？，ＭＢＥ−１？，ＭＢＯ−２？，ＭＢＥ−２
？とである。この信号はＤＲＣを作成する際の制御フレ
ームとタイミング信号とで作成される。データマスク部
２４Ａ，２４Ｂの内部回路の詳細は、図２２及び図２
３，図２４及び図２５に示す。 【００８９】入力されるデータは、データ選択部２１
Ａ，２１Ｂとデータマスク部２４Ａ，２４Ｂとで決まる
ので、データの取り込むタイミングについて述べる。Ｄ
ＲＣＡ作成回路，ＤＲＣＢ作成回路はそれぞれ３フレー
ム分の回路を有するが、それぞれのデータの取り込むタ
イミングが異なるので、タイミング制御が必要である。
データの取り込むタイミング表を図２６〜図３１に示
す。ＤＲＣの作成時に出力フレーム０，１，２毎にどの
データを取り込むかを表す。 【００９０】現在どのフレームを処理しているかを示す
制御フレーム０，１，２と、３つのフレームタイミング
でＤＲＣを出力する出力フレームとによって、どのデー
タのビットを取り込むかを表す。○はその印がある場所
のビットを取り込むことを示す。×はＤＲＣが作成され
たことを示す。○の所を取り込むタイミングとして表を
作ると、図３２〜図３７のようになる。この表をもとに
図７，図８のデータパリティ作成部２２Ａ，２２Ｂのフ
リップ・フロップのセット条件を制御する信号ＣＥ０Ｆ
Ａ？，ＣＥ１ＦＡ？，ＣＥ２ＦＡ？，ＣＥ０ＦＢ？，Ｃ
Ｅ１ＦＢ？，ＣＥ２ＦＢ？を作成する。 【００９１】以上のように、データ選択部２１Ａ，２１
Ｂにてデータを選択し、データマスク部２４Ａ，２４Ｂ
にて不必要なデータをマスクし、データパリティ作成部
２２Ａ，２２Ｂにてデータの斜め方向のパリティをとる
ことにより、ＤＲＣを作成する。 【００９２】次に、ＶＲＣについて述べる。ＶＲＣを作
成する理論は１バイトずつ入力する場合と２バイトずつ
入力する場合とは同じである。つまりセットＡ，セット
Ｂのビットごとの偶数パリティをとれば良い。図９に示
すような回路構成を用いればＶＲＣの作成を実現でき
る。 【００９３】まず、データを入力する前にＪＫフリップ
・フロップをクリアしておく。セットＡでは、１バイト
目と２バイト目とのビットごとをＥＯＲ（排他的論理
和）してトグル回路のＪＫフリップ・フロップに入力す
る。３，４バイト目、５，６バイト目、７バイト目＋Ｄ
ＲＣＡを同様に入力すれば、フリップ・フロップにＶＲ
ＣＡが作成される。セットＢでは、８バイト目を入力し
てトグル回路のＪＫフリップ・フロップに入力する。
９，１０バイト目のビットごとをＥＯＲしてトグル回路
のＪＫフリップ・フロップに入力する。１１，１２バイ
ト目、１３，１４バイト目を同様に入力する。そしてＤ
ＲＣＢとＪＫフリップ・フロップの出力とをＥＯＲする
と、ＶＲＣＢが作成される。 【００９４】上述のＤＲＣ作成回路の構成では、図７，
図８のように３フレームのデータ選択部が共通になって
いて、データマスク部とフリップ・フロップとのセット
制御でデータの選択をしている。しかし、データ選択の
実施方法としては、別の方法もある。データの選択は図
３８の網かけで示したように３種類のグループが存在す
る。この３種類を順番に選択することでデータを選ぶこ
とができる。このような例における回路構成は図３９の
ようになる。 【００９５】また、上述の例では、２バイトずつ入力し
てＡＸＰ訂正符号を作成する場合について説明したが、
２バイト以外の複数バイトずつ入力して、ＤＲＣの斜め
方向のパリティ及びＶＲＣの縦方向のパリティをとるこ
とも可能である。 【００９６】〔リードソロモン符号〕次に、本発明のリ
ードソロモン符号の高速化について説明する。検査行列
を利用した符号化計算を以下の符号を用いて具体的に示
す。 符号長 ｎ＝１８ 情報点数 ｋ＝１４ 検査点数 ｎ−ｋ＝４ 最小距離 ｄmin ＝５ 原始多項式 ｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１ 生成多項式 Ｇ（ｘ）＝（ｘ−α3 ）（ｘ−α2 ）（ｘ
−α）（ｘ−１）＝ｘ4 ＋α75ｘ3 ＋α249 ｘ2 ＋α78
ｘ＋α6 と展開できる。ｄ0 〜ｄ3 は以下の行列で表される。 【００９７】ここで、下記に示される総和、 【００９８】 【数４】 【００９９】即ち、ａ0 〜ａ3 を展開すれば、 ａ0 ＝ｉ13＋ｉ12＋ｉ11＋ｉ10＋ｉ9 ＋ｉ8 ＋ｉ7 ＋ｉ6 ＋ｉ5 ＋ｉ4 ＋ｉ3 ＋ｉ2 ＋ｉ1 ＋ｉ0 ａ1 ＝ｉ13×α17＋ｉ12×α16＋ｉ11×α15＋ｉ10×α14＋ｉ9 ×α13 ＋ｉ8 ×α12＋ｉ7 ×α11＋ｉ6 ×α10＋ｉ5 ×α9 ＋ｉ4 ×α8 ＋ｉ3 ×α7 ＋ｉ2 ×α6 ＋ｉ1 ×α5 ＋ｉ0 ×α4 ａ2 ＝ｉ13×α34＋ｉ12×α32＋ｉ11×α30＋ｉ10×α28＋ｉ9 ×α26 ＋ｉ8 ×α24＋ｉ7 ×α22＋ｉ6 ×α20＋ｉ5 ×α18＋ｉ4 ×α16 ＋ｉ3 ×α14＋ｉ2 ×α12＋ｉ1 ×α10＋ｉ0 ×α8 ａ3 ＝ｉ13×α51＋ｉ12×α48＋ｉ11×α45＋ｉ10×α42＋ｉ9 ×α39 ＋ｉ8 ×α36＋ｉ7 ×α33＋ｉ6 ×α30＋ｉ5 ×α27＋ｉ4 ×α24 ＋ｉ3 ×α21＋ｉ2 ×α18＋ｉ1 ×α15＋ｉ0 ×α12 となる。 【０１００】ここで情報語ｉ13〜ｉ0 を２バイト単位
（ｉ13とｉ12，ｉ11とｉ10，ｉ9 とｉ 8 ，ｉ7 とｉ6 ，
ｉ5 とｉ4 ，ｉ3 とｉ2 ，ｉ1 とｉ0 ）で、総和を求め
る回路に入力することを考え、ａ1 〜ａ3 を以下のよう
な共通項でまとめた式に変更する。 ａ1 ＝α5 （ｉ13×α12＋＋ｉ11×α10＋ｉ9 ×α8 ＋ｉ7 ×α6 ＋ｉ5 ×α4 ＋ｉ3 ×α2 ＋ｉ1 ×α0 ）＋ α4 （ｉ12×α12＋＋ｉ10×α10＋ｉ8 ×α8 ＋ｉ6 ×α6 ＋ｉ4 ×α4 ＋ｉ2 ×α2 ＋ｉ0 ×α0 ） ａ2 ＝α10（ｉ13×α24＋＋ｉ11×α20＋ｉ9 ×α16＋ｉ7 ×α12 ＋ｉ5 ×α8 ＋ｉ3 ×α4 ＋ｉ1 ×α0 ）＋ α8 （ｉ12×α24＋＋ｉ10×α20＋ｉ8 ×α16＋ｉ6 ×α12 ＋ｉ4 ×α8 ＋ｉ2 ×α4 ＋ｉ0 ×α0 ） ａ3 ＝α15（ｉ13×α36＋＋ｉ11×α30＋ｉ9 ×α24＋ｉ7 ×α18 ＋ｉ5 ×α12＋ｉ3 ×α6 ＋ｉ1 ×α0 ）＋ α12（ｉ12×α36＋＋ｉ10×α30＋ｉ8 ×α24＋ｉ6 ×α18 ＋ｉ4 ×α12＋ｉ2 ×α6 ＋ｉ0 ×α0 ） 【０１０１】この式は、２バイト単位で入力したとき
に、偶数バイトと奇数バイトとの各々に定数の乗算を行
うことにより、総和を求める回路の簡略化が可能である
ことを示す。また、この式からａ1 を求める場合の乗算
回路における乗算定数は、偶数バイト，奇数バイト共に
α2 であり、また、ａ2 の場合の乗算定数はα4 、ａ3
の場合の乗算定数はα6 と偶数バイト及び奇数バイトで
共通な同じ値になる。よって、乗算−加算−保持を順次
繰り返すことで、各式の括弧内の値を求めることができ
る。即ち、従来の回路と比較して２倍の速度で情報語の
総和を求めることが可能になる。 【０１０２】次に、ａ0 〜ａ3 から検査語ｄ0 〜ｄ3 を
求めるには、前述の行列式を解く回路を構成すればよ
く、従来と同様に所定の乗算定数を設定した乗算回路と
加算回路とを用いて、以下に示すような演算式に従って
実現できる。 ｄ0 ＝α218 ×ａ0 ＋α158 ×ａ1 ＋α156 ×ａ2 ＋α212 ×ａ3 ｄ1 ＝α158 ×ａ0 ＋α138 ×ａ1 ＋α2 ×ａ2 ＋α153 ×ａ3 ｄ2 ＝α156 ×ａ0 ＋α2 ×ａ1 ＋α135 ×ａ2 ＋α152 ×ａ3 ｄ3 ＝α212 ×ａ0 ＋α153 ×ａ1 ＋α152 ×ａ2 ＋α209 ×ａ3 【０１０３】図４０，図４１は、以上のようなａ0 〜ａ
3 及びｄ0 〜ｄ3 を求めるようにした回路の構成図であ
る。ＥＯＲで構成されたガロア体上の加算回路２５と、
ＥＯＲ及びＡＮＤで構成されたガロア体上の定数項の乗
算回路２７と、乗算−加算されたデータ（情報語）を保
持するためのレジスタ２６とを有する。符号化を行う場
合には、情報語を２バイト単位で入力し、全てのデータ
が入力された時点でａ 0 〜ａ3 が図４０の回路にて計算
され、計算されたａ0 〜ａ3 が図４１の回路に入力され
て同時に検査語ｄ0 〜ｄ3 が求まる。即ち、符号化に必
要な時間は、情報語長÷２となり、従来例に比べて誤り
訂正符号化の処理時間が半分に短縮する。 【０１０４】なお、上述の説明においては、説明を簡単
にするために、入力データを２バイト単位としている
が、例えば４バイト，６バイト，・・・（単位が偶数）
であれば、同じ考え方で符号化回路を構成することがで
きる。 【０１０５】（リードソロモン符号に対するシンドロー
ム作成回路６）図４２は、本発明のシンドローム作成回
路６の構成を示すブロック図であり、シンドローム作成
回路６は、メモリ３１と、ビット重み変換部３２と、並
列シンドローム演算部３３と、シンドローム結果記憶部
３４と、コントローラ部３５とを有する。 【０１０６】シンドローム演算前、メモリ３１より読み
出したデータについて走行方向によりそのガロア体ＧＦ
が異なってビット重みの入れ換えが必要となる場合があ
る。この場合に、ビット重み変換部３２は、データのビ
ット重みを入れ換えて、並列シンドローム演算部３３に
出力する。並列シンドローム演算部３３は、ビット重み
変換後のデータのシンドロームを求める。シンドローム
結果記憶部３４は、シンドロームの演算結果を記憶す
る。コントローラ部３５は、この並列シンドローム演算
部３３での演算処理を制御する。 【０１０７】図４３は、図４２の並列シンドローム演算
部３３及びコントローラ部３５の内部構成を示す。並列
シンドローム演算部３３は、ＥＯＲ器３６と乗算器３７
とアルチプレクサ３８とレジスタ３９とを有し、コント
ローラ部３５は、バイト切り換え器３５ａとパルス発生
器３５ｂとを有する。 【０１０８】以下の条件に従った動作について説明す
る。 符号が存在する体：ＧＦ（２） 元の総数は２５６個 体を構成する原始多項式：ｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3
＋ｘ2 ＋１ ＲＳ符号の生成多項式：Ｇ（ｘ）＝ｘ4 ＋α75ｘ3 ＋α
249 ｘ2 ＋α78ｘ＋α6＝（ｘ＋α0 ）（ｘ＋α1 ）
（ｘ＋α2 ）（ｘ＋α3 ） 符号長 ｎ＝１８バイト 情報点数 ｋ＝１４バイト 検査点数 ｍ＝４バイト 最小距離 ｄmin ＝５ 訂正能力 誤り訂正＝２個、または、誤り検出＝４個ま
で可能 【０１０９】まず、メモリ３１に記憶された１８バイト
の符号語を３バイト毎にまとめ、その３バイトのデータ
を同時にビット重み変換器３２に取り込み、走行方向に
よってガロア体が異なりビット重みの入れ換えが必要な
場合にビット重みを入れ換える。ビット重み変換後のデ
ータは並列シンドローム演算部３３に入力されてシンド
ロームが演算される。各々ＥＯＲした結果を、乗算器３
７のべき乗テーブルと乗算することによりシンドローム
が求まる。マルチプレクサ３８は、データ転送時のバイ
ト数の切り換えに必要であり、コントローラ部３５のシ
ンドローム演算用のバイト切り換え器３５ａにより外部
からの情報でバイト数が切り換えられる。また、レジス
タ３９は、演算したシンドローム結果を一時保存してお
き、正確に出力するために必要なものである。１８バイ
トのデータが入力された後、演算されたシンドローム結
果は、１８バイトのデータ入力後にパルス発生器３５ｂ
から発生されるタイミングパルスに応じて、シンドロー
ム結果記憶部３４に保存される。 【０１１０】以上のように、３バイト単位での処理を実
施するので、シンドローム演算を高速に行うことができ
る。 【０１１１】（デスキュー回路５）本発明では、３個の
デスキューイングバッファを同時に読み出して１回あた
り３バイトのデータを転送する処理を６回行うことによ
り、１フレームのデータの転送速度を従来例の３倍に高
める。また、デスキューイングバッファの各トラックの
割当てを変更し、且つ制御方法を変更することによっ
て、ＦＷＤ方向とＢＷＤ方向とにおいて同一の制御法に
よりデータ転送が可能なようにする。 【０１１２】図４４は、本発明のデスキュー回路５の内
部構成を示すブロック図である。デスキュー制御回路４
１Ａ（４１Ｂ，４１Ｃ）と、デスキューイングバッファ
４２Ａ（４２Ｂ，４２Ｃ）と、マルチプレクサ４３Ａ
（４３Ｂ，４３Ｃ）と、９−８変換回路４４Ａ（４４
Ｂ，４４Ｃ）とから構成される３系統の回路を設けて、
一度に３バイトのデータを転送できるようにしている。 【０１１３】図４５〜図４８は、各デスキューイングバ
ッファ４２Ａ，４２Ｂ，４２Ｃにおけるデータの書き込
み・読み出し制御を示す図である。本発明では、従来例
と異なり、ＦＷＤ方向及びＢＷＤ方向においてその書き
込み・読み出し制御は共通である。 【０１１４】一例として、デスキュー制御回路４１Ａ及
びデスキューイングバッファ４２Ａの制御動作について
説明する。磁気テープ上の傾斜した各トラックにおい
て、１バイトデータ（９ビットデータ）が揃ったトラッ
クを分割した各メモリ領域に順次書き込んでいく。ま
ず、１Ａ−トラックのデータを、デスキューイングバッ
ファ４２Ａの１Ａ−トラックに割り当てられたメモリ領
域（Ａの位置）に書き込む。以下同様に、４Ａ−トラッ
クのデータはＢの位置、７Ａ−トラックのデータはＣの
位置、５Ｂ−トラックのデータはＤの位置、２Ｂ−トラ
ックのデータはＥの位置、０Ａ−トラックのデータはＦ
の位置に書き込む（図４５参照）。 【０１１５】同様にして、デスキューイングバッファ４
２Ｂ，４２Ｃにおいても各トラックのデータを割り当て
られた対応するメモリ領域に書き込む（図４６，図４７
参照）。以上のようにして、１８トラック分のデータの
書き込みを終了する。 【０１１６】データの書き込みを終了すると、３バイト
データの転送を始める。図４５〜図４７に示す各デスキ
ューイングバッファ４２Ａ，４２Ｂ，４２Ｃの読み出し
順位１番のブロック（Ａの位置）のデータを同時に読み
出して、１回のタイミングで３バイト転送を実現する。
読み出した３バイトデータは３系統独立の９−８変換回
路４４Ａ，４４Ｂ，４４Ｃに転送されて、８ビットのデ
ータに変換される。次に、各デスキューイングバッファ
４２Ａ，４２Ｂ，４２Ｃの読み出し順位２番のブロック
（Ｂの位置）、次いで、読み出し順位３番というよう
に、合計６回のタイミングで１８トラック分の１フレー
ムのデータを送信する（図４８参照）。 【０１１７】以上のような手法により、１フレームのデ
ータ転送において従来例の３倍速の転送が可能になり、
処理速度を向上することができる。また、ＦＷＤ方向，
ＢＷＤ方向に関わらずに、同一の制御手法でのデスキュ
ー処理が可能になる。 【０１１８】（読み出しフォーマット部１１ｅ内におけ
るデータ転送制御）従来の３倍である３バイト幅で転送
されるデータに対して、次段の回路（ホスト１０）へ転
送するまでに誤り訂正処理を行う場合、一時的にデータ
を格納する手段が必要である。その格納手段として、メ
モリ，フリップ・フロップ，セレクタ等の素子の使用を
最小限にし、しかもＦＷＤ方向及びＢＷＤ方向の読み出
し動作に対応できるためには、そのメモリアドレスの制
御方法を工夫する必要がある。 【０１１９】磁気テープ等の媒体から読み出されたデー
タをメモリに格納する際、格納するメモリアドレスを制
御するカウンタ制御回路によってアドレスカウンタを制
御する。カウンタの出力値はメモリのアドレス線に入力
されており、データをメモリの決まった領域に格納する
ようにアドレス制御するようになっている。また、カウ
ンタ制御回路では、磁気テープ読み取り方向（ＦＷＤ方
向かＢＷＤ方向か）によってアドレス順を切り替えるこ
とができる。誤り訂正処理を行う際に、入力データ順が
ＢＷＤ方向とＦＷＤ方向とでは逆であるが、カウンタ制
御回路でアドレス順を切り替えることによって、ＢＷＤ
方向とＦＷＤ方向とで個別の誤り訂正回路を設ける必要
がない。 【０１２０】図４９は、本発明のデータ転送制御系の構
成を示すブロック図である。図４９に示すデータ転送制
御系は、データを格納するためのメモリ領域を有するＳ
ＲＡＭ５１と、特定アドレス値を設定するアドレスロー
ド値設定回路５２と、ＦＷＤ方向，ＢＷＤ方向各々にお
いて転送データの順序を切り替えるためのＦＷＤ／ＢＷ
Ｄ切替回路５３と、書き込み，読み出しそれぞれのアド
レスを制御するアドレスカウンタ回路５４と、磁気テー
プ等の媒体５５と、誤り訂正を行う誤り訂正処理回路５
６と、ＦＷＤ方向，ＢＷＤ方向を判別するための走行方
向判断回路５７と、ＢＷＤ方向時に同一アドレス内の３
バイトのデータ順を並べ換えるＢＷＤバイトデータ変換
回路５８とを備える。アドレスカウンタ回路５４は、書
き込みカウンタ５４ａと読み出しカウンタ５４ｂとを有
する。 【０１２１】図５０はＳＲＡＭ５１におけるメモリマッ
プを示す図であり、グループ毎のメモリ格納領域を示し
ている。図５０において、，，はフレーム単位の
データのグループ番号、００，０５，０６，０Ｂ，０
Ｃ，１１，１２は各グループのデータを格納する領域を
表したアドレス初期値（ロード値）である。 【０１２２】図５１は、媒体５５から３バイト単位で転
送されてくるデータの１フレーム分のフォーマットを示
す図であり、図５１（ａ）はＦＷＤ方向での読み出し
時、図５１（ｂ）はＢＷＤ方向での読み出し時のデータ
フォーマットをそれぞれ示す。また、図５２はフレーム
単位のデータの書き込み，読み出しのタイミングチャー
ト、図５３はある特定のフレームデータにおけるＦＷＤ
時の書き込み，読み出しの詳細なタイミングチャート、
図５４はある特定のフレームデータにおけるＢＷＤ時の
書き込み，読み出しの詳細なタイミングチャートであ
る。 【０１２３】媒体５５からＦＷＤ方向に読み出されたデ
ータが、図５１（ａ）に示すようなフォーマット（３バ
イト幅：１Ａ，２Ａ，３Ａ）でパラレルに送られてきた
場合、アドレスロード値設定回路５２によって設定され
たフレーム単位（１Ａから８Ｂまでの１８バイト）のグ
ループ毎に、ＳＲＡＭ５１の決められた格納アドレス
（ロード値）にデータが３バイト格納される。この場
合、まず００がロードされ、アドレス００には、１Ａ，
２Ａ，３Ａの３バイトが格納される。 【０１２４】その後、アドレスカウンタ回路５４によっ
てアドレスがインクリメントされ、それぞれ、インクリ
メントされたアドレスに応じてデータが３バイトずつ格
納されていく。０５までインクリメントされたアドレス
にデータが格納されると、１フレームのデータ、即ちグ
ループの格納が終了する。同様に、グループはアド
レス０６から０Ｂまで、グループは０Ｃから１１まで
というようにグループ毎にデータ格納処理が行われる。 【０１２５】次に、グループ毎にＳＲＡＭ５１に格納さ
れた（書き込まれた）同一のアドレスを、読み出す場合
の説明を行う。この際、図５２に示すように、書き込み
と読み出しとのタイミングで２フレームの遅れが生じ
る。これは、フレームデータ（１８バイト）書き込み完
了に１フレーム、更に書き込まれたデータに関して誤り
訂正処理を行うために１フレームかかるためである。デ
ータ格納時にグループを３つに分け、それぞれの開始ア
ドレスと終了アドレスとをロード値として設定するの
は、この２フレームのずれに対処するためである。 【０１２６】ＳＲＡＭ１に書き込まれた同一のアドレス
を読み出すのに２フレーム遅れるため、図５２に示すよ
うに、グループを書き込んでいるときはグループを
読み出し、グループを書き込んでいるときはグループ
を読み出し、グループを書き込んでいるときはグル
ープを読み出すというように、書き込み，読み出しそ
れぞれのアドレスカウンタ５４ａ，５４ｂを制御する。
図５３はこのアドレスカウンタ制御の詳細なタイミング
を示す。図５３では、０Ｃを書き込んでいるときは００
を読み出し、０８を書き込んでいるときは０Ｃを読み出
していることを表している。 【０１２７】なお、上述した例はＦＷＤ方向時の書き込
みについての説明であるが、ＢＷＤ方向時の書き込みの
場合、媒体５５から読み出される読み出しデータは、誤
り訂正処理の都合上、前段でＦＷＤ方向のデータ順に変
換されており、次段へ出力する場合はＢＷＤ方向に変換
し直さないといけない。ＦＷＤ／ＢＷＤ各々の走行方向
を判断する走行方向判断回路５７によって走行方向を判
別し、読み出し／書き込み順を制御するＦＷＤ／ＢＷＤ
切替回路５３によって切り替える。つまり、ＦＷＤ方向
の場合はグループの開始アドレスをロードし、カウンタ
値を増やしていくが、ＢＷＤ方向の場合は、グループの
最終アドレスをロード値とし、カウンタ値を減らしてい
くようにする。 【０１２８】例えば、図５４において、グループをＢ
ＷＤ方向で読み出す場合、０Ｃを書き込んでいるときは
０５を読み出すというように、グループの最終アドレ
スをロード値としダウンカウントするように読み出しア
ドレスカウンタを制御する。また、ＢＷＤ時は図５１
（ｂ）に示すように、出力データ順に加えて同一アドレ
ス内の３バイトの並びも変わるので、ＢＷＤ時はＢＷＤ
バイトデータ変換回路５８によってバイト変換制御を行
う。 【０１２９】以上のような手法によると、データ転送の
高速化（３バイト転送）、テープ媒体からのデータの読
み出し順序がＦＷＤ方向またはＢＷＤ方向に変化した場
合、また、高性能な誤り訂正処理を行う際に、フレーム
単位としてデータのずれが生じた場合等においても、よ
り高度，複雑になりつつあるデータ転送制御方式におい
て、以上に挙げた要因に総括的に対処できる。アドレス
カウンタをＦＷＤ方向，ＢＷＤ方向で切り換えて制御す
ることにより、カウンタロード値を設定し、カウンタを
アップカウントにするかダウンカウントにするかによっ
て、ＦＷＤ方向及びＢＷＤ方向での読み出し動作に対応
できる。データを３つのグループに分けることによっ
て、上に述べた書き込み時と読み出し時とで２フレーム
ずれるという現象においても、同じタイミングにおいて
書き込み動作と読み出し動作とを行え、３バイトデータ
高速転送に対応することができる。 【０１３０】データ転送制御方法における従来からの改
良手法の常套手段である、データ格納またはバッファ制
御を行うためのフリップ・フロップ，セレクタ等の素子
の多量追加という方法に対し、本発明では以上のような
手法にてデータ転送制御を行うので、データ格納，バッ
ファ制御を行うために使用される素子の絶対数を最小限
に抑え、回路規模の増大，複雑化を防ぎ、開発期間の短
縮、開発費の低減、更にはテスト項目の簡略化をも図る
ことができ、多方面にわたって効率面での向上が可能と
なる。 【０１３１】 【発明の効果】以上説明したように、本発明によれば、
磁気テープ制御装置のデータフォーマット部内の各回路
の機能の高速化を図り、回路を複雑化することなく、デ
ータバスの拡大を行うことができ、データ転送速度の高
速化を可能とし、磁気テープ装置の性能向上に寄与する
ところが大きい。
制御装置に関し、特に、磁気テープ装置の大容量化，高
機能化，転送速度の高速化を実現させるための制御装置
に関する。 【０００２】 【従来の技術及び発明が解決しようとする課題】近年の
コンピュータシステムの高速化に伴い、周辺装置である
磁気テープ装置においても高速化が要求されている。こ
のため、データバス幅の拡大、制御方法の改善が必要と
されている。 【０００３】図２は、テープサブシステムの構成図であ
り、テープサブシステムは、上位装置としてのホスト１
０と、データを記録する磁気テープユニット（ＭＴＵ：
Ｍａｇｎｅｔｅｉｃ Ｔａｐｅ Ｕｎｉｔ）１２と、ホ
スト１０及びＭＴＵ１２間に介在されてデータのフォー
マット変換を行う磁気テープ制御装置（ＭＴＣ：Ｍａｇ
ｎｅｔｅｉｃ Ｔａｐｅ Ｃｏｔｒｏｌｌｅｒ）１１と
から構成されている。データ書き込み時には、ホスト１
０からのデータがＭＴＣ１１に入力され、ここでフォー
マット変換が行われた後にＭＴＵ１２にデータが転送さ
れる。データ読み取り時には、ＭＴＵ１２からの読み出
しデータがＭＴＣ１１に転送され、ここで誤り訂正が行
われると共にフォーマット変換が行われた後にデータが
ホスト１０に送られる。なお、ＭＴＣ１１は、ホスト１
０とのデータの送受を行うためのインターフェース部１
１ａと、フォーマット変換，誤り訂正等の処理を行うデ
ータフォーマット部１１ｂと、データをＤ／Ａ変換・Ａ
／Ｄ変換するデータ変換部１１ｃとを有する。 【０００４】図１は、ＭＴＣ１１のデータフォーマット
部１１ｂの内部構成を示すブロック図であり、データフ
ォーマット部１１ｂは、ＭＴＵ１２内の磁気テープ上に
記録するためのフォーマット化を行う書き込みフォーマ
ット部１１ｄと、磁気テープから読み出したデータのト
ラックずれを補正したり、データの誤り検出及び訂正を
行う読み出しフォーマット部１１ｅとに分けられる。 【０００５】書き込みフォーマット部１１ｄは、残余バ
イト作成回路１と、マルチプレクサ２，４と、誤り訂正
符号化回路３とを有する。残余バイト作成回路１は、ホ
スト１０からのデータをテープフォーマットに合わせる
ために必要な残余バイト（ＲＥＳＩＤＵＡＬ−ＢＹＴ
Ｅ）を作成する。マルチプレクサ２は、ホスト１０から
のカスタム（ＣＵＳＴＯＭ）データ，残余バイト作成回
路１からの残余バイト，ブロック（ＢＬＯＣＫ）ＩＤ，
冗長バイトであるパッド（ＰＡＤ）バイト等を結合す
る。誤り訂正符号化回路３は、誤り訂正のため検査キャ
ラクタである誤り訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｏ
ｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を作成する。誤り訂正符
号としては、ＡＸＰ（Ａｄａｐｔｉｖｅ Ｃｒｏｓｓ
Ｐａｒｉｔｙ）符号またはリードソロモン（Ｒｅｅｄ−
Ｓｏｌｏｍｏｎ）符号が良く使われている。マルチプレ
クサ４は、マルチプレクサ２及び誤り訂正符号化回路３
の出力を結合する。 【０００６】一方、読み出しフォーマット部１１ｅは、
デスキュー回路５と、シンドローム作成回路６と、誤り
訂正回路７と、フレームバッファ８とを有する。デスキ
ュー回路５は、ＭＴＵ１２から読み出したデータ間のず
れを補正する。磁気テープに記録されたデータを読み込
んだ時に、磁気テープと磁気ヘッドとは一般的には垂直
にならず、ある程度の誤差角度が生じるので、それに応
じてデータ間のずれ（スキュー）が発生する。デスキュ
ー回路５はこのデータ間のずれを補正する。シンドロー
ム作成回路６は、読み出しデータの誤りの有無を判定す
るためのシンドロームと呼ばれる情報を作成する。誤り
訂正回路７は、読み出しデータの誤りを訂正する。フレ
ームバッファ８は、磁気テープのデータ読み出し方向に
よるデータの並べ換え、及び、誤り訂正回路７において
誤り係数の計算が行われる間のデータの保持（遅延）を
行う。 【０００７】テープサブシステムでは、１フレームは一
般的に１８バイト（１４バイトのデータ等と４バイトの
誤り訂正符号（ＥＣＣ））にて構成されており、従来例
では８ビットまたは９ビットを１バイトとして、バイト
単位にデータの転送を行っている。以下に、データフォ
ーマット部１１ｂ内の各回路における従来の構成，動作
について説明する。 【０００８】（残余バイト作成回路１）図５５は、磁気
テープに記録されたデータブロックフォーマットの例を
示す図である。データブロックは、先頭が「ＩＢＧ」フ
レーム，「ＡＬＬ１」フレームで始まり、次に同期のた
めの「ＳＹＮＣ」フレーム，データ領域の始まりを示す
「ＰＲＥＦＩＸ０」「ＰＲＥＦＩＸ１」フレームが記録
され、その後、先頭が「ＳＹＮＣ」フレームまたは「Ｒ
ＥＳＹＮＣ」フレームで始まる７２フレーム毎のデータ
グループが繰り返される。 【０００９】１番目のデータグループには６９フレーム
のデータ（ＤＡＴＡ）が記録され、２番目以降のデータ
グループにはそれぞれ７１フレームのデータ（ＤＡＴ
Ａ）が記録される。そして、最終番目の データグルー
プには、残った（ｎ−１）フレームのデータ（ＤＡＴ
Ａ）が記録される。その後、「ＲＥＳＩＤ１」「ＲＥＳ
ＩＤ２」「ＣＯＭＰ１」「ＣＯＭＰ２」「ＳＹＮＣ」の
各フレームが記録され、最後に「ＳＹＮＣ」「ＡＬＬ
１」の各フレームが記録される。 【００１０】「ＳＹＮＣ」フレーム及び「ＲＥＳＹＮ
Ｃ」フレームには、何れも同じ９ビットの特殊コード
（１０００１０００１）が記録され、両者のフレームは
同一のコードである。この「ＳＹＮＣ」フレームまたは
「ＲＥＳＹＮＣ」フレームに基づいて、同期信号または
再同期信号が検出される。同期信号または再同期信号
は、データグループの開始を知らせ、しかも、デスキュ
ー回路５におけるスキュー補正のトリガとなる信号であ
る。 【００１１】ブロックＩＤ（ＢＬＯＣＫ ＩＤ：ＢＩ
Ｄ）は、４バイトで構成されており、ブロックの通し番
号である。１フレームは１４バイトが一単位であるの
で、ホスト１０からのカスタムデータのバイト数によっ
ては、１４バイトに構成するためのつめもの用のバイト
（０〜１３バイト）が必要であり、このバイトをパッド
バイト（ＰＡＤ ＢＹＴＥ）という。残余バイトカウン
ト（ＲＥＳＩＤＵＡＬ ＢＹＴＥ ＣＯＵＮＴ）の１バ
イトは、パッドバイトが何バイト詰まっているかを下位
４ビットで表し、上位４ビットには他の情報が入る。 【００１２】具体的に、ホスト１０からのカスタムデー
タが１２バイトの場合と、７バイトの場合とにおけるデ
ータフォーマットを図５６，図５７にそれぞれ示す。図
５６に示す１２バイトの場合では、パッドバイトが９バ
イトとなり、残余バイトカウントに９が入る。図５７に
示す７バイトの場合では、パッドバイトの必要性がない
ので、残余バイトカウントに０が入る。以上のように、
カスタムデータの長さに応じて、０〜１３の値が残余バ
イトカウントに入る。 【００１３】残余バイト作成回路１の従来例の構成を図
５８に示す。残余バイト作成回路１は、ＡＮＤ（論理
積）回路１３とＮＯＲ回路１４とＭＯＤ１４カウンタ１
５とを有する。ＣＫは、カウンタ１５を動作させるため
のクロックである。−ＲＳＹＮＣは、７２フレーム毎に
発生するＲＥＳＹＮＣの制御信号であり、この信号がロ
ーである場合にカウンタ１５の動作は停止する。ＷＲＢ
Ｋは、レジスタからセットされる信号であり、書き込み
ブロックが開始された時にのみセットされる。ＳＭＤＣ
は、フレームデータ作成時にブロックＩＤの選択の終了
を示し、この信号がローである場合に、ブロックＩＤが
終了したことを表しカウンタ１５の動作は停止する。Ｃ
ＵＳＴＢＬＫは、カスタムデータまたはブロックＩＤで
ある場合にハイになる。−ＣＬＲは、カウンタ値をクリ
アすべくレジスタからセットされる信号であり、装置初
期化時及び「ＩＢＧ」フレーム中にセットされる。−Ｍ
ＯＤ１〜−ＭＯＤ８は、パッドバイトの数を表す信号で
あり、これらの信号が表す値が残余バイトカウントの１
バイトの下位４ビットに反映される。 【００１４】残余バイトカウントの１バイトはｍｏｄ１
４カウンタ１５によって実現し、カウンタ１５の出力値
はパッドバイトの数を表す。このカウンタ１５は、カス
タムデータ，ブロックＩＤの数をカウントアップし、
「ＲＥＳＹＮＣ」フレーム中及びＥＣＣの４バイト時に
は、その動作を停止する。 【００１５】カスタムデータが８バイトである場合の動
作について説明する。図５９はその場合のタイミングチ
ャート、図６０はｍｏｄ１４カウンタ１５の出力をそれ
ぞれ示す。 【００１６】装置初期化時及び「ＩＢＧ」フレーム中
に、カウンタ１５の初期化が行われる。このときのカウ
ンタ値は、”００００”である。ファームウェアによ
り、レジスタからＷＲＢＫ信号が書き込みブロック開始
時のみセットされる。このときのカウンタ値は、”００
１０”である。カスタムデータを処理する頃になると、
ＣＵＳＴＢＬＫ信号がセットされ、カウンタ１５のカウ
ント動作を開始する。ブロックＩＤが終了すると、ＳＭ
ＤＣ信号がリセットされ、カウント動作を停止する。カ
ウント動作が停止した際のカウンタ値（”００１０”）
の反転信号となる−ＭＯＤ１〜−ＭＯＤ８の値（”１１
０１”＝１３）が、残余バイトカウントの下位４ビット
に入る。 【００１７】（誤り訂正符号化回路３）ＡＸＰ符号を用
いる誤り訂正方式では、１８個のトラックのうちの１４
個のトラックにそれぞれ１フレームのデータが書き込ま
れ、これらの１４個のトラックのデータに対する誤り訂
正符号が残りの４トラックに書き込まれる。誤り訂正符
号は、ＤＲＣ（Ｄｉａｇｏｎａｌ Ｒｅｄｕｎｄａｎｃ
ｙ Ｃｈｅｃｋ）キャラクタと、ＶＲＣ（Ｖｅｒｔｉｃ
ａｌ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）キャラクタ
とから構成されている。全１８トラックは、９トラック
ずつ、奇数トラックがセットＡ，偶数トラックがセット
Ｂに分けられる。 【００１８】ＤＲＣは、誤り訂正符号用のトラック中の
０Ａトラック及び０Ｂトラックに記録される。このＤＲ
Ｃの２バイトは、他のトラックに記録されたＶＲＣ以外
（１５ビット）から計算され、ｍ番目の値は以下の通り
である。 【００１９】Ａ０m ＝（Ａ１m-1 ＋Ａ２m-2 ＋Ａ３m-3
＋・・・＋Ａ７m-7 ＋Ｂ７m-8 ＋Ｂ６m-9 ＋Ｂ５m-10＋
・・・＋Ｂ０m-15）MOD2 Ｂ０m ＝（Ｂ１m-1 ＋Ｂ２m-2 ＋Ｂ３m-3 ＋・・・＋Ｂ
７m-7 ＋Ａ７m-8 ＋Ａ６m-9 ＋Ａ５m-10＋・・・＋Ａ０
m-15）MOD2 【００２０】図６１は従来のＤＲＣの作成方法の原理を
説明するための図、図６２は実際にユーザデータのＤＲ
ＣＡ，ＤＲＣＢを計算した結果を示す図表、図６３は従
来のＤＲＣ作成回路の構成を示す図である。ＤＲＣ作成
回路は、クロックのタイミングを調節してデータを斜め
に取り込む１個のビットマトリックスアレイ８１及び各
フレームに対応した３個のＦＦアレイ８２からなる回路
系を、セットＡ及びセットＢ用に１組ずつ有しており、
各回路系からの出力が、ＶＲＣ作成回路８３からのＶＲ
ＣＡ及びＶＲＣＢと共にマルチプレクサ８４にて結合さ
れる。 【００２１】ＤＲＣは、斜め方向の冗長検査であるの
で、斜め方向に対して冗長なデータを付加することでデ
ータのチェックをする。この際、斜め方向にデータを取
り込んでいくので隣合う３フレームのデータに跨がって
ＤＲＣは作成され、ＶＲＣを除いた斜め方向のデータに
対して、１ビットずつ偶数パリティを取っていくことで
ＤＲＣを作成する。 【００２２】ＶＲＣは、誤り訂正符号用のトラック中の
８Ａトラック及び８Ｂトラックに記録される。このＶＲ
Ｃの２バイトは、セットＡ（７ビットのデータ＋ＤＲＣ
Ａ），セットＢ（７ビットのデータ＋ＤＲＣＢ）各々で
計算され、ｍ番目の値は以下の通りである。 【００２３】Ａ８m ＝（Ａ０m ＋Ａ１m ＋Ａ２m ＋・・
・＋Ａ７m ）MOD2 但し、Ａ０m ：ＤＲＣＡ Ａ１m ，Ａ２m ，・・・．Ａ７m ：データ Ｂ８m ＝（Ｂ０m ＋Ｂ１m ＋Ｂ２m ＋・・・＋Ｂ７m ）
MOD2 但し、Ｂ０m ：ＤＲＣＢ Ｂ１m ，Ｂ２m ，・・・．Ｂ７m ：データ 【００２４】図６４は従来のＶＲＣの作成方法の原理を
説明するための図、図６５は実際にユーザデータのＶＲ
ＣＡ，ＶＲＣＢを計算した結果を示す図表、図６６は従
来のＶＲＣ作成回路の構成を示す図である。ＶＲＣ作成
回路８５は、８個のトグル動作のＪＫフリップ・フロッ
プをそれぞれ有する、ＶＲＣＡ作成用のＶＲＣＡ作成回
路８６とＶＲＣＢ作成用のＶＲＣＢ作成回路８７とに分
かれる。 【００２５】ＶＲＣは、縦方向の冗長検査であるので、
縦方向に対して冗長なデータを付加することでデータの
チェックをする。この際、縦方向にデータを取り込んで
いくのでＶＲＣは１フレーム内で作成される。全体とし
てＶＲＣＡ用，ＶＲＣＢ用の２つの作成回路８６，８７
（８ビット）で構成され、セットＡで１バイトずつ入力
するとＶＲＣＡのそれぞれのビットに対応する回路に入
力され、セットＢで１バイトずつ入力するとＶＲＣＢの
それぞれのビットに対応する回路に入力される。ＶＲＣ
Ａビット１はバイト１，２，３，４，５，６，７，ＤＲ
ＣＡのビット１を入力とする。ＶＲＣＡビット２はバイ
ト１，２，３，４，５，６，７，ＤＲＣＡのビット２を
入力とする。その他も同様である。 【００２６】データとしては、１バイトずつ入力される
ので、１つのタイミングで１ビットのＶＲＣ作成回路に
は１ビットだけ入力される。そして、セットＡ，セット
Ｂ各々１ビットは、縦方向のデータ７ビットとＤＲＣ１
ビットに対して偶数パリティを持つことと同じである。
即ち、ＶＲＣＡはデータバイト１〜７とＤＲＣＡとの偶
数パリティをとっているのと同じであり、ＶＲＣＢはデ
ータバイト８〜１４とＤＲＣＢとの偶数パリティをとっ
ているのと同じである。 【００２７】図６６に示す回路構成では、ＣＫとタイミ
ング信号とでデータの取り込みタイミングを制御する。
データをトグル動作のＪＫフリップ・フロップに入力す
ることで偶数パリティをとっていることになる。１フレ
ームにおけるデータ入力順序は以下のようになり、１フ
レームの動作をするのに１８タイミングが必要である。 データ入力順序 タイミング （１） （２） （３） （４） （５） （６） バイト １ ２ ３ ４ ５ ６ タイミング （７） （８） （９） （10） （11） （12） バイト ７ DRCA VRCA ８ ９ 10 タイミング （13） （14） （15） （16） （17） （18） バイト 11 12 13 14 DRCB VRCB 【００２８】また、３６トラックの磁気テープ装置の誤
り訂正符号としてリードソロモン符号が採用されてい
る。ガロア体ＧＦ（ｑ）上の原始元をαとするとき、 αh ，αh+1 ，αh+2 ，・・・，αh+d-2 （０≦ｈ＜ｑ
−１，２≦ｄ≦ｑ） を根とする符号長ｎ＝ｑ−１のｑ元巡回符号がリードソ
ロモン符号であり、デジタル信号を扱う装置において、 実用上重要なｑ＝２m ，ｈ＝０の場合、 符号長 ｎ＝２m −１ 情報点数 ｋ＝２m −ｄ 検査点数 ｎ−ｋ＝ｄ−１ 最小距離 ｄmin ＝ｄ＝ｎ−ｋ＋１ の２m 元符号となり、生成多項式Ｇ（ｘ）は、 Ｇ（ｘ）＝（ｘ−αd-2 ）・・・（ｘ−α2 ）（ｘ−
α）（ｘ−１） となり、αd-2 ，・・・，α2 ，α，１を根とする多項
式である。リードソロモン符号の任意の符号多項式Ｃ
（ｘ）は、αd-2 ，・・・，α2 ，α，１を根とする。 【００２９】言い換えれば、ｎ−１次以下のＧＦ
（２8 ）上の多項式Ｃ（ｘ）が符号多項式となるための
必要条件は、 Ｃ（α0 ）＝０ Ｃ（α1 ）＝０ ・ ・ ・ Ｃ（αd-2 ）＝０ であり、ｉj （０≦ｊ≦ｋ−１）をＧＦ（２8 ）の元と
し、ｋ≦２8 −ｄであるｋ個の情報語ｉ0 ，ｉ1 ，・・
・，ｉk-1 を符号化する場合、 Ｉ（ｘ）＝ｉk-1 ｘk-1 ＋・・・＋ｉ2 ｘ2 ＋ｉ1 ｘ＋
ｉ0 という情報多項式Ｉ（ｘ）を作る。 【００３０】次に、Ｉ（ｘ）にｘd-1 を乗算し、生成多
項式Ｇ（ｘ）で除算したときの剰余多項式をＤ（ｘ）と
する。この場合の商多項式をＱ（ｘ）とすると、これら
の多項式の関係は以下のようになる。 Ｉ（ｘ）×ｘd-1 ＝Ｑ（ｘ）×Ｇ（ｘ）＋Ｄ（ｘ） ここで、剰余多項式Ｄ（ｘ）はｘd-2 次以下の多項式で
あるので、 Ｄ（ｘ）＝ｄd-2 ×ｘd-2 ＋・・・＋ｄ2 ×ｘ2 ＋ｄ1
×ｘ＋ｄ0 とする。符号に対応する多項式（符号多項式）は、Ｇ
（ｘ）で割り切れる必要があるため、 Ｃ（ｘ）＝Ｑ（ｘ）×Ｇ（ｘ） ＝Ｉ（ｘ）×ｘd-1 ＋Ｄ（ｘ） 〔ＧＦ上の減算と加算
とは同一〕 となり、Ｃ（ｘ）の係数からなるＧＦ（２8 ）上のｎ次
元ベクトルは、 Ｃ＝（ｃn-1 ，・・・，ｃ2 ，ｃ1 ，ｃ0 ） ＝（ｉk-1 ，・・・，ｉ2 ，ｉ1 ，ｉ0 ，ｄd-2 ，・・
・，ｄ1 ，ｄ0 ） となる。これが情報語ｉ0 ，ｉ1 ，・・・，ｉk-1 に対
するリードソロモン符号の符号語である。検査語
ｄd-2 ，・・・，ｄ1 ，ｄ0 は、情報語ｉ0 ，ｉ1 ，・
・・，ｉk-1 から以上のように、多項式の除算を用いて
求められる。また、検査バイトｄ3 ，ｄ2 ，ｄ1 ，ｄ0
は検査行列を用いて導くことができる。 【００３１】ＧＦ（２m ）上のｎ−１次以下の多項式
が、αd-2 ，・・・，α2 ，α，１を根として持つなら
ば、検査行列Ｈと上記リードソロモン符号の符号語Ｃの
転置行列Ｃt との積は０行列となる。 【００３２】 【数１】 【００３３】ここで、この行列式は以下のように書き直
せる。 【００３４】 【数２】【００３５】またこの式は、以下の行列式として表さ
れ、クラメルの公式を用いてｄd-2 ，・・・，ｄ1 ，ｄ
0 について解けば、ａ0 〜ａd-2 とαのべきとを用いた
乗算処理及び加算処理によって検査語を求めることがで
きる。 【００３６】 【数３】 【００３７】以上のような符号化を実行するための回路
構成について説明する。図６７は、生成多項式で除算を
行う場合の回路構成を示し、ＬＦＳＲ（リニアフィード
バックシフトレジスタ）と呼ばれるフィードバックレジ
スタを採用し、加算回路２５とレジスタ２６とαのべき
の乗算回路２７とから構成され、情報語を１バイト単位
で順次入力を行い、即ち情報多項式を構成するために最
初に入力するバイトを最上位バイトとして除算を行い、
最下位バイトの入力が終了した時点の剰余を求める。 【００３８】検査行列による符号化の場合の回路は、図
６８，図６９に示す情報語の総和を計算する回路と
ａ0 ，ａ1 ，・・・，ａd-2 ，ｄ0 ，ｄ1 ，・・・，ｄ
d-2 を求めるためのαのべきの乗算及び加算を行う回路
とが必要である。 【００３９】このときに総和を計算する回路は、情報語
の各々のバイトにαのべきを順次乗算する必要があり、
通常、α0 ，α1 ，α2 ，・・・，αn-1 を乗算するた
めに構成が簡単な乗算回路２７と加算回路２５とレジス
タ２６とを組み合わせ、１バイト単位に乗算−加算─保
持を繰り返し計算することにより総和を求めている。 【００４０】（シンドローム作成回路６）対象となる符
号語を｛Ｄ0 ，Ｄ1 ，Ｄ2 ，・・・，Ｄn-2 ，Ｄn-1 ｝
とする。これがまずメモリに記憶される。例えばリード
ソロモン符号で誤り訂正処理を行う場合、ハミング距離
をＤmin とするとき、誤り訂正能力はＤmin ／２を超え
ない最大の整数である。このような整数は（Ｄmin −
１）であり、これを求める際に次のようなシンドローム
演算を行う。 【００４１】受信語を表す多項式をＲ（ｘ）とした場
合、リードソロモン符号の復号は、このＲ（ｘ）からシ
ンドローム Ｓｉ＝Ｒ（αi ）（ｉ＝０，１，２，３，・・・，ｄ−
２） を計算することから始まる。これは、受信語にＧＦ（２
m ）上の定数乗算、即ちαi の乗算を行うことである。 【００４２】このようなシンドロームの演算法として、
メモリに記憶されたｎ個のデータをＤn-1 より順次１個
ずつαi の乗算回路に入力し、全データ入力後にその出
力をシンドロームの結果として得る方法が行われてい
る。 【００４３】従来の技術によれば、データを１個（１バ
イト）ずつメモリより読み出すため、アクセスが遅いメ
モリを使用すると処理時間の大幅な遅延を招くという問
題点がある。 【００４４】（デスキュー回路５）図７０は、磁気テー
プの傾斜したトラックに記録されたデータブロックフォ
ーマットの一例を示す図、図７１はデータブロックフォ
ーマットをビット単位で示した図７０の部分拡大図であ
る。図７０，図７１において図５５と同一のフレームに
は、ＳＹＮＣ，ＲＥＳＹＮＣ等の同一の略称を付してい
る。図７０に示すように、左から右に向かって先頭から
順にフレームの記録または再生を行うのがフォワード
（ＦＷＤ）方向（順方向）であり、その逆の方向がバッ
クワード（ＢＷＤ）方向（逆方向）である。 【００４５】図７２は、従来のデスキュー回路５の内部
構成を示すブロック図である。図７０，図７１に示した
データブロックフォーマットを採用したＭＴＵ１２から
送られてきたデータ（ＤＡＴＡ）は各トラック間におい
て不揃いが生じており、これらのデータをデスキューイ
ングバッファと呼ばれるメモリに一旦書き込み、スキュ
ー補正を行った後に、そのデスキューイングバッファか
らデータを読み出して誤り訂正を行うべく、シンドロー
ム作成回路６及びバッファメモリ８に送信する。 【００４６】デスキューイングバッファはそれに用いる
メモリ容量を少なくするように、図７２に示すように、
３個のデスキューイングバッファ４２Ａ，４２Ｂ，４２
Ｃで構成されている。各デスキューイングバッファ４２
Ａ，４２Ｂ，４２Ｃは、１８トラックのデータのうち６
トラック分ずつをそれぞれが担当する。また、各デスキ
ューイングバッファ４２Ａ，４２Ｂ，４２Ｃに付随する
デスキュー制御回路４１Ａ，４１Ｂ，４１Ｃ及びマルチ
プレクサ４３Ａ，４３Ｂ，４３Ｃも６トラック毎の３系
統にて構成されている。４４は、各マルチプレクサ４３
Ａ，４３Ｂ，４３Ｃの９ビットの出力を８ビットに変換
する９−８変換回路である。 【００４７】各デスキューイングバッファ４２Ａ，４２
Ｂ，４２Ｃは、その内部メモリ領域をアドレスに従って
６分割（Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ）し、分割した各領域
に１トラック分の同期信号（再同期信号）から同期信号
（再同期信号）までの７２フレームのデータを書き込
む。 【００４８】図７３〜図７６は、各デスキューイングバ
ッファ４２Ａ，４２Ｂ，４２ＣにおけるＦＷＤ方向での
書き込み・読み出し制御を示す図、図７７〜図８０は、
同じくＢＷＤ方向での書き込み・読み出し制御を示す図
である。 【００４９】一例として、デスキュー制御回路４１Ａ及
びデスキューイングバッファ４２ＡのＦＷＤ方向時の動
作について説明する。磁気テープ上の傾斜した各トラッ
クにおいて、１バイトデータ（９ビットデータ）が揃っ
たトラックを分割した各メモリ領域に順次書き込んでい
く。まず、１Ａ−トラックのデータを、デスキューイン
グバッファ４２Ａの１Ａ−トラックに割り当てられたメ
モリ領域（Ａの位置）に書き込む。以下同様に、４Ａ−
トラックのデータはＢの位置、７Ａ−トラックのデータ
はＣの位置、７Ｂ−トラックのデータはＤの位置、４Ｂ
−トラックのデータはＥの位置、１Ｂ−トラックのデー
タはＦの位置に書き込む（図７３参照）。 【００５０】同様にして、デスキューイングバッファ４
２Ｂ，４２Ｃにおいても各トラックのデータを割り当て
られた対応するメモリ領域に書き込む（図７４，図７５
参照）。以上のようにして、１８トラック分のデータの
書き込みを終了する。 【００５１】データの書き込みを終了すると、１バイト
データ毎の読み出し（１バイトデータ転送）が始まる。
図７３〜図７５に示した読み出し順位に従って、各デス
キューイングバッファ４２Ａ，４２Ｂ，４２Ｃからの読
み出しデータが各マルチプレクサ４３Ａ，４３Ｂ，４３
Ｃにて選択され、誤り訂正方法に合った図７６に示す順
序で９−８変換回路４４に出力される。磁気テープ上の
データは９ビットデータであるため、９−８変換回路４
４にて８ビットデータに変換されて、後段の誤り訂正処
理系に送られる。 【００５２】なお、ＢＷＤ方向時においては、各トラッ
クのデータの書き込み位置はＦＷＤ方向時とは異なる
が、基本的な処理手順は同様であるのでその説明は省略
する。 【００５３】ＭＴＵ１２から送られてきたデータをデス
キューイングバッファに一旦書き込み、その後読み出す
ことによってスキュー補正を行いデータ転送を行ってい
る。この際、従来は１バイトデータ転送であるので、１
フレームのデータを転送するのに１８回デスキューイン
グバッファからの読み出しが必要である。従って、高速
処理には向いていないという問題がある。また、ＦＷＤ
方向，ＢＷＤ方向によって、ＭＴＵ１２から送られてき
たデータはビット定義が反対、１バイトデータ（９ビッ
トデータ）が揃うトラック順が反対などの違いがあるた
め、ＦＷＤ方向とＢＷＤ方向とでは誤り訂正方法に見合
った順番での１バイトデータ転送が必要であった。この
ように従来例では、ＦＷＤ方向とＢＷＤ方向とで、各デ
スキューイングバッファ内の６分割されたメモリ領域の
割当が異なっており、ＦＷＤ方向とＢＷＤ方向とでは異
なる書き込み・読み出し制御が必要であるという問題が
ある。 【００５４】（読み出しフォーマット部１１ｅ内におけ
るデータ転送制御）従来、データを転送する際に、デー
タを一時的に格納してその転送タイミングを切り換える
方法としては、マルチプレクサ（セレクタ），フリップ
フロップ等の素子を用いて転送方法を制御する方式が一
般的に使われている。しかし、高密度，高速データ転送
に対応した誤り訂正を行ったり、ＦＷＤ方向，ＢＷＤ方
向のデータ書き込み・読み出し動作に対応するために
は、単にメモリ素子を追加するとか、セレクタで各々の
ケースに対応して切り替え制御を行うといって方法で
は、回路が複雑化し、回路の規模を増大させることにな
るという問題がある。 【００５５】以上のように、従来の磁気テープ装置の制
御装置では、データフォーマット部１１ｂ内の書き込み
フォーマット部１１ｄ及び読み出しフォーマット部１１
ｅにおいて、１バイト単位にて処理を行っているので、
処理速度が遅いという問題がある。処理速度を速めるた
めには、データフォーマット部１１ｂ内の各回路を構成
する素子を追加してデータ転送の高速化を図ることが考
えられるが、この場合には、回路規模の増大，複雑化を
招くといった問題がある。 【００５６】なお、上位装置からのデータを圧縮して磁
気テープ装置へ出力し、磁気テープ装置からの圧縮デー
タを復元して上位装置へ出力するような構成を有してお
り、入力されたデータをフォーマット変換して１８ビッ
トずつパラレルに磁気テープ装置へ出力するようにした
磁気テープ制御装置が知られている（例えば、特許文献
１参照）。また、磁気テープ装置からのデータの読取り
のリトライ処理に関して、順方向に読取りを行ったとき
にエラーが発生した場合、逆方向から読取りを実施し、
読み取ったデータをバッファメモリに逆方向に格納した
後に上位装置へ転送する制御装置も知られている（例え
ば、特許文献２参照）。 【００５７】 【特許文献１】特開平５−２０４５５２号号公報 【特許文献２】特開平４−１２８９１７号号公報 【００５８】本発明は斯かる事情に鑑みてなされたもの
であり、複数バイト単位の処理が可能であり、回路を複
雑化せず、また回路規模の増大を招くことなく、処理す
るデータバス幅を拡大することができ、データ転送の高
速化を図れる磁気テープ装置の制御装置を提供すること
を目的とする。 【００５９】 【課題を解決するための手段】本発明に係る磁気テープ
装置の制御装置は、上位装置から入力したデータに誤り
訂正符号を付加してフォーマット変換し、フォーマット
変換したデータを磁気テープユニットに転送すると共
に、前記磁気テープユニットから読み出したデータに誤
り訂正を行ってフォーマット変換し、フォーマット変換
したデータを前記上位装置に転送する磁気テープ装置の
制御装置において、前記上位装置からの入力データ、及
び／または、前記磁気テープユニットからの読み出しデ
ータに対して、複数バイト単位での処理を行うように構
成しており、前記磁気テープユニットからの読み出しデ
ータの上位装置への転送を制御するデータ転送制御手段
を備え、該データ転送制御手段が、データを格納するメ
モリと、１フレーム単位のデータをグループ分けして前
記メモリに格納すべく書き込み・読み出しの特定アドレ
スを設定するアドレス設定回路と、データを１バイトま
たは複数バイトずつ格納するためにアドレスを制御する
アドレスカウンタ回路と、前記磁気テープユニットから
の順方向のデータ読み出し時と逆方向のデータ読み出し
時とで前記メモリからのデータの読み出し順序を切り替
える切替回路とを有し、誤り訂正のための前処理として
動作することを特徴とする。 【００６０】本発明では、磁気テープ装置の制御装置内
の各回路の構成を工夫して、上位装置からのデータ及び
磁気テープユニットからの読み出しデータに対して、複
数バイト単位での処理を行えるようにし、１バイト単位
での処理を行っていた従来例に比べてデータ処理の高速
化を図る。Ｍバイト幅のデータが並列に入力された場
合、そのデータをＭバイト単位の状態でメモリに格納
し、またそのメモリからＭバイト単位の状態でデータを
読み出す。よって、磁気テープユニットから上位装置へ
の複数バイト単位の読み出しデータの転送に対応でき
る。 【００６１】 【発明の実施の形態】以下、本発明をその実施の形態を
示す図面に基づいて具体的に説明する。 【００６２】図２はテープサブシステムの構成図、図１
は図２に示すＭＴＣ１１のデータフォーマット部１１ｂ
の内部構成を示すブロック図である。テープサブシステ
ムは、上位装置としてのホスト１０と、データを記録す
るＭＴＵ１２と、ホスト１０及びＭＴＵ１２間に介在さ
れてデータのフォーマット変換を行うＭＴＣ１１とから
構成されている。データ書き込み時には、ホスト１０か
らのデータがＭＴＣ１１に入力され、ここでフォーマッ
ト変換が行われた後にＭＴＵ１２にデータが転送され
る。データ読み取り時には、ＭＴＵ１２からの読み出し
データがＭＴＣ１１に転送され、ここで誤り訂正が行わ
れると共にフォーマット変換が行われた後にデータがホ
スト１０に送られる。 【００６３】ＭＴＣ１１は、ホスト１０とのデータの送
受を行うためのインターフェース部１１ａと、フォーマ
ット変換，誤り訂正等の処理を行うデータフォーマット
部１１ｂと、データをＤ／Ａ変換・Ａ／Ｄ変換するデー
タ変換部１１ｃとを有する。データフォーマット部１１
ｂは、磁気テープ上に記録するためのフォーマット化を
行う書き込みフォーマット部１１ｄと、磁気テープから
読み出したデータのトラックずれを補正したり、データ
の誤り検出及び訂正を行う読み出しフォーマット部１１
ｅとに分けられる。 【００６４】書き込みフォーマット部１１ｄは、残余バ
イト作成回路１と、マルチプレクサ２，４と、誤り訂正
符号化回路３とを有する。残余バイト作成回路１は、ホ
スト１０からのデータをテープフォーマットに合わせる
ために必要な残余バイトを作成する。マルチプレクサ２
は、ホスト１０からのカスタムデータ，残余バイト作成
回路１からの残余バイト，ブロックＩＤ，冗長バイトで
あるパッドバイト等を結合する。誤り訂正符号化回路３
は、誤り訂正のため検査キャラクタである誤り訂正符号
を作成する。誤り訂正符号としては、ＡＸＰ符号または
リードソロモン符号が良く使われている。マルチプレク
サ４は、マルチプレクサ２及び誤り訂正符号化回路３の
出力を結合する。 【００６５】一方、読み出しフォーマット部１１ｅは、
デスキュー回路５と、シンドローム作成回路６と、誤り
訂正回路７と、フレームバッファ８とを有する。デスキ
ュー回路５は、ＭＴＵ１２から読み出したデータ間のず
れを補正する。磁気テープに記録されたデータを読み込
んだ時に、磁気テープと磁気ヘッドとは一般的には垂直
にならず、ある程度の誤差角度を生じるので、それに応
じてデータ間のずれが発生する。デスキュー回路５はこ
のデータ間のずれを補正する。シンドローム作成回路６
は、読み出しデータの誤りの有無を判定するためのシン
ドロームと呼ばれる情報を作成する。誤り訂正回路７
は、読み出しデータの誤りを訂正する。フレームバッフ
ァ８は、磁気テープのデータ読み出し方向によるデータ
の並べ換え、及び、誤り訂正回路７において誤り係数の
計算が行われる間のデータの保持（遅延）を行う。 【００６６】上述したように、本発明におけるテープサ
ブシステム及びＭＴＣ１１の基本構成は従来例と同じで
あるが、ＭＴＣ１１内のデータフォーマット部１１ｂを
構成する各回路の内部構成及び処理動作が異なってい
る。即ち、従来例では１バイト幅で処理を行っていた
が、本発明では複数バイト幅で処理を行えるようにし
て、データ処理の高速化を図っている。従って、図１に
おけるデータバスが、本発明では従来例に比べてＮ（Ｎ
は２以上の整数）倍に拡大されている。 【００６７】以下、本発明におけるデータフォーマット
部１１ｂ内の各回路の構成及び動作について詳述する。
なお、以下の実施の形態では、書き込みフォーマット部
１１ｄ内においては２バイト幅にて処理が行え、読み出
しフォーマット部１１ｄ内においては３バイト幅にて処
理が行える場合について説明する。 【００６８】（残余バイト作成回路１）本発明では、書
き込みフォーマット部１１ｄが、データ幅を従来の１バ
イト幅から２バイト幅に倍増させて処理を行っており、
高速（従来の２倍）のデータ処理を行えるようになって
いる。従って、本発明の残余バイト作成回路１は、従来
の１バイト処理から２バイト処理に対応できるようにし
ている。本発明では、従来例で使用していたｍｏｄ１４
カウンタの動作を、２バイト処理に対応させている。 【００６９】残余バイト作成回路１の本発明の構成を図
３に示す。残余バイト作成回路１は、２個のＡＮＤ回路
１３ａ，１３ｂとＮＯＲ回路１４とＭＯＤ１４カウンタ
１５とを有する。ＣＫは、カウンタ１５を動作させるた
めのクロックである。−ＲＳＹＮＣは、７２フレーム毎
に発生するＲＥＳＹＮＣの制御信号であり、この信号が
ローである場合にカウンタ１５の動作は停止する。ＷＲ
ＢＫは、レジスタからセットされる信号であり、書き込
みブロックが開始された時にのみセットされる。ＳＭＤ
Ｃは、フレームデータ作成時にブロックＩＤの選択の終
了を示し、この信号がローである場合に、ブロックＩＤ
が終了したことを表しカウンタ１５の動作は停止する。
ＣＵＳＴＢＬＫは、カスタムデータまたはブロックＩＤ
である場合にハイになる。−ＣＬＲは、カウンタ値をク
リアすべくレジスタからセットされる信号であり、装置
初期化時及び「ＩＢＧ」フレーム中にセットされる。Ｂ
ＩＤ３は、書き込みフォーマット部１１ｄ内にて発生さ
れる信号であり、ブロックＩＤの３バイト目を処理して
いるときにセットされる。ＯＤＤは、書き込みフォーマ
ット部１１ｄ内にて発生される信号であり、ホスト１０
からカスタムデータが転送される際に奇数バイトか偶数
バイトかが判断されて奇数バイトであればセットされ
る。−ＭＯＤ１〜−ＭＯＤ８は、パッドバイトの数を表
す信号であり、これらの信号が表す値が残余バイトカウ
ントの１バイトの下位４ビットに反映される。 【００７０】図４，図５はカスタムデータが８バイト，
９バイトである場合のタイミングチャート、図６はＭＯ
Ｄ１４カウンタ１５の出力をそれぞれ示す。残余バイト
カウントのバイトは２バイト処理に対応したｍｏｄ１４
カウンタ１５によって実現し、カウンタ１５の出力値は
パッドバイトの数を表す。このカウンタ１５は、カスタ
ムデータ，ブロックＩＤの数をカウントアップし、「Ｒ
ＥＳＹＮＣ」フレーム中及び誤り訂正符号（ＥＣＣ）の
４バイト時には、その動作を停止する。また、カスタム
データのバイト数によっては、偶数バイトの場合と奇数
バイトの場合とがあり、偶数，奇数の２通りの動作を満
足する必要がある。 【００７１】次に、カスタムデータが９バイトである場
合の動作について説明する。装置初期化時及び「ＩＢ
Ｇ」フレーム中に、カウンタ１５の初期化が行われる。
この時のカウンタ値は、”００００”である。ファーム
ウェアにより、レジスタからＷＲＢＫ信号が書き込みブ
ロック開始時のみセットされる。この時のカウンタ値
は、”００１０”である。カスタムデータを処理する頃
になると、ＣＵＳＴＢＬＫ信号がセットされ、カウンタ
１５のカウント動作を開始する。カウンタ動作は＋２ず
つカウントアップする。ＢＩＤ３信号がセットされてい
て、且つＯＤＤ信号がセットされている場合に、カウン
タ１５の動作が図６の右表に遷移する。ブロックＩＤが
終了すると、ＳＭＤＣ信号がリセットされ、カウント動
作を停止する。カウント動作が停止した際のカウンタ値
（”００１１”）の反転信号となる−ＭＯＤ１〜−ＭＯ
Ｄ８の値（”１１００”＝１２）が、残余バイトカウン
トの下位４ビットに入る。 【００７２】（誤り訂正符号化回路３） 〔ＡＸＰ符号化方式〕図７，図８は本発明のＤＲＣ作成
回路の構成を示す図、図９は本発明のＶＲＣ作成回路の
構成を示す図である。この構成例は、複数バイト（２バ
イト）入力のときの例である。ＤＲＣ作成回路は、セッ
トＡ用（図７）とセットＢ用（図８）との２系統に分か
れており、セットＡ用（セットＢ用）のＤＲＣ作成回路
は、データ選択部２１Ａ（２１Ｂ）と、データパリティ
作成部２２Ａ（２２Ｂ）と、フレーム制御部２３Ａ（２
３Ｂ）と、データマスク部２４Ａ（２４Ｂ）と、タイミ
ング制御回路（図示せず）とで構成されている。 【００７３】ＤＲＣ，ＶＲＣは、基本的にそれぞれ斜め
方向，縦方向のビット同士のパリティをとっている。１
バイトずつ入力していた従来のＤＲＣ作成回路，ＶＲＣ
作成回路では、各回路において１ビットずつパリティを
とっていたが、複数バイトずつ入力する本発明のＤＲＣ
作成回路，ＶＲＣ作成回路では、各回路において複数ビ
ット同時にパリティをとればよい。これは、ＤＲＣ，Ｖ
ＲＣの作成に必要な複数ビットをそれぞれ選択し、選択
した複数ビットにてパリティを求めるようにすれば実現
できる。 【００７４】次に、動作について説明する。ＡＸＰ符号
のＤＲＣ，ＶＲＣを求める式は、１バイトずつ入力する
場合と複数バイトずつ入力する場合とは同じであるの
で、ＤＲＣ，ＶＲＣのセットＡ，セットＢの各々で計算
されるｍ番目の値は以下のようになる。 【００７５】ＤＲＣ Ａ０m ＝（Ａ１m-1 ＋Ａ２m-2 ＋Ａ３m-3 ＋・・・＋Ａ
７m-7 ＋Ｂ７m-8 ＋Ｂ６m-9 ＋Ｂ５m-10＋・・・＋Ｂ０
m-15）MOD2 Ｂ０m ＝（Ｂ１m-1 ＋Ｂ２m-2 ＋Ｂ３m-3 ＋・・・＋Ｂ
７m-7 ＋Ａ７m-8 ＋Ａ６m-9 ＋Ａ５m-10＋・・・＋Ａ０
m-15）MOD2 【００７６】ＶＲＣ Ａ８m ＝（Ａ０m ＋Ａ１m ＋Ａ２m ＋・・・＋Ａ７m ）
MOD2 但し、Ａ０m ：ＤＲＣＡ Ａ１m ，Ａ２m ，・・・．Ａ７m ：データ Ｂ８m ＝（Ｂ０m ＋Ｂ１m ＋Ｂ２m ＋・・・＋Ｂ７m ）
MOD2 但し、Ｂ０m ：ＤＲＣＢ Ｂ１m ，Ｂ２m ，・・・．Ｂ７m ：データ 【００７７】入力データが２バイトずつであるので、１
フレームのタイミングは９タイミングである。図１０は
その入力データとタイミングとの関係を示す図表、ま
た、図１１は本発明のＤＲＣの作成方法の原理を説明す
るための図である。ＤＲＣを作成する際、図１０のよう
にデータを入力すると、その入力データは２バイト（Ｂ
Ｓ１，２，３，４，６，７，ＥＣＣ１の場合）または１
バイト（ＢＳ５，ＥＣＣ２の場合）であるが、入力され
た偶数（ＥＶＥＮ）バイトのうち１ビット、奇数（ＯＤ
Ｄ）バイトのうち１ビットを対象にしてデータを選んで
ＤＲＣの１ビットを作成する。データフレーム３−ＤＲ
ＣＡビット７はｃ１〜ｃＦのデータビットに対して作成
するので、それ以外のデータビットはどんな値でも関係
ない。このことは、データフレーム４−ＤＲＣＡビット
７，データフレーム５−ＤＲＣＡビット７についても同
様である。 【００７８】例えば、データフレーム３のＤＲＣＡ−ビ
ット７を作成する際に対象とされるデータは、データフ
レーム２−バイト８−ビット７（ｃ８），バイト９−ビ
ット６（ｃ９），バイト１０−ビット５（ｃＡ），バイ
ト１１−ビット４（ｃＢ），バイト１２−ビット３（ｃ
Ｃ），バイト１３−ビット２（ｃＤ），バイト１４−ビ
ット１（ｃＥ），ＤＲＣＢ−ビット０（ｃＦ），データ
フレーム３−バイト１−ビット６（ｃ１），バイト２−
ビット５（ｃ２），バイト３−ビット４（ｃ３），バイ
ト４−ビット３（ｃ４），バイト５−ビット２（ｃ
５），バイト６−ビット１（ｃ６），バイト７−ビット
０（ｃ７）となる。同様に、データフレーム４のＤＲＣ
Ａ−ビット７を作成する際に対象とされるデータは、デ
ータフレーム３−バイト８−ビット７（ａ８），バイト
９−ビット６（ａ９），バイト１０−ビット５（ａ
Ａ），バイト１１−ビット４（ａＢ），バイト１２−ビ
ット３（ａＣ），バイト１３−ビット２（ａＤ），バイ
ト１４−ビット１（ａＥ），ＤＲＣＢ−ビット０（ａ
Ｆ），データフレーム４−バイト１−ビット６（ａ
１），バイト２−ビット５（ａ２），バイト３−ビット
４（ａ３），バイト４−ビット３（ａ４），バイト５−
ビット２（ａ５），バイト６−ビット１（ａ６），バイ
ト７−ビット０（ａ７）となる。更に、データフレーム
５のＤＲＣＡ−ビット７を作成する際に対象とされるデ
ータは、データフレーム４−バイト８−ビット７（ｂ
８），バイト９−ビット６（ｂ９），バイト１０−ビッ
ト５（ｂＡ），バイト１１−ビット４（ｂＢ），バイト
１２−ビット３（ｂＣ），バイト１３−ビット２（ｂ
Ｄ），バイト１４−ビット１（ｂＥ），ＤＲＣＢ−ビッ
ト０（ｂＦ），データフレーム５−バイト１−ビット６
（ｂ１），バイト２−ビット５（ｂ２），バイト３−ビ
ット４（ｂ３），バイト４−ビット３（ｂ４），バイト
５−ビット２（ｂ５），バイト６−ビット１（ｂ６），
バイト７−ビット０（ｂ７）となる。 【００７９】以上のような対象とされる斜め方向のデー
タに対して偶数パリティをとれば、ＤＲＣＡの１ビット
が作成される。そして、各ビットについて同様の処理を
順次行うことによりＤＲＣを作成できる。 【００８０】ＤＲＣＡのビット単位で考えていくと、図
１１から分かるようにＤＲＣは斜め方向のデータに対し
て作成するため、複数フレーム（２〜３フレーム）に渡
ってしまう。そのため３つの制御フレームに分けてどこ
のデータを選ぶかを決定する。例えばデータフレーム３
について考えると、その１フレーム中のデータは制御フ
レーム０，１，２のＤＲＣＡを作成するためのデータと
して３分割され、選ばれるデータとしては重なり合うこ
とはない。 【００８１】データフレーム３，４，５を見比べると、
データの選び方により何バイト目の何ビット目が、必ず
ＤＲＣの何ビット目に選ばれているということが分か
る。選ばれる制御フレームは異なるが、ＤＲＣの何ビッ
ト目に選ばれるかということがわかる。例えばバイト１
のビット６は、データフレーム３（ｃ１）ではＤＲＣＡ
のビット７、データフレーム４（ａ１）ではＤＲＣＡの
ビット７、データフレーム５（ｂ１）ではＤＲＣＡのビ
ット７に選ばれる。また、バイト１のビット０は、デー
タフレーム３ではＤＲＣＡのビット１、データフレーム
４ではＤＲＣＡのビット１、データフレーム５ではＤＲ
ＣＡのビット１に選ばれる。 【００８２】このことから必ずバイト１のビット１はＤ
ＲＣＡのビット２に選択され、バイト２のビットはＤＲ
ＣＡのビット２に選択される。従って、制御フレーム
０，１，２のＤＲＣ作成回路でそのデータを取り込むか
否かを制御するようにすれば良い。あと一点考えなけれ
ばいけないのは、ＤＲＣの作成は３フレームに渡って行
うので、例えば実際に扱っているデータフレーム３のと
きはデータフレーム３，４，５のときに出力するＤＲＣ
を同時に作成しなければいけない点である。従って、最
低でも３フレーム分のＤＲＣ作成回路を持つ必要がある
ことが分かる。 【００８３】データの選び方についてもう少し詳細に説
明する。データフレーム３（制御フレーム２）のデータ
が入力されてきた場合、どのビットをＤＲＣＡの何ビッ
ト目の作成回路に選べば良いかを説明する。 【００８４】バイト１のビット０は制御フレーム２のＤ
ＲＣＡ−ビット１、ビット１はＤＲＣＡ−ビット２、ビ
ット２はＤＲＣＡ−ビット３、ビット３はＤＲＣＡ−ビ
ット４、ビット４はＤＲＣＡ−ビット５、ビット５はＤ
ＲＣＡ−ビット６、ビット６（ｃ１）はＤＲＣＡ−ビッ
ト７、ビット７は制御フレーム０のＤＲＣＡ−ビット
０、バイト２のビット０は制御フレーム２のＤＲＣＡ−
ビット２、ビット１はＤＲＣＡ−ビット３、ビット２は
ＤＲＣＡ−ビット４、ビット３はＤＲＣＡ−ビット５、
ビット４はＤＲＣＡ−ビット６、ビット５（ｃ２）はＤ
ＲＣＡ−ビット７、ビット６は制御フレーム０のＤＲＣ
Ａ−ビット０、ビット７はＤＲＣＡ−ビット１、バイト
３のビット０は制御フレーム２のＤＲＣＡ−ビット３、
ビット１はＤＲＣＡ−ビット４、ビット２はＤＲＣＡ−
ビット５、ビット３はＤＲＣＡ−ビット６、ビット４
（ｃ３）はＤＲＣＡ−ビット７、ビット５は制御フレー
ム０のＤＲＣＡ−ビット０、ビット６はＤＲＣＡ−ビッ
ト１、ビット７はＤＲＣＡ−ビット２、バイト４のビッ
ト０は制御フレーム２のＤＲＣＡ−ビット４、ビット１
はＤＲＣＡ−ビット３、ビット２はＤＲＣＡ−ビット
２、ビット３（ｃ４）はＤＲＣＡ−ビット１、ビット４
は制御フレーム０のＤＲＣＡ−ビット０、ビット５はＤ
ＲＣＡ−ビット１、ビット６はＤＲＣＡ−ビット２、ビ
ット７はＤＲＣＡ−ビット３、バイト５のビット０は制
御フレーム２のＤＲＣＡ−ビット５、ビット１はＤＲＣ
Ａ−ビット６、ビット２はＤＲＣＡ−ビット７、ビット
３は制御フレーム０のＤＲＣＡ−ビット０、ビット４は
ＤＲＣＡ−ビット１、ビット５はＤＲＣＡ−ビット２、
ビット６はＤＲＣＡ−ビット３、ビット７はＤＲＣＡ−
ビット４、バイト６のビット０は制御フレーム２のＤＲ
ＣＡ−ビット６、ビット１（ｃ６）はＤＲＣＡ−ビット
７、ビット２は制御フレーム０のＤＲＣＡ−ビット０、
ビット３はＤＲＣＡ−ビット１、ビット４はＤＲＣＡ−
ビット２、ビット５はＤＲＣＡ−ビット３、ビット６は
ＤＲＣＡ−ビット４、ビット７はＤＲＣＡ−ビット５、
バイト７のビット０は制御フレーム２のＤＲＣＡ−ビッ
ト７、ビット１は制御フレーム０のＤＲＣＡ−ビット
０、ビット２はＤＲＣＡ−ビット１、ビット３はＤＲＣ
Ａ−ビット２、ビット４はＤＲＣＡ−ビット３、ビット
５はＤＲＣＡ−ビット４、ビット６はＤＲＣＡ−ビット
５、ビット７はＤＲＣＡ−ビット６、バイト８のビット
０は制御フレーム０のＤＲＣＡ−ビット０、ビット１は
ＤＲＣＡ−ビット１、ビット２はＤＲＣＡ−ビット２、
ビット３はＤＲＣＡ−ビット３、ビット４はＤＲＣＡ−
ビット４、ビット５はＤＲＣＡ−ビット５、ビット６は
ＤＲＣＡ−ビット６、ビット７（ａ８）はＤＲＣＡ−ビ
ット７、バイト９のビット０は制御フレーム０のＤＲＣ
Ａ−ビット１、ビット１はＤＲＣＡ−ビット２、ビット
２はＤＲＣＡ−ビット３、ビット３はＤＲＣＡ−ビット
４、ビット４はＤＲＣＡ−ビット５、ビット５はＤＲＣ
Ａ−ビット６、ビット６（ａ９）はＤＲＣＡ−ビット
７、ビット７は制御フレーム１のＤＲＣＡ−ビット０、
バイト１０のビット０は制御フレーム０のＤＲＣＡ−ビ
ット２、ビット１はＤＲＣＡ−ビット３、ビット２はＤ
ＲＣＡ−ビット４、ビット３はＤＲＣＡ−ビット５、ビ
ット４はＤＲＣＡ−ビット６、ビット５（ａＡ）はＤＲ
ＣＡ−ビット７、ビット６は制御フレーム１のＤＲＣＡ
−ビット０、ビット７はＤＲＣＡ−ビット１、バイト１
１のビット０は制御フレーム０のＤＲＣＡ−ビット３、
ビット１はＤＲＣＡ−ビット４、ビット２はＤＲＣＡ−
ビット５、ビット３はＤＲＣＡ−ビット６、ビット４
（ａＢ）はＤＲＣＡ−ビット７、ビット５は制御フレー
ム１のＤＲＣＡ−ビット０、ビット６はＤＲＣＡ−ビッ
ト１、ビット７はＤＲＣＡ−ビット２、バイト１２のビ
ット０は制御フレーム０のＤＲＣＡ−ビット４、ビット
１はＤＲＣＡ−ビット５、ビット２はＤＲＣＡ−ビット
６、ビット３（ａＣ）はＤＲＣＡ−ビット７、ビット４
は制御フレーム１のＤＲＣＡ−ビット０、ビット５はＤ
ＲＣＡ−ビット１、ビット６はＤＲＣＡ−ビット２、ビ
ット７はＤＲＣＡ−ビット３、バイト１３のビット０は
制御フレーム０のＤＲＣＡ−ビット５、ビット１はＤＲ
ＣＡ−ビット６、ビット２（ａＤ）はＤＲＣＡ−ビット
７、ビット３は制御フレーム１のＤＲＣＡ−ビット０、
ビット４はＤＲＣＡ−ビット１、ビット５はＤＲＣＡ−
ビット２、ビット６はＤＲＣＡ−ビット３、ビット７は
ＤＲＣＡ−ビット４、バイト１４のビット０は制御フレ
ーム０のＤＲＣＡ−ビット６、ビット１（ｃＥ）はＤＲ
ＣＡ−ビット７、ビット２は制御フレーム１のＤＲＣＡ
−ビット０、ビット３はＤＲＣＡ−ビット１、ビット４
はＤＲＣＡ−ビット２、ビット５はＤＲＣＡ−ビット
３、ビット６はＤＲＣＡ−ビット４、ビット７はＤＲＣ
Ａ−ビット５、ＤＲＣＢのビット０（ａＦ）は制御フレ
ーム０のＤＲＣＡ−ビット７、ビット１は制御フレーム
１のＤＲＣＡ−ビット０、ビット２はＤＲＣＡ−ビット
１、ビット３はＤＲＣＡ−ビット２、ビット４はＤＲＣ
Ａ−ビット３、ビット５はＤＲＣＡ−ビット４、ビット
６はＤＲＣＡ−ビット５、ビット７はＤＲＣＡ−ビット
６となる。 【００８５】以上のような選択関係を表にまとめると、
図１２，図１３となる。これを２バイト入力の図１０の
タイミングで表にすると、図１４，図１５のようにな
る。このような表の関係を実現するための回路の構成例
を、図１６〜図１９に示す。 【００８６】データを２バイトずつ入力するので、ＤＲ
Ｃ作成時にデータの作成に不必要なデータは入力しない
ようにしなければならない。ＤＲＣはビット単位で作成
されるので、１バイト目の１ビットと２バイト目の１ビ
ットとで片一方だけのビットが必要になった場合に、取
り込まないデータが不必要なデータとなる。 【００８７】図１１のＤＲＣ作成フォーマットを参照し
て、不必要なデータを例示する。制御フレーム０のＤＲ
ＣＡビット１を求める場合を考える。制御フレーム０の
バイト１，バイト２が入力されたとき、ＤＲＣＡ作成に
使用されるのはバイト１のビット０だけであって、バイ
ト２は使用されない。ＤＲＣＡビット１を作成すると
き、データはバイト１のビット０とバイト２のビット２
とが選択されているが、使用するデータ（バイト１のビ
ット０）のみを選択するようにすれば良い。この選択を
行うために、入力された不必要なデータ（バイト２のビ
ット２）をマスクする。もう一例挙げてみると、制御フ
レーム０のＤＲＣＡビット３を求める際、タイミングＢ
Ｓ２，バイト３のビット０とバイト４のビット７とが入
力されているが、不必要なバイト４のビット７をマスク
する。 【００８８】このようにデータの入力が１ビットのと
き、図７，図８のデータマスク部２４Ａ，２４Ｂでデー
タのマスクを実施する。データのマスクの詳細は図２
０，図２１に示す。図７，図８のデータマスク部２４
Ａ，２４Ｂに入力している信号は、ＭＡＯ−０？，ＭＡ
Ｅ−０？，ＭＡＯ−１？，ＭＡＥ−１？，ＭＡＯ−２
？，ＭＡＥ−２？と、ＭＢＯ−０？，ＭＢＥ−０？，Ｍ
ＢＯ−１？，ＭＢＥ−１？，ＭＢＯ−２？，ＭＢＥ−２
？とである。この信号はＤＲＣを作成する際の制御フレ
ームとタイミング信号とで作成される。データマスク部
２４Ａ，２４Ｂの内部回路の詳細は、図２２及び図２
３，図２４及び図２５に示す。 【００８９】入力されるデータは、データ選択部２１
Ａ，２１Ｂとデータマスク部２４Ａ，２４Ｂとで決まる
ので、データの取り込むタイミングについて述べる。Ｄ
ＲＣＡ作成回路，ＤＲＣＢ作成回路はそれぞれ３フレー
ム分の回路を有するが、それぞれのデータの取り込むタ
イミングが異なるので、タイミング制御が必要である。
データの取り込むタイミング表を図２６〜図３１に示
す。ＤＲＣの作成時に出力フレーム０，１，２毎にどの
データを取り込むかを表す。 【００９０】現在どのフレームを処理しているかを示す
制御フレーム０，１，２と、３つのフレームタイミング
でＤＲＣを出力する出力フレームとによって、どのデー
タのビットを取り込むかを表す。○はその印がある場所
のビットを取り込むことを示す。×はＤＲＣが作成され
たことを示す。○の所を取り込むタイミングとして表を
作ると、図３２〜図３７のようになる。この表をもとに
図７，図８のデータパリティ作成部２２Ａ，２２Ｂのフ
リップ・フロップのセット条件を制御する信号ＣＥ０Ｆ
Ａ？，ＣＥ１ＦＡ？，ＣＥ２ＦＡ？，ＣＥ０ＦＢ？，Ｃ
Ｅ１ＦＢ？，ＣＥ２ＦＢ？を作成する。 【００９１】以上のように、データ選択部２１Ａ，２１
Ｂにてデータを選択し、データマスク部２４Ａ，２４Ｂ
にて不必要なデータをマスクし、データパリティ作成部
２２Ａ，２２Ｂにてデータの斜め方向のパリティをとる
ことにより、ＤＲＣを作成する。 【００９２】次に、ＶＲＣについて述べる。ＶＲＣを作
成する理論は１バイトずつ入力する場合と２バイトずつ
入力する場合とは同じである。つまりセットＡ，セット
Ｂのビットごとの偶数パリティをとれば良い。図９に示
すような回路構成を用いればＶＲＣの作成を実現でき
る。 【００９３】まず、データを入力する前にＪＫフリップ
・フロップをクリアしておく。セットＡでは、１バイト
目と２バイト目とのビットごとをＥＯＲ（排他的論理
和）してトグル回路のＪＫフリップ・フロップに入力す
る。３，４バイト目、５，６バイト目、７バイト目＋Ｄ
ＲＣＡを同様に入力すれば、フリップ・フロップにＶＲ
ＣＡが作成される。セットＢでは、８バイト目を入力し
てトグル回路のＪＫフリップ・フロップに入力する。
９，１０バイト目のビットごとをＥＯＲしてトグル回路
のＪＫフリップ・フロップに入力する。１１，１２バイ
ト目、１３，１４バイト目を同様に入力する。そしてＤ
ＲＣＢとＪＫフリップ・フロップの出力とをＥＯＲする
と、ＶＲＣＢが作成される。 【００９４】上述のＤＲＣ作成回路の構成では、図７，
図８のように３フレームのデータ選択部が共通になって
いて、データマスク部とフリップ・フロップとのセット
制御でデータの選択をしている。しかし、データ選択の
実施方法としては、別の方法もある。データの選択は図
３８の網かけで示したように３種類のグループが存在す
る。この３種類を順番に選択することでデータを選ぶこ
とができる。このような例における回路構成は図３９の
ようになる。 【００９５】また、上述の例では、２バイトずつ入力し
てＡＸＰ訂正符号を作成する場合について説明したが、
２バイト以外の複数バイトずつ入力して、ＤＲＣの斜め
方向のパリティ及びＶＲＣの縦方向のパリティをとるこ
とも可能である。 【００９６】〔リードソロモン符号〕次に、本発明のリ
ードソロモン符号の高速化について説明する。検査行列
を利用した符号化計算を以下の符号を用いて具体的に示
す。 符号長 ｎ＝１８ 情報点数 ｋ＝１４ 検査点数 ｎ−ｋ＝４ 最小距離 ｄmin ＝５ 原始多項式 ｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１ 生成多項式 Ｇ（ｘ）＝（ｘ−α3 ）（ｘ−α2 ）（ｘ
−α）（ｘ−１）＝ｘ4 ＋α75ｘ3 ＋α249 ｘ2 ＋α78
ｘ＋α6 と展開できる。ｄ0 〜ｄ3 は以下の行列で表される。 【００９７】ここで、下記に示される総和、 【００９８】 【数４】 【００９９】即ち、ａ0 〜ａ3 を展開すれば、 ａ0 ＝ｉ13＋ｉ12＋ｉ11＋ｉ10＋ｉ9 ＋ｉ8 ＋ｉ7 ＋ｉ6 ＋ｉ5 ＋ｉ4 ＋ｉ3 ＋ｉ2 ＋ｉ1 ＋ｉ0 ａ1 ＝ｉ13×α17＋ｉ12×α16＋ｉ11×α15＋ｉ10×α14＋ｉ9 ×α13 ＋ｉ8 ×α12＋ｉ7 ×α11＋ｉ6 ×α10＋ｉ5 ×α9 ＋ｉ4 ×α8 ＋ｉ3 ×α7 ＋ｉ2 ×α6 ＋ｉ1 ×α5 ＋ｉ0 ×α4 ａ2 ＝ｉ13×α34＋ｉ12×α32＋ｉ11×α30＋ｉ10×α28＋ｉ9 ×α26 ＋ｉ8 ×α24＋ｉ7 ×α22＋ｉ6 ×α20＋ｉ5 ×α18＋ｉ4 ×α16 ＋ｉ3 ×α14＋ｉ2 ×α12＋ｉ1 ×α10＋ｉ0 ×α8 ａ3 ＝ｉ13×α51＋ｉ12×α48＋ｉ11×α45＋ｉ10×α42＋ｉ9 ×α39 ＋ｉ8 ×α36＋ｉ7 ×α33＋ｉ6 ×α30＋ｉ5 ×α27＋ｉ4 ×α24 ＋ｉ3 ×α21＋ｉ2 ×α18＋ｉ1 ×α15＋ｉ0 ×α12 となる。 【０１００】ここで情報語ｉ13〜ｉ0 を２バイト単位
（ｉ13とｉ12，ｉ11とｉ10，ｉ9 とｉ 8 ，ｉ7 とｉ6 ，
ｉ5 とｉ4 ，ｉ3 とｉ2 ，ｉ1 とｉ0 ）で、総和を求め
る回路に入力することを考え、ａ1 〜ａ3 を以下のよう
な共通項でまとめた式に変更する。 ａ1 ＝α5 （ｉ13×α12＋＋ｉ11×α10＋ｉ9 ×α8 ＋ｉ7 ×α6 ＋ｉ5 ×α4 ＋ｉ3 ×α2 ＋ｉ1 ×α0 ）＋ α4 （ｉ12×α12＋＋ｉ10×α10＋ｉ8 ×α8 ＋ｉ6 ×α6 ＋ｉ4 ×α4 ＋ｉ2 ×α2 ＋ｉ0 ×α0 ） ａ2 ＝α10（ｉ13×α24＋＋ｉ11×α20＋ｉ9 ×α16＋ｉ7 ×α12 ＋ｉ5 ×α8 ＋ｉ3 ×α4 ＋ｉ1 ×α0 ）＋ α8 （ｉ12×α24＋＋ｉ10×α20＋ｉ8 ×α16＋ｉ6 ×α12 ＋ｉ4 ×α8 ＋ｉ2 ×α4 ＋ｉ0 ×α0 ） ａ3 ＝α15（ｉ13×α36＋＋ｉ11×α30＋ｉ9 ×α24＋ｉ7 ×α18 ＋ｉ5 ×α12＋ｉ3 ×α6 ＋ｉ1 ×α0 ）＋ α12（ｉ12×α36＋＋ｉ10×α30＋ｉ8 ×α24＋ｉ6 ×α18 ＋ｉ4 ×α12＋ｉ2 ×α6 ＋ｉ0 ×α0 ） 【０１０１】この式は、２バイト単位で入力したとき
に、偶数バイトと奇数バイトとの各々に定数の乗算を行
うことにより、総和を求める回路の簡略化が可能である
ことを示す。また、この式からａ1 を求める場合の乗算
回路における乗算定数は、偶数バイト，奇数バイト共に
α2 であり、また、ａ2 の場合の乗算定数はα4 、ａ3
の場合の乗算定数はα6 と偶数バイト及び奇数バイトで
共通な同じ値になる。よって、乗算−加算−保持を順次
繰り返すことで、各式の括弧内の値を求めることができ
る。即ち、従来の回路と比較して２倍の速度で情報語の
総和を求めることが可能になる。 【０１０２】次に、ａ0 〜ａ3 から検査語ｄ0 〜ｄ3 を
求めるには、前述の行列式を解く回路を構成すればよ
く、従来と同様に所定の乗算定数を設定した乗算回路と
加算回路とを用いて、以下に示すような演算式に従って
実現できる。 ｄ0 ＝α218 ×ａ0 ＋α158 ×ａ1 ＋α156 ×ａ2 ＋α212 ×ａ3 ｄ1 ＝α158 ×ａ0 ＋α138 ×ａ1 ＋α2 ×ａ2 ＋α153 ×ａ3 ｄ2 ＝α156 ×ａ0 ＋α2 ×ａ1 ＋α135 ×ａ2 ＋α152 ×ａ3 ｄ3 ＝α212 ×ａ0 ＋α153 ×ａ1 ＋α152 ×ａ2 ＋α209 ×ａ3 【０１０３】図４０，図４１は、以上のようなａ0 〜ａ
3 及びｄ0 〜ｄ3 を求めるようにした回路の構成図であ
る。ＥＯＲで構成されたガロア体上の加算回路２５と、
ＥＯＲ及びＡＮＤで構成されたガロア体上の定数項の乗
算回路２７と、乗算−加算されたデータ（情報語）を保
持するためのレジスタ２６とを有する。符号化を行う場
合には、情報語を２バイト単位で入力し、全てのデータ
が入力された時点でａ 0 〜ａ3 が図４０の回路にて計算
され、計算されたａ0 〜ａ3 が図４１の回路に入力され
て同時に検査語ｄ0 〜ｄ3 が求まる。即ち、符号化に必
要な時間は、情報語長÷２となり、従来例に比べて誤り
訂正符号化の処理時間が半分に短縮する。 【０１０４】なお、上述の説明においては、説明を簡単
にするために、入力データを２バイト単位としている
が、例えば４バイト，６バイト，・・・（単位が偶数）
であれば、同じ考え方で符号化回路を構成することがで
きる。 【０１０５】（リードソロモン符号に対するシンドロー
ム作成回路６）図４２は、本発明のシンドローム作成回
路６の構成を示すブロック図であり、シンドローム作成
回路６は、メモリ３１と、ビット重み変換部３２と、並
列シンドローム演算部３３と、シンドローム結果記憶部
３４と、コントローラ部３５とを有する。 【０１０６】シンドローム演算前、メモリ３１より読み
出したデータについて走行方向によりそのガロア体ＧＦ
が異なってビット重みの入れ換えが必要となる場合があ
る。この場合に、ビット重み変換部３２は、データのビ
ット重みを入れ換えて、並列シンドローム演算部３３に
出力する。並列シンドローム演算部３３は、ビット重み
変換後のデータのシンドロームを求める。シンドローム
結果記憶部３４は、シンドロームの演算結果を記憶す
る。コントローラ部３５は、この並列シンドローム演算
部３３での演算処理を制御する。 【０１０７】図４３は、図４２の並列シンドローム演算
部３３及びコントローラ部３５の内部構成を示す。並列
シンドローム演算部３３は、ＥＯＲ器３６と乗算器３７
とアルチプレクサ３８とレジスタ３９とを有し、コント
ローラ部３５は、バイト切り換え器３５ａとパルス発生
器３５ｂとを有する。 【０１０８】以下の条件に従った動作について説明す
る。 符号が存在する体：ＧＦ（２） 元の総数は２５６個 体を構成する原始多項式：ｇ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3
＋ｘ2 ＋１ ＲＳ符号の生成多項式：Ｇ（ｘ）＝ｘ4 ＋α75ｘ3 ＋α
249 ｘ2 ＋α78ｘ＋α6＝（ｘ＋α0 ）（ｘ＋α1 ）
（ｘ＋α2 ）（ｘ＋α3 ） 符号長 ｎ＝１８バイト 情報点数 ｋ＝１４バイト 検査点数 ｍ＝４バイト 最小距離 ｄmin ＝５ 訂正能力 誤り訂正＝２個、または、誤り検出＝４個ま
で可能 【０１０９】まず、メモリ３１に記憶された１８バイト
の符号語を３バイト毎にまとめ、その３バイトのデータ
を同時にビット重み変換器３２に取り込み、走行方向に
よってガロア体が異なりビット重みの入れ換えが必要な
場合にビット重みを入れ換える。ビット重み変換後のデ
ータは並列シンドローム演算部３３に入力されてシンド
ロームが演算される。各々ＥＯＲした結果を、乗算器３
７のべき乗テーブルと乗算することによりシンドローム
が求まる。マルチプレクサ３８は、データ転送時のバイ
ト数の切り換えに必要であり、コントローラ部３５のシ
ンドローム演算用のバイト切り換え器３５ａにより外部
からの情報でバイト数が切り換えられる。また、レジス
タ３９は、演算したシンドローム結果を一時保存してお
き、正確に出力するために必要なものである。１８バイ
トのデータが入力された後、演算されたシンドローム結
果は、１８バイトのデータ入力後にパルス発生器３５ｂ
から発生されるタイミングパルスに応じて、シンドロー
ム結果記憶部３４に保存される。 【０１１０】以上のように、３バイト単位での処理を実
施するので、シンドローム演算を高速に行うことができ
る。 【０１１１】（デスキュー回路５）本発明では、３個の
デスキューイングバッファを同時に読み出して１回あた
り３バイトのデータを転送する処理を６回行うことによ
り、１フレームのデータの転送速度を従来例の３倍に高
める。また、デスキューイングバッファの各トラックの
割当てを変更し、且つ制御方法を変更することによっ
て、ＦＷＤ方向とＢＷＤ方向とにおいて同一の制御法に
よりデータ転送が可能なようにする。 【０１１２】図４４は、本発明のデスキュー回路５の内
部構成を示すブロック図である。デスキュー制御回路４
１Ａ（４１Ｂ，４１Ｃ）と、デスキューイングバッファ
４２Ａ（４２Ｂ，４２Ｃ）と、マルチプレクサ４３Ａ
（４３Ｂ，４３Ｃ）と、９−８変換回路４４Ａ（４４
Ｂ，４４Ｃ）とから構成される３系統の回路を設けて、
一度に３バイトのデータを転送できるようにしている。 【０１１３】図４５〜図４８は、各デスキューイングバ
ッファ４２Ａ，４２Ｂ，４２Ｃにおけるデータの書き込
み・読み出し制御を示す図である。本発明では、従来例
と異なり、ＦＷＤ方向及びＢＷＤ方向においてその書き
込み・読み出し制御は共通である。 【０１１４】一例として、デスキュー制御回路４１Ａ及
びデスキューイングバッファ４２Ａの制御動作について
説明する。磁気テープ上の傾斜した各トラックにおい
て、１バイトデータ（９ビットデータ）が揃ったトラッ
クを分割した各メモリ領域に順次書き込んでいく。ま
ず、１Ａ−トラックのデータを、デスキューイングバッ
ファ４２Ａの１Ａ−トラックに割り当てられたメモリ領
域（Ａの位置）に書き込む。以下同様に、４Ａ−トラッ
クのデータはＢの位置、７Ａ−トラックのデータはＣの
位置、５Ｂ−トラックのデータはＤの位置、２Ｂ−トラ
ックのデータはＥの位置、０Ａ−トラックのデータはＦ
の位置に書き込む（図４５参照）。 【０１１５】同様にして、デスキューイングバッファ４
２Ｂ，４２Ｃにおいても各トラックのデータを割り当て
られた対応するメモリ領域に書き込む（図４６，図４７
参照）。以上のようにして、１８トラック分のデータの
書き込みを終了する。 【０１１６】データの書き込みを終了すると、３バイト
データの転送を始める。図４５〜図４７に示す各デスキ
ューイングバッファ４２Ａ，４２Ｂ，４２Ｃの読み出し
順位１番のブロック（Ａの位置）のデータを同時に読み
出して、１回のタイミングで３バイト転送を実現する。
読み出した３バイトデータは３系統独立の９−８変換回
路４４Ａ，４４Ｂ，４４Ｃに転送されて、８ビットのデ
ータに変換される。次に、各デスキューイングバッファ
４２Ａ，４２Ｂ，４２Ｃの読み出し順位２番のブロック
（Ｂの位置）、次いで、読み出し順位３番というよう
に、合計６回のタイミングで１８トラック分の１フレー
ムのデータを送信する（図４８参照）。 【０１１７】以上のような手法により、１フレームのデ
ータ転送において従来例の３倍速の転送が可能になり、
処理速度を向上することができる。また、ＦＷＤ方向，
ＢＷＤ方向に関わらずに、同一の制御手法でのデスキュ
ー処理が可能になる。 【０１１８】（読み出しフォーマット部１１ｅ内におけ
るデータ転送制御）従来の３倍である３バイト幅で転送
されるデータに対して、次段の回路（ホスト１０）へ転
送するまでに誤り訂正処理を行う場合、一時的にデータ
を格納する手段が必要である。その格納手段として、メ
モリ，フリップ・フロップ，セレクタ等の素子の使用を
最小限にし、しかもＦＷＤ方向及びＢＷＤ方向の読み出
し動作に対応できるためには、そのメモリアドレスの制
御方法を工夫する必要がある。 【０１１９】磁気テープ等の媒体から読み出されたデー
タをメモリに格納する際、格納するメモリアドレスを制
御するカウンタ制御回路によってアドレスカウンタを制
御する。カウンタの出力値はメモリのアドレス線に入力
されており、データをメモリの決まった領域に格納する
ようにアドレス制御するようになっている。また、カウ
ンタ制御回路では、磁気テープ読み取り方向（ＦＷＤ方
向かＢＷＤ方向か）によってアドレス順を切り替えるこ
とができる。誤り訂正処理を行う際に、入力データ順が
ＢＷＤ方向とＦＷＤ方向とでは逆であるが、カウンタ制
御回路でアドレス順を切り替えることによって、ＢＷＤ
方向とＦＷＤ方向とで個別の誤り訂正回路を設ける必要
がない。 【０１２０】図４９は、本発明のデータ転送制御系の構
成を示すブロック図である。図４９に示すデータ転送制
御系は、データを格納するためのメモリ領域を有するＳ
ＲＡＭ５１と、特定アドレス値を設定するアドレスロー
ド値設定回路５２と、ＦＷＤ方向，ＢＷＤ方向各々にお
いて転送データの順序を切り替えるためのＦＷＤ／ＢＷ
Ｄ切替回路５３と、書き込み，読み出しそれぞれのアド
レスを制御するアドレスカウンタ回路５４と、磁気テー
プ等の媒体５５と、誤り訂正を行う誤り訂正処理回路５
６と、ＦＷＤ方向，ＢＷＤ方向を判別するための走行方
向判断回路５７と、ＢＷＤ方向時に同一アドレス内の３
バイトのデータ順を並べ換えるＢＷＤバイトデータ変換
回路５８とを備える。アドレスカウンタ回路５４は、書
き込みカウンタ５４ａと読み出しカウンタ５４ｂとを有
する。 【０１２１】図５０はＳＲＡＭ５１におけるメモリマッ
プを示す図であり、グループ毎のメモリ格納領域を示し
ている。図５０において、，，はフレーム単位の
データのグループ番号、００，０５，０６，０Ｂ，０
Ｃ，１１，１２は各グループのデータを格納する領域を
表したアドレス初期値（ロード値）である。 【０１２２】図５１は、媒体５５から３バイト単位で転
送されてくるデータの１フレーム分のフォーマットを示
す図であり、図５１（ａ）はＦＷＤ方向での読み出し
時、図５１（ｂ）はＢＷＤ方向での読み出し時のデータ
フォーマットをそれぞれ示す。また、図５２はフレーム
単位のデータの書き込み，読み出しのタイミングチャー
ト、図５３はある特定のフレームデータにおけるＦＷＤ
時の書き込み，読み出しの詳細なタイミングチャート、
図５４はある特定のフレームデータにおけるＢＷＤ時の
書き込み，読み出しの詳細なタイミングチャートであ
る。 【０１２３】媒体５５からＦＷＤ方向に読み出されたデ
ータが、図５１（ａ）に示すようなフォーマット（３バ
イト幅：１Ａ，２Ａ，３Ａ）でパラレルに送られてきた
場合、アドレスロード値設定回路５２によって設定され
たフレーム単位（１Ａから８Ｂまでの１８バイト）のグ
ループ毎に、ＳＲＡＭ５１の決められた格納アドレス
（ロード値）にデータが３バイト格納される。この場
合、まず００がロードされ、アドレス００には、１Ａ，
２Ａ，３Ａの３バイトが格納される。 【０１２４】その後、アドレスカウンタ回路５４によっ
てアドレスがインクリメントされ、それぞれ、インクリ
メントされたアドレスに応じてデータが３バイトずつ格
納されていく。０５までインクリメントされたアドレス
にデータが格納されると、１フレームのデータ、即ちグ
ループの格納が終了する。同様に、グループはアド
レス０６から０Ｂまで、グループは０Ｃから１１まで
というようにグループ毎にデータ格納処理が行われる。 【０１２５】次に、グループ毎にＳＲＡＭ５１に格納さ
れた（書き込まれた）同一のアドレスを、読み出す場合
の説明を行う。この際、図５２に示すように、書き込み
と読み出しとのタイミングで２フレームの遅れが生じ
る。これは、フレームデータ（１８バイト）書き込み完
了に１フレーム、更に書き込まれたデータに関して誤り
訂正処理を行うために１フレームかかるためである。デ
ータ格納時にグループを３つに分け、それぞれの開始ア
ドレスと終了アドレスとをロード値として設定するの
は、この２フレームのずれに対処するためである。 【０１２６】ＳＲＡＭ１に書き込まれた同一のアドレス
を読み出すのに２フレーム遅れるため、図５２に示すよ
うに、グループを書き込んでいるときはグループを
読み出し、グループを書き込んでいるときはグループ
を読み出し、グループを書き込んでいるときはグル
ープを読み出すというように、書き込み，読み出しそ
れぞれのアドレスカウンタ５４ａ，５４ｂを制御する。
図５３はこのアドレスカウンタ制御の詳細なタイミング
を示す。図５３では、０Ｃを書き込んでいるときは００
を読み出し、０８を書き込んでいるときは０Ｃを読み出
していることを表している。 【０１２７】なお、上述した例はＦＷＤ方向時の書き込
みについての説明であるが、ＢＷＤ方向時の書き込みの
場合、媒体５５から読み出される読み出しデータは、誤
り訂正処理の都合上、前段でＦＷＤ方向のデータ順に変
換されており、次段へ出力する場合はＢＷＤ方向に変換
し直さないといけない。ＦＷＤ／ＢＷＤ各々の走行方向
を判断する走行方向判断回路５７によって走行方向を判
別し、読み出し／書き込み順を制御するＦＷＤ／ＢＷＤ
切替回路５３によって切り替える。つまり、ＦＷＤ方向
の場合はグループの開始アドレスをロードし、カウンタ
値を増やしていくが、ＢＷＤ方向の場合は、グループの
最終アドレスをロード値とし、カウンタ値を減らしてい
くようにする。 【０１２８】例えば、図５４において、グループをＢ
ＷＤ方向で読み出す場合、０Ｃを書き込んでいるときは
０５を読み出すというように、グループの最終アドレ
スをロード値としダウンカウントするように読み出しア
ドレスカウンタを制御する。また、ＢＷＤ時は図５１
（ｂ）に示すように、出力データ順に加えて同一アドレ
ス内の３バイトの並びも変わるので、ＢＷＤ時はＢＷＤ
バイトデータ変換回路５８によってバイト変換制御を行
う。 【０１２９】以上のような手法によると、データ転送の
高速化（３バイト転送）、テープ媒体からのデータの読
み出し順序がＦＷＤ方向またはＢＷＤ方向に変化した場
合、また、高性能な誤り訂正処理を行う際に、フレーム
単位としてデータのずれが生じた場合等においても、よ
り高度，複雑になりつつあるデータ転送制御方式におい
て、以上に挙げた要因に総括的に対処できる。アドレス
カウンタをＦＷＤ方向，ＢＷＤ方向で切り換えて制御す
ることにより、カウンタロード値を設定し、カウンタを
アップカウントにするかダウンカウントにするかによっ
て、ＦＷＤ方向及びＢＷＤ方向での読み出し動作に対応
できる。データを３つのグループに分けることによっ
て、上に述べた書き込み時と読み出し時とで２フレーム
ずれるという現象においても、同じタイミングにおいて
書き込み動作と読み出し動作とを行え、３バイトデータ
高速転送に対応することができる。 【０１３０】データ転送制御方法における従来からの改
良手法の常套手段である、データ格納またはバッファ制
御を行うためのフリップ・フロップ，セレクタ等の素子
の多量追加という方法に対し、本発明では以上のような
手法にてデータ転送制御を行うので、データ格納，バッ
ファ制御を行うために使用される素子の絶対数を最小限
に抑え、回路規模の増大，複雑化を防ぎ、開発期間の短
縮、開発費の低減、更にはテスト項目の簡略化をも図る
ことができ、多方面にわたって効率面での向上が可能と
なる。 【０１３１】 【発明の効果】以上説明したように、本発明によれば、
磁気テープ制御装置のデータフォーマット部内の各回路
の機能の高速化を図り、回路を複雑化することなく、デ
ータバスの拡大を行うことができ、データ転送速度の高
速化を可能とし、磁気テープ装置の性能向上に寄与する
ところが大きい。
【図面の簡単な説明】
【図１】磁気テープ制御装置のデータフォーマット部の
内部構成例を示すブロック図である。 【図２】テープサブシステムの構成例を示すブロック図
である。 【図３】本発明の残余バイト作成回路の構成例を示す図
である。 【図４】本発明の残余バイト作成回路のタイミングチャ
ート（カスタムデータが８バイト）である。 【図５】本発明の残余バイト作成回路のタイミングチャ
ート（カスタムデータが９バイト）である。 【図６】本発明の残余バイト作成回路のｍｏｄ１４カウ
ンタ出力を示す図表である。 【図７】本発明のＤＲＣ作成回路の構成例を示す図であ
る。 【図８】本発明のＤＲＣ作成回路の構成例を示す図であ
る。 【図９】本発明のＶＲＣ作成回路の構成例を示す図であ
る。 【図１０】本発明におけるＤＲＣ作成時の入力データと
データタイミングとの関係を示す図表である。 【図１１】本発明におけるＤＲＣ作成の一例を示す図で
ある。 【図１２】従来例のＤＲＣ作成回路でのデータ選択を示
す図表である。 【図１３】従来例のＤＲＣ作成回路でのデータ選択を示
す図表である。 【図１４】本発明のＤＲＣ作成回路でのデータ選択を示
す図表である。 【図１５】本発明のＤＲＣ作成回路でのデータ選択を示
す図表である。 【図１６】本発明のＤＲＣ作成回路でのデータ選択部の
構成例を示す図である。 【図１７】本発明のＤＲＣ作成回路でのデータ選択部の
構成例を示す図である。 【図１８】本発明のＤＲＣ作成回路でのデータ選択部の
構成例を示す図である。 【図１９】本発明のＤＲＣ作成回路でのデータ選択部の
構成例を示す図である。 【図２０】本発明のＤＲＣ作成回路のデータマスク部で
のデータマスクタイミングを示す図表である。 【図２１】本発明のＤＲＣ作成回路のデータマスク部で
のデータマスクタイミングを示す図表である。 【図２２】本発明のＤＲＣ作成回路のデータマスク部の
構成例を示す図である。 【図２３】本発明のＤＲＣ作成回路でのデータマスク部
の構成例を示す図である。 【図２４】本発明のＤＲＣ作成回路のデータマスク部の
構成例を示す図である。 【図２５】本発明のＤＲＣ作成回路でのデータマスク部
の構成例を示す図である。 【図２６】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図２７】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図２８】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図２９】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図３０】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図３１】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図３２】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３３】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３４】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３５】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３６】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３７】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３８】本発明のＤＲＣ作成回路でのデータ選択を示
す図である。 【図３９】本発明のＤＲＣ作成回路のデータ選択部の構
成例を示す図である。 【図４０】本発明の符号化回路の構成例を示す図であ
る。 【図４１】本発明の符号化回路の構成例を示す図であ
る。 【図４２】本発明のシンドローム作成回路の構成例を示
すブロック図である。 【図４３】図４２に示す並列シンドローム演算部及びコ
ントローラ部の内部構成例を示す図である。 【図４４】本発明のデスキュー回路の構成例を示すブロ
ック図である。 【図４５】本発明のデスキュー回路におけるデスキュー
イングバッファの動きを示す図である。 【図４６】本発明のデスキュー回路におけるデスキュー
イングバッファの動きを示す図である。 【図４７】本発明のデスキュー回路におけるデスキュー
イングバッファの動きを示す図である。 【図４８】本発明のデスキュー回路におけるデスキュー
イングバッファの動きを示す図である。 【図４９】本発明のデータ転送制御系の構成例を示すブ
ロック図である。 【図５０】本発明のデータ転送制御系におけるメモリマ
ップを示す図である。 【図５１】本発明のデータ転送制御系におけるフレーム
データフォーマットを示す図である。 【図５２】本発明のデータ転送制御系におけるフレーム
データ転送タイミングを示す図である。 【図５３】本発明のデータ転送制御系における書き込み
・読み出し（ＦＷＤ時）のタイミングチャートである。 【図５４】本発明のデータ転送制御系における書き込み
・読み出し（ＢＷＤ時）のタイミングチャートである。 【図５５】磁気テープに記録されたデータフォーマット
を示す図である。 【図５６】カスタムデータが１２バイト時のデータフォ
ーマットを示す図である。 【図５７】カスタムデータが７バイト時のデータフォー
マットを示す図である。 【図５８】従来例の残余バイト作成回路の構成例を示す
図である。 【図５９】従来例の残余バイト作成回路のタイミングチ
ャートである。 【図６０】従来例の残余バイト作成回路のｍｏｄ１４カ
ウンタ出力を示す図表である。 【図６１】従来例のＤＲＣ作成フォーマットを示す図で
ある。 【図６２】従来例におけるＤＲＣの計算例を示す図表で
ある。 【図６３】従来例のＤＲＣ作成回路の構成例を示す図で
ある。 【図６４】従来例におけるＶＲＣの作成方法を示す図で
ある。 【図６５】従来例におけるＶＲＣの計算例を示す図表で
ある。 【図６６】従来例のＶＲＣ作成回路の構成例を示す図で
ある。 【図６７】従来例のＬＦＳＲを用いた符号化回路の構成
例を示す図である。 【図６８】従来例の検査行列を用いた符号化回路の構成
例を示す図である。 【図６９】従来例の検査行列を用いた符号化回路の構成
例を示す図である。 【図７０】磁気テープ上のデータフォーマットを示す図
である。 【図７１】図７０に示すデータフォーマットの部分拡大
図である。 【図７２】従来例のデスキュー回路の構成例を示すブロ
ック図である。 【図７３】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＦＷＤ時）を示す図である。 【図７４】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＦＷＤ時）を示す図である。 【図７５】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＦＷＤ時）を示す図である。 【図７６】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＦＷＤ時）を示す図である。 【図７７】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＢＷＤ時）を示す図である。 【図７８】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＢＷＤ時）を示す図である。 【図７９】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＢＷＤ時）を示す図である。 【図８０】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＢＷＤ時）を示す図である。 【符号の説明】 １ 残余バイト作成回路 ２，４ マルチプレクサ ３ 誤り訂正符号化回路 ５ デスキュー回路 ６ シンドローム作成回路 ７ 誤り訂正回路 ８ フレームバッファ １０ ホスト １１ 磁気テープ制御装置（ＭＴＣ） １２ 磁気テープユニット（ＭＴＵ） １１ｂ データフォーマット部 １１ｄ 書き込みフォーマット部 １１ｅ 読み出しフォーマット部 ２１Ａ，２１Ｂ データ選択部 ２２Ａ，２２Ｂ データパリティ作成部 ２３Ａ，２３Ｂ フレーム制御部 ２４Ａ，２４Ｂ データマスク部 ２５ 加算回路 ２６ レジスタ ２７ 乗算回路 ３３ 並列シンドローム演算部 ４１Ａ，４１Ｂ，４１Ｃ デスキュー制御回路 ４２Ａ，４２Ｂ，４２Ｃ デスキューイングバッファ ５１ ＳＲＡＭ ５２ アドレスロード値設定回路 ５３ ＦＷＤ／ＢＷＤ切替回路 ５４ アドレスカウンタ回路
内部構成例を示すブロック図である。 【図２】テープサブシステムの構成例を示すブロック図
である。 【図３】本発明の残余バイト作成回路の構成例を示す図
である。 【図４】本発明の残余バイト作成回路のタイミングチャ
ート（カスタムデータが８バイト）である。 【図５】本発明の残余バイト作成回路のタイミングチャ
ート（カスタムデータが９バイト）である。 【図６】本発明の残余バイト作成回路のｍｏｄ１４カウ
ンタ出力を示す図表である。 【図７】本発明のＤＲＣ作成回路の構成例を示す図であ
る。 【図８】本発明のＤＲＣ作成回路の構成例を示す図であ
る。 【図９】本発明のＶＲＣ作成回路の構成例を示す図であ
る。 【図１０】本発明におけるＤＲＣ作成時の入力データと
データタイミングとの関係を示す図表である。 【図１１】本発明におけるＤＲＣ作成の一例を示す図で
ある。 【図１２】従来例のＤＲＣ作成回路でのデータ選択を示
す図表である。 【図１３】従来例のＤＲＣ作成回路でのデータ選択を示
す図表である。 【図１４】本発明のＤＲＣ作成回路でのデータ選択を示
す図表である。 【図１５】本発明のＤＲＣ作成回路でのデータ選択を示
す図表である。 【図１６】本発明のＤＲＣ作成回路でのデータ選択部の
構成例を示す図である。 【図１７】本発明のＤＲＣ作成回路でのデータ選択部の
構成例を示す図である。 【図１８】本発明のＤＲＣ作成回路でのデータ選択部の
構成例を示す図である。 【図１９】本発明のＤＲＣ作成回路でのデータ選択部の
構成例を示す図である。 【図２０】本発明のＤＲＣ作成回路のデータマスク部で
のデータマスクタイミングを示す図表である。 【図２１】本発明のＤＲＣ作成回路のデータマスク部で
のデータマスクタイミングを示す図表である。 【図２２】本発明のＤＲＣ作成回路のデータマスク部の
構成例を示す図である。 【図２３】本発明のＤＲＣ作成回路でのデータマスク部
の構成例を示す図である。 【図２４】本発明のＤＲＣ作成回路のデータマスク部の
構成例を示す図である。 【図２５】本発明のＤＲＣ作成回路でのデータマスク部
の構成例を示す図である。 【図２６】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図２７】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図２８】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図２９】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図３０】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図３１】本発明のＤＲＣ作成回路でのデータ取り込み
タイミングを示す図である。 【図３２】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３３】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３４】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３５】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３６】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３７】本発明のＤＲＣ作成回路でのデータセットタ
イミングを示す図である。 【図３８】本発明のＤＲＣ作成回路でのデータ選択を示
す図である。 【図３９】本発明のＤＲＣ作成回路のデータ選択部の構
成例を示す図である。 【図４０】本発明の符号化回路の構成例を示す図であ
る。 【図４１】本発明の符号化回路の構成例を示す図であ
る。 【図４２】本発明のシンドローム作成回路の構成例を示
すブロック図である。 【図４３】図４２に示す並列シンドローム演算部及びコ
ントローラ部の内部構成例を示す図である。 【図４４】本発明のデスキュー回路の構成例を示すブロ
ック図である。 【図４５】本発明のデスキュー回路におけるデスキュー
イングバッファの動きを示す図である。 【図４６】本発明のデスキュー回路におけるデスキュー
イングバッファの動きを示す図である。 【図４７】本発明のデスキュー回路におけるデスキュー
イングバッファの動きを示す図である。 【図４８】本発明のデスキュー回路におけるデスキュー
イングバッファの動きを示す図である。 【図４９】本発明のデータ転送制御系の構成例を示すブ
ロック図である。 【図５０】本発明のデータ転送制御系におけるメモリマ
ップを示す図である。 【図５１】本発明のデータ転送制御系におけるフレーム
データフォーマットを示す図である。 【図５２】本発明のデータ転送制御系におけるフレーム
データ転送タイミングを示す図である。 【図５３】本発明のデータ転送制御系における書き込み
・読み出し（ＦＷＤ時）のタイミングチャートである。 【図５４】本発明のデータ転送制御系における書き込み
・読み出し（ＢＷＤ時）のタイミングチャートである。 【図５５】磁気テープに記録されたデータフォーマット
を示す図である。 【図５６】カスタムデータが１２バイト時のデータフォ
ーマットを示す図である。 【図５７】カスタムデータが７バイト時のデータフォー
マットを示す図である。 【図５８】従来例の残余バイト作成回路の構成例を示す
図である。 【図５９】従来例の残余バイト作成回路のタイミングチ
ャートである。 【図６０】従来例の残余バイト作成回路のｍｏｄ１４カ
ウンタ出力を示す図表である。 【図６１】従来例のＤＲＣ作成フォーマットを示す図で
ある。 【図６２】従来例におけるＤＲＣの計算例を示す図表で
ある。 【図６３】従来例のＤＲＣ作成回路の構成例を示す図で
ある。 【図６４】従来例におけるＶＲＣの作成方法を示す図で
ある。 【図６５】従来例におけるＶＲＣの計算例を示す図表で
ある。 【図６６】従来例のＶＲＣ作成回路の構成例を示す図で
ある。 【図６７】従来例のＬＦＳＲを用いた符号化回路の構成
例を示す図である。 【図６８】従来例の検査行列を用いた符号化回路の構成
例を示す図である。 【図６９】従来例の検査行列を用いた符号化回路の構成
例を示す図である。 【図７０】磁気テープ上のデータフォーマットを示す図
である。 【図７１】図７０に示すデータフォーマットの部分拡大
図である。 【図７２】従来例のデスキュー回路の構成例を示すブロ
ック図である。 【図７３】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＦＷＤ時）を示す図である。 【図７４】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＦＷＤ時）を示す図である。 【図７５】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＦＷＤ時）を示す図である。 【図７６】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＦＷＤ時）を示す図である。 【図７７】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＢＷＤ時）を示す図である。 【図７８】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＢＷＤ時）を示す図である。 【図７９】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＢＷＤ時）を示す図である。 【図８０】従来例のデスキュー回路におけるデスキュー
イングバッファの動き（ＢＷＤ時）を示す図である。 【符号の説明】 １ 残余バイト作成回路 ２，４ マルチプレクサ ３ 誤り訂正符号化回路 ５ デスキュー回路 ６ シンドローム作成回路 ７ 誤り訂正回路 ８ フレームバッファ １０ ホスト １１ 磁気テープ制御装置（ＭＴＣ） １２ 磁気テープユニット（ＭＴＵ） １１ｂ データフォーマット部 １１ｄ 書き込みフォーマット部 １１ｅ 読み出しフォーマット部 ２１Ａ，２１Ｂ データ選択部 ２２Ａ，２２Ｂ データパリティ作成部 ２３Ａ，２３Ｂ フレーム制御部 ２４Ａ，２４Ｂ データマスク部 ２５ 加算回路 ２６ レジスタ ２７ 乗算回路 ３３ 並列シンドローム演算部 ４１Ａ，４１Ｂ，４１Ｃ デスキュー制御回路 ４２Ａ，４２Ｂ，４２Ｃ デスキューイングバッファ ５１ ＳＲＡＭ ５２ アドレスロード値設定回路 ５３ ＦＷＤ／ＢＷＤ切替回路 ５４ アドレスカウンタ回路
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｂ 20/18 Ｇ１１Ｂ 20/18 ５７４Ｎ
Ｇ０６Ｆ 3/06 ３０３ Ｇ０６Ｆ 3/06 ３０３Ｇ
Ｇ１１Ｂ 20/10 Ｇ１１Ｂ 20/10 Ａ
Ｄ
３０１ ３０１Ｚ
(72)発明者 稗田 裕之
兵庫県加東郡社町佐保35番（番地なし）
富士通周辺機株式会社内
(72)発明者 永井 義典
兵庫県加東郡社町佐保35番（番地なし）
富士通周辺機株式会社内
(72)発明者 福田 克彦
兵庫県加東郡社町佐保35番（番地なし）
富士通周辺機株式会社内
(72)発明者 川▲崎▼ 一
兵庫県加東郡社町佐保35番（番地なし）
富士通周辺機株式会社内
(72)発明者 小西 大直
兵庫県加東郡社町佐保35番（番地なし）
富士通周辺機株式会社内
(72)発明者 西村 泰典
兵庫県加東郡社町佐保35番（番地なし）
富士通周辺機株式会社内
(72)発明者 片田 雅彦
兵庫県加東郡社町佐保35番（番地なし）
富士通周辺機株式会社内
(72)発明者 田中 小百合
兵庫県加東郡社町佐保35番（番地なし）
富士通周辺機株式会社内
Ｆターム(参考） 5B065 BA07 CA15 CA18 CC08 CE02
CE12 CH01 EA03
5D044 AB01 BC01 BC04 CC01 EF03
FG10 GK03 HL01
Claims (1)
- 【特許請求の範囲】 【請求項１】 上位装置から入力したデータに誤り訂正
符号を付加してフォーマット変換し、フォーマット変換
したデータを磁気テープユニットに転送すると共に、前
記磁気テープユニットから読み出したデータに誤り訂正
を行ってフォーマット変換し、フォーマット変換したデ
ータを前記上位装置に転送する磁気テープ装置の制御装
置において、 前記上位装置からの入力データ、及び／または、前記磁
気テープユニットからの読み出しデータに対して、複数
バイト単位での処理を行うように構成しており、前記磁
気テープユニットからの読み出しデータの上位装置への
転送を制御するデータ転送制御手段を備え、該データ転
送制御手段が、データを格納するメモリと、１フレーム
単位のデータをグループ分けして前記メモリに格納すべ
く書き込み・読み出しの特定アドレスを設定するアドレ
ス設定回路と、データを１バイトまたは複数バイトずつ
格納するためにアドレスを制御するアドレスカウンタ回
路と、前記磁気テープユニットからの順方向のデータ読
み出し時と逆方向のデータ読み出し時とで前記メモリか
らのデータの読み出し順序を切り替える切替回路とを有
し、誤り訂正のための前処理として動作することを特徴
とする磁気テープ装置の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003037366A JP2003288762A (ja) | 2003-02-14 | 2003-02-14 | 磁気テープ装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003037366A JP2003288762A (ja) | 2003-02-14 | 2003-02-14 | 磁気テープ装置の制御装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06341196A Division JP3418718B2 (ja) | 1996-03-19 | 1996-03-19 | 磁気テープ装置の制御装置及びその再同期信号検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003288762A true JP2003288762A (ja) | 2003-10-10 |
Family
ID=29244433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003037366A Pending JP2003288762A (ja) | 2003-02-14 | 2003-02-14 | 磁気テープ装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003288762A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123152A (ja) * | 2006-11-10 | 2008-05-29 | Matsushita Electric Ind Co Ltd | ガス遮断装置 |
| JP2010514066A (ja) * | 2006-12-19 | 2010-04-30 | インテル・コーポレーション | パターンマッチングによる高性能ｒａｉｄ６システムアーキテクチャ |
-
2003
- 2003-02-14 JP JP2003037366A patent/JP2003288762A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008123152A (ja) * | 2006-11-10 | 2008-05-29 | Matsushita Electric Ind Co Ltd | ガス遮断装置 |
| JP2010514066A (ja) * | 2006-12-19 | 2010-04-30 | インテル・コーポレーション | パターンマッチングによる高性能ｒａｉｄ６システムアーキテクチャ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051013 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
| A02 | Decision of refusal |
Effective date: 20060228 Free format text: JAPANESE INTERMEDIATE CODE: A02 |