JP2003283127A - プリント配線板およびその製造方法 - Google Patents
プリント配線板およびその製造方法Info
- Publication number
- JP2003283127A JP2003283127A JP2002080871A JP2002080871A JP2003283127A JP 2003283127 A JP2003283127 A JP 2003283127A JP 2002080871 A JP2002080871 A JP 2002080871A JP 2002080871 A JP2002080871 A JP 2002080871A JP 2003283127 A JP2003283127 A JP 2003283127A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring board
- printed wiring
- insulating layer
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
せ,高密度LSIとの接続性を良くしたプリント配線板
およびその製造方法を提供すること。 【解決手段】 一般的な製法で製造されたベース基板1
上に,半導体技術の手法を使用して上層部分6を積層す
る。すなわち,ベース基板1上に,スピンコート法によ
り上層絶縁層2を形成し,パターン加工する。そして,
PVDおよび湿式めっきにより上層導電層を形成する。
これによりパターン4とスルーホール3とが同時に形成
される。そして,精密研磨により上層導電層の余分な部
分を除去し,パターン4を分離する。
Description
を交互に積層してなるプリント配線板に関する。さらに
詳細には,飛躍的な高密度化により,集積回路チップと
の接続を容易化したプリント配線板およびその製造方法
に関するものである。
用いられている技術要素には,次のような各種のものが
ある。すなわち,ラミネーティング,液状樹脂の塗布,
湿式金属めっき,印刷,ドリリング,レーザ加工,フォ
トリソグラフィ,エッチング等である。これらの技術の
組み合わせにより,導電層と絶縁層とが交互に積層され
るとともに,各導電層が適宜の回路パターンをなし,随
所に層間接続箇所が設けられたプリント配線板が製造さ
れるのである。
た従来の技術には,次のような問題点があった。すなわ
ち,内層から上層まで,パターンの精細度にあまり差が
ないのである。これは,内層から上層まで同じような手
法で形成されているためである。その一方で近年では,
プリント配線板に搭載される実装部品であるLSIの高
密度化が進行して来ている。このために,プリント配線
板とLSIとの接続箇所において,サイズの整合を図り
にくくなってきているのである。
題点を解決するためになされたものである。すなわちそ
の課題とするところは,特に上層におけるパターンの精
細度を向上させ,高密度LSIとの接続性を良くしたプ
リント配線板およびその製造方法を提供することにあ
る。
してなされた本発明のプリント配線板は,導電層と絶縁
層とを交互に積層してなるプリント配線板であって,少
なくとも一面側の少なくとも最上の絶縁層の厚さが,他
の絶縁層の厚さの1/4(好ましくは1/10,さらに好
ましくは1/20)を超えないようにしたものである。
側の少なくとも最上の絶縁層が,他の絶縁層より非常に
薄い。このため,当該一面側の最上の導体層において,
非常に精細度の高い配線パターンを実現できる。絶縁層
が薄いと,層間接続構造のサイズを小さくでき,また,
その位置精度も高くできるからである。
「少なくとも最上の絶縁層」の中の少なくとも1つの絶
縁層を,スピンコート法により形成するとよい。スピン
コート法によれば,ラミネーティングその他の従来法に
よる絶縁層より著しく薄い絶縁層を形成できる。また,
表面の平坦性にも優れる。これにより,上層の精細度の
向上に寄与できる。
なくとも一面側の少なくとも最上の導電層における配線
幅が,他の導電層における配線幅の1/5(好ましくは
1/10,より好ましくは1/30,さらに好ましくは1
/100,さらに好ましくは1/300)を超えないよ
うにしたものである。このプリント配線板では,少なく
とも一面側の少なくとも最上の導電層が,他の導電層よ
り非常に精細な配線幅を有している。このため,当該一
面側の最上の導体層において,非常に集積度の高い配線
パターンを実現できる。また,高密度なLSI等との接
続が容易である。
とも最上の導電層」の中の少なくとも1つの導電層が,
乾式成膜層とその上の湿式成膜層との2層構造を有し,
層間接続穴およびパターン溝が形成された絶縁層上に形
成され,層間接続およびパターン以外の部分が精密研磨
により除去されたものであることが望ましい。すなわ
ち,このプリント配線板の製造においては,当該導電層
の直下の絶縁層に層間接続穴およびパターン溝を形成し
ておくのである。そして,まず乾式成膜法で当該導電層
の初期層を成膜し,ついでその上に湿式成膜法で成膜す
るのである。そして精密研磨により,層間接続およびパ
ターン以外の部分の導電層を除去するのである。このよ
うにすると,穴埋めのための導体形成と配線パターンの
ための導体形成とを同時に行うことができる。また,層
間導通部分の穴径が小さくても確実な導通がとられる。
これにより,上層の精細度の向上に寄与できる。また,
表面のコプラナリティーにも優れる。
法では,ラミネーティング,印刷,液状樹脂の塗布,湿
式金属めっき,フォトリソグラフィ,エッチングからな
る要素技術群を用いて内層の導電層および絶縁層の積層
体を製造し,その後その積層体の少なくとも一面に,ス
ピンコート,乾式成膜,フォトリソグラフィ,精密研磨
からなる要素技術群を用いて上層の導電層および絶縁層
を積層し,もって導電層と絶縁層とが交互に積層された
プリント配線板を製造する。このため,上層の精細度が
非常に高いプリント配線板が得られる。
形態について,添付図面を参照しつつ詳細に説明する。
る。本実施の形態では,図1に示すようなベース基板1
を出発材とする。図1に示すベース基板1は,4層の導
電層と,それらの間の絶縁層とを有している。各導電層
には,適宜のパターン加工が施されている。また,導電
層間の導通をとる層間接続箇所が,随所に設けられてい
る。図中には外層から外層に至る層間接続箇所しか描か
れていないが,内層同士の間の層間接続箇所や,外層と
その直下の内層との間の層間接続箇所も存在する。図1
に示すベース基板1は,ラミネーティング,印刷,液状
樹脂の塗布,湿式金属めっき,フォトリソグラフィ,エ
ッチング,ドリリング,レーザ穴開け加工等の工法によ
り製造されたものである。これらの工法はいずれも,プ
リント配線板の製造過程で一般的に使用されているもの
である。すなわちベース基板1は,一般的な製法により
製造されたものである。ベース基板1中の各絶縁層の厚
さは,30〜100μm程度である。また,各導電層に
おける配線幅は,30μm以上である。
形成する(図2)。上層絶縁層2の形成は,スピンコー
ト法による。スピンコート法は,図3に概念的に示すよ
うに,板状体50(ベース基板1に相当)上に少量の原
料液51を滴下して,板状体50を高速回転させること
による薄膜の形成方法である。すなわち,回転の遠心力
により原料液51が板状体50の表面上に均一に広がる
ので,広がった状態で原料液51を固形化させて薄膜5
2(絶縁層2に相当)とするのである。この手法を使う
ことにより,ベース基板1中の絶縁層より非常に薄い上
層絶縁層2が形成される。また,上層絶縁層2の表面
は,平坦性も優れている。
ース基板1中の絶縁層と大差ないように描かれている
が,これは図の見やすさを優先したためである(他の図
についても同様)。上層絶縁層2の実際の厚さは,0.
5〜5μm程度であり,ベース基板1中の絶縁層の厚さ
の1/60〜1/20程度にすぎない。上層絶縁層2の形
成のための原料液としては,例えばハネウェル社製「S
OG T−11」が使用可能である。上層絶縁層2の形
成時のベース基板1の回転速度は,300〜400rp
m程度である。
い,図4の状態とする。図4の状態では,上層絶縁層2
に,貫通穴3やパターン溝4が形成されている。ここで
いう「貫通」とは,上層絶縁層2を貫通しているという
意味である。貫通穴3の底部では,ベース基板1の外層
導電層が露出している。貫通穴3は,ベース基板1の外
層導電層と,上層絶縁層2の上にこれから形成される導
電層との導通箇所となる穴である。パターン溝4は,上
層絶縁層2の上にこれから形成される導電層の配線パタ
ーンをなしている。なお,貫通穴3の周囲には,パター
ン溝4と同じ深さのランド部が形成されている。
チングにより行う。すなわち,上層絶縁層2の上にネガ
パターンのレジストを露光および現像により形成し,そ
してエッチングして上層絶縁層2を部分的に溶解させる
のである。ここで,貫通穴3の形成と,その周囲のラン
ド部およびパターン溝4の形成とは別々に行う。そし
て,ランド部およびパターン溝4の形成の際のエッチン
グは,エッチング時間のコントロールによるハーフエッ
チングとする。これにより,ランドの箇所やパターン溝
4の箇所で下層が露出しないようにする。このフォトリ
ソグラフィの際,LSI製造プロセス用のステッパーを
用いることにより,0.1μm程度の線幅のパターン溝
4を形成することができる。すなわち,ベース基板1中
の導電層における配線幅の1/300程度の線幅を実現
できるのである。
上層導電層5の形成は,図4の状態の基板の表面(図中
上側の面)上に,銅等の金属の薄膜を形成することによ
り行う。具体的には,まずPVD(スパッタリング,蒸
着など)等の乾式成膜法で厚さ2〜600nm程度の極
薄膜を形成し,次いでその上に湿式めっき法によりめっ
き層を形成するのである。これにより,上層絶縁層2上
に上層導電層5が形成される。その厚さは,パターン溝
4等以外の箇所で0.5〜5μm程度である。よって,
上層導電層5は,実は2層構造なのである。また,パタ
ーン溝4や貫通穴3およびそのランドは,めっき金属に
より充填される。なお,上層導電層5のうち乾式成膜法
で形成された極薄膜は,非常に薄いものであるため,図
中には示していない。
に示す状態とする。図6の状態では,パターン4等以外
の箇所ではもはや上層導電層5が残存していない。精密
研磨により除去されたからである。このため,各パター
ン4やスルーホール3が互いに分離されている。精密検
査は,図7に示すようなCMP(Chemical MechanicalPo
lishing:化学的機械的研磨)装置を用いて行う。CMP
装置は,軸周りに回転可能なポリシングプレート10
と,その中心からオフセットした位置に設けられたワー
クチャック11とを有している。ポリシングプレート1
0の上面には,研磨パッド12が設けられている。ワー
クチャック11は,研磨対象物13(ここでは図5の状
態の基板)を保持するものであり,それ自身も軸周りに
回転可能である。また,研磨パッド12上にはスラリー
液が滴下されるようになっている。
にして行う。すなわち,基板をワークチャック11に,
上層導電層5の面が下向きになるように取り付ける。そ
して,ポリシングプレート10およびワークチャック1
1をそれぞれ軸回りに回転させながら,基板を研磨パッ
ド12に接触させる。このとき,研磨パッド12上にス
ラリー液を流しておく。すると,基板における上層導電
層5の側の面が,スラリー液に含まれるシリカ粒子によ
り研磨される。研磨時間は,パターン4等以外の箇所の
上層導電層5が消失し,かつ,パターン4やスルーホー
ル3のランドが消失しない程度とする。これにより図6
の状態の基板が得られる。
を用いた精密研磨により上層導電層5の面を研磨してい
る。このため,図6の状態の基板は,その上側の面のコ
プラナリティーが非常によい。パターン4等の箇所と上
層絶縁層2との段差もほとんどない。その後,必要に応
じて上層を積層する(図8)。上層の積層は,スピンコ
ート法による絶縁層の形成から精密研磨までを繰り返す
ことによる。
配線板(図6または図8)では,ベース基板1の部分と
上層部分6との間に種々の違いがある。まず,製造プロ
セスが異なっている。すなわち,ベース基板1の部分
は,従来からプリント配線板の製造に一般的に用いられ
ている手法により製造されたものである。これに対し上
層部分6は,スピンコート,PVD,精密研磨といっ
た,半導体装置の製造に用いられる手法を取り入れて製
造されたものである。
分と上層部分6とでは,絶縁層の厚さも異なっている。
すなわち,ベース基板1の部分の絶縁層(フィルムラミ
ネーティング等による)は,30〜100μm程度であ
る。これに対し,上層部分6の絶縁層(スピンコート法
による)は,0.5〜5μm程度でしかない。これは,
ベース基板1の部分の絶縁層の厚さの1/60〜1/20
程度にすぎない。また,導電層のパターンの精細度にも
差がある。すなわち,ベース基板1の部分の配線幅は,
30μm以上である。これに対し,上層部分6の配線幅
は0.1μm程度でしかない。これは,ベース基板1の
部分の配線幅の1/300程度にすぎない。層間接続穴
の径も同様に,ベース基板1の部分より上層部分6で小
さい。また,表面のコプラナリティーにも差がある。す
なわち,上層部分6の表面は,精密研磨面であり,Rm
ax値でわずか0.4nm程度しかない。これに対し,
ベース基板1の部分の表面(図1の上側の絶縁層の表
面)は,Rmax値で1〜2μm程度もある。このよう
に本形態のプリント配線板は,上層部分6の精細度およ
びコプラナリティーが非常に優れている。このため,パ
ッケージレスで高密度LSIを搭載することも可能であ
る。
は,一般的な製法で製造されたベース基板1上に,半導
体技術の手法を使用して上層部分6を積層することとし
ている。これにより,上層部分6の精細度やコプラナリ
ティーがベース基板1の部分より飛躍的に優れたプリン
ト配線板およびその製造方法が実現されている。特に,
上層絶縁層2の形成手法として,スピンコート法を用い
ている。このことが,上層絶縁層2の薄層化に寄与して
いる。さらにこれにより,上層部分6のスルーホールの
小径化に寄与している。また,上層部分6の導体層およ
びそのパターン4の形成手法として,パターン加工した
絶縁層2上に乾式法と湿式法とで相次いで成膜する手法
を採用している。これにより,配線とスルーホールとの
同時形成を可能としている。また,その後のパターン4
の分離に,精密研磨を使用している。これにより,表面
のコプラナリティーに貢献している。そして,本形態の
プリント配線板は,ワイヤやバンプを介さずに直接に高
密度LSIと接続することも可能である。また,本発明
の応用により,プリント配線板中に集積回路そのものを
作り込む技術への発展も可能である。
ず,本発明を何ら限定するものではない。したがって本
発明は当然に,その要旨を逸脱しない範囲内で種々の改
良,変形が可能である。例えば,本実施の形態では,ベ
ース基板1の片面にのみ上層部分6を積層したが,両面
に上層部分6を積層してもよい。また,上層絶縁層2の
パターニングは,上層絶縁層2上にレジスト形成する代
わりに,感光性を有する上層絶縁層2を用い,直接これ
を露光することにより行ってもよい。また,上層導電層
5の形成において,PVDの代わりにCVDを用いても
よい。
よれば,特に上層におけるパターンの精細度を向上さ
せ,高密度LSIとの接続性を良くしたプリント配線板
およびその製造方法が提供されている。
態を示す断面図である。
る。
図である。
る。
Claims (5)
- 【請求項1】 導電層と絶縁層とを交互に積層してなる
プリント配線板において,少なくとも一面側の少なくと
も最上の絶縁層の厚さが,他の絶縁層の厚さの1/4を
超えないことを特徴とするプリント配線板。 - 【請求項2】 請求項1に記載するプリント配線板にお
いて,前記「少なくとも最上の絶縁層」の中の少なくと
も1つの絶縁層が,スピンコート法により形成されたも
のであることを特徴とするプリント配線板。 - 【請求項3】 導電層と絶縁層とを交互に積層してなる
プリント配線板において,少なくとも一面側の少なくと
も最上の導電層における配線幅が,他の導電層における
配線幅の1/5を超えないことを特徴とするプリント配
線板。 - 【請求項4】 請求項3に記載するプリント配線板にお
いて,前記「少なくとも最上の導電層」の中の少なくと
も1つの導電層が,乾式成膜層とその上の湿式成膜層と
の2層構造を有し,層間接続穴およびパターン溝が形成
された絶縁層上に形成され,層間接続およびパターン以
外の部分が精密研磨により除去されたものであることを
特徴とするプリント配線板。 - 【請求項5】 導電層と絶縁層とを交互に積層してなる
プリント配線板を製造する方法において,ラミネーティ
ング,印刷,液状樹脂の塗布,湿式金属めっき,フォト
リソグラフィ,エッチングからなる要素技術群を用いて
内層の導電層および絶縁層の積層体を製造し,その後そ
の積層体の少なくとも一面に,スピンコート,乾式成
膜,フォトリソグラフィ,精密研磨からなる要素技術群
を用いて上層の導電層および絶縁層を積層することを特
徴とするプリント配線板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002080871A JP2003283127A (ja) | 2002-03-22 | 2002-03-22 | プリント配線板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002080871A JP2003283127A (ja) | 2002-03-22 | 2002-03-22 | プリント配線板およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007327239A Division JP2008085373A (ja) | 2007-12-19 | 2007-12-19 | プリント配線板およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003283127A true JP2003283127A (ja) | 2003-10-03 |
Family
ID=29229724
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002080871A Pending JP2003283127A (ja) | 2002-03-22 | 2002-03-22 | プリント配線板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003283127A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100428873C (zh) * | 2003-11-28 | 2008-10-22 | 株式会社东芝 | 多层印刷线路板以及用于制造该多层印刷线路板的方法 |
-
2002
- 2002-03-22 JP JP2002080871A patent/JP2003283127A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100428873C (zh) * | 2003-11-28 | 2008-10-22 | 株式会社东芝 | 多层印刷线路板以及用于制造该多层印刷线路板的方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4716819B2 (ja) | インターポーザの製造方法 | |
KR100687126B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP3486184B2 (ja) | チップキャリヤ基板 | |
KR100941691B1 (ko) | 감광성 유리 기판, 이의 제조 방법 및 반도체 프로브 칩 | |
KR101215648B1 (ko) | 반도체 칩 및 그 제조방법 | |
JP2007012854A (ja) | 半導体チップ及びその製造方法 | |
JPH0423390A (ja) | 多層配線基板の製造方法 | |
US20090288873A1 (en) | Wiring board and method of manufacturing the same | |
JP2001320150A (ja) | スタンパを使った配線基板の製造方法及び配線基板 | |
JPH0519818B2 (ja) | ||
JPH10125818A (ja) | 半導体装置用基板並びに半導体装置及びそれらの製造方法 | |
JP2777020B2 (ja) | 配線層の平坦化方法 | |
JP4022180B2 (ja) | 多層配線基板の製造方法 | |
JP2008085373A (ja) | プリント配線板およびその製造方法 | |
US20140042122A1 (en) | Method of manufacturing printed circuit board | |
JP2836616B2 (ja) | 導体配線パターンの形成方法 | |
JP2003283127A (ja) | プリント配線板およびその製造方法 | |
TWI685939B (zh) | 封裝基板及其製法 | |
US20030215566A1 (en) | Fine patterning and fine solid via process for multi-layer substrate | |
JP2005167048A (ja) | 多層配線基板 | |
JP6812678B2 (ja) | 配線板の製造方法 | |
JP4153422B2 (ja) | プリント配線板の製造方法 | |
KR102412292B1 (ko) | 패키징 기판 및 이를 포함하는 반도체 장치 | |
US20150129291A1 (en) | Printed circuit board and method of manufacturing printed circuit board | |
JPH10214832A (ja) | 多層配線構造及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050204 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070323 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
A521 | Written amendment |
Effective date: 20070611 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080205 |