JP2003263423A - 入力信号の数学的関数として出力信号を生成するための方法及び装置 - Google Patents
入力信号の数学的関数として出力信号を生成するための方法及び装置Info
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Abstract
(57)【要約】
【課題】テ゛シ゛タル入力信号の数学的関数としてテ゛シ゛タル出力
信号を生成するため、関数テーフ゛ル用の記憶装置の容量が
小さく出力信号の基礎となる関数値を高精度で決定可能
なコンヒ゜ュータフ゜ロク゛ラムを提供する。 【解決手段】本発明の装置(1)は、入力信号(xLOG(k))を
増幅、減衰することで数学的関数の絞られた引数の範囲
内にある第1の中間信号(A)と入力信号(xLOG(k))の増幅、
減衰による訂正信号(shiftLOG)を生成するレヘ゛ル変更装置
(6)を含む。数学的関数のテーフ゛ル化された関数値を記憶装
置(11)の各インテ゛ックス間に記憶する。テーフ゛ル化された関数値
(B1)を第1の中間信号(A)に従い記憶装置(11)から読出
し、第２の中間信号(B)を生成する。減算器(12)にて第
２の中間信号(B)から訂正信号(shiftLOG)を減算してテ゛シ
゛タル出力信号(yLOG(k)/K)を生成する。
信号を生成するため、関数テーフ゛ル用の記憶装置の容量が
小さく出力信号の基礎となる関数値を高精度で決定可能
なコンヒ゜ュータフ゜ロク゛ラムを提供する。 【解決手段】本発明の装置(1)は、入力信号(xLOG(k))を
増幅、減衰することで数学的関数の絞られた引数の範囲
内にある第1の中間信号(A)と入力信号(xLOG(k))の増幅、
減衰による訂正信号(shiftLOG)を生成するレヘ゛ル変更装置
(6)を含む。数学的関数のテーフ゛ル化された関数値を記憶装
置(11)の各インテ゛ックス間に記憶する。テーフ゛ル化された関数値
(B1)を第1の中間信号(A)に従い記憶装置(11)から読出
し、第２の中間信号(B)を生成する。減算器(12)にて第
２の中間信号(B)から訂正信号(shiftLOG)を減算してテ゛シ
゛タル出力信号(yLOG(k)/K)を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル入力信号
の数学的関数としてデジタル出力信号を生成するための
方法及び装置並びにこの方法を実行するためのコンピュ
ータプログラムに関する。
の数学的関数としてデジタル出力信号を生成するための
方法及び装置並びにこの方法を実行するためのコンピュ
ータプログラムに関する。
【０００２】
【従来の技術】この種の技術の応用例として、例えば対
数を用いてスケーリングされた被制御変数を生じさせる
ために実数成分Ｉと虚数成分Ｑとからなる複素数デジタ
ル入力信号の絶対値の対数を用いなければならないもの
がある。
数を用いてスケーリングされた被制御変数を生じさせる
ために実数成分Ｉと虚数成分Ｑとからなる複素数デジタ
ル入力信号の絶対値の対数を用いなければならないもの
がある。
【０００３】従来の一般的な手法は、例えば反復的方法
によって関数値を計算するか、広範囲のテーブルの中に
関数値を準備しておき、入力信号の値に従ってそれらを
検索するかのいずれかであった。
によって関数値を計算するか、広範囲のテーブルの中に
関数値を準備しておき、入力信号の値に従ってそれらを
検索するかのいずれかであった。
【０００４】リアルタイムでの関数値の計算は非常にハ
ードウェア集約的であるので、通常は実行不可能であ
る。入力信号の可能な値の全てについて１つのテーブル
が記憶されるとすると、記憶装置の容量が大きくなる
か、あるいは、テーブルの各インデックスが非常に大き
く離れるので、得られる精度が非常に悪くなるか又はイ
ンデックス間を補間するためさらに多くのリソースの使
用による補間が必要になるかのいずれかである。
ードウェア集約的であるので、通常は実行不可能であ
る。入力信号の可能な値の全てについて１つのテーブル
が記憶されるとすると、記憶装置の容量が大きくなる
か、あるいは、テーブルの各インデックスが非常に大き
く離れるので、得られる精度が非常に悪くなるか又はイ
ンデックス間を補間するためさらに多くのリソースの使
用による補間が必要になるかのいずれかである。
【０００５】
【発明が解決しようとする課題】このような課題を解決
するためになされた本発明は、デジタル入力信号の数学
的関数としてデジタル出力信号を生成するための方法及
び装置、並びにこの方法を実行するためのコンピュータ
プログラムであって、その関数テーブル用の記憶装置の
容量は小さく、出力信号の基礎となる関数値を高精度で
決定可能なコンピュータプログラムを提供することを目
的とする。
するためになされた本発明は、デジタル入力信号の数学
的関数としてデジタル出力信号を生成するための方法及
び装置、並びにこの方法を実行するためのコンピュータ
プログラムであって、その関数テーブル用の記憶装置の
容量は小さく、出力信号の基礎となる関数値を高精度で
決定可能なコンピュータプログラムを提供することを目
的とする。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１記載の発明は、コンピュータ、デ
ジタル信号処理機又は電子回路を使用してデジタル入力
信号（ｘＬＯＧ（ｋ））の数学的関数としてデジタル出
力信号（ｙＬＯＧ（ｋ）／Ｋ）を生成する方法であっ
て、前記デジタル入力信号（ｘＬＯＧ（ｋ））を増幅又
は減衰して前記数学的関数の絞られた引数の範囲内にあ
る第１の中間信号（Ａ）及び前記デジタル入力信号（ｘ
ＬＯＧ（ｋ））の増幅又は減衰による訂正信号（Ｓｈｉ
ｆｔLOG）をＳｈｉｆｔLOG生成するステップと、前記第
１の中間信号（Ａ）に従って各インデックス（ｘi、ｘ
i+1、ｙi、ｙi+1）に又はその間にテーブル化された関
数値（Ｂ１）をテーブルから読み出し、当該読み出され
テーブル化された関数値（Ｂ１）に従って第２の中間信
号（Ｂ）を生成するステップと、前記訂正信号（Ｓｈｉ
ｆｔLOG）で前記第２の中間信号（Ｂ）を訂正すること
によって前記デジタル出力信号（ｙＬＯＧ（ｋ）／Ｋ）
を生成するステップとを含む方法である。請求項２記載
の発明は、請求項１記載の発明において、前記第１の中
間信号（Ａ）と前記各インデックス（ｘi、ｘi+1、
ｙi、ｙi+1）との偏差に従って補間値（Ｂ２）を生成す
るステップと、前記読み出されテーブル化された関数値
（Ｂ１）と前記補間値（Ｂ２）とを合計することによっ
て前記第２の中間信号（Ｂ）を生成するステップとをさ
らに含むことを特徴とする。請求項３記載の発明は、請
求項２記載の発明において、前記絞られた引数の範囲内
で一定である傾きｍconstを用いて線形補間を行うこと
を特徴とする。請求項４記載の発明は、請求項３記載の
発明において、前記線形補間の際に生じる補間誤差が可
能な限り小さくなるように前記傾きｍconstを選択する
ことを特徴とする。請求項５記載の発明は、請求項４記
載の発明において、前記数学的関数が２を底とする対数
であり、前記絞られた引数の範囲が０．５と１の間であ
り、前記一定の傾きがｍconst＝２であることを特徴と
する。請求項６記載の発明は、請求項２記載の発明にお
いて、前記絞られた引数の範囲において範囲境界
（Ａ1、Ａ2）間の各区分内で一定である傾き
ｍconst.1、ｍc onst.2及びｍconst.3を用いて線形補間
を行うことを特徴とする。請求項７記載の発明は、請求
項６記載の発明において、前記線形補間の際に生じる補
間誤差が可能な限り小さくなるように前記一定の傾きｍ
const.1、ｍconst .2、ｍconst.3を選択することを特徴
とする。請求項８記載の発明は、請求項７記載の発明に
おいて、前記数学的関数が２を底とする対数であり、前
記絞られた引数の範囲が０．５と１の間であり、前記一
定の傾きがｍconst.1＝２＋２-1＋２-3、ｍconst.2＝２
＋２-3及びｍconst.3＝１＋２-3であることを特徴とす
る。請求項９記載の発明は、請求項１乃至８のいずれか
１項記載の発明において、前記デジタル入力信号（ｘＬ
ＯＧ（ｋ））が、前記数学的関数を適用する前に二乗さ
れて合計される実数成分（Ｉ）と虚数成分（Ｑ）とから
なることを特徴とする。請求項１０記載の発明は、請求
項９記載の発明において、前記デジタル入力信号（ｘＬ
ＯＧ（ｋ））の増幅又は減衰を、前記デジタル入力信号
（ｘＬＯＧ（ｋ））の前記実数及び虚数成分（Ｉ、Ｑ）
の二乗の前に少なくとも部分的に行うことを特徴とす
る。請求項１１記載の発明は、請求項１乃至１０のいず
れか１項記載の発明において、前記数学的関数が特定の
底の対数であり、前記訂正信号（ＳｈｉｆｔLOG）が増
幅に用いられる増幅係数（２x）の同じ底の指数（ｘ）
を表し、前記訂正信号（ＳｈｉｆｔLOG）を前記第２の
中間信号（Ｂ）から減算することによって前記訂正を行
うことを特徴とする。請求項１２記載の発明は、デジタ
ル入力信号（ｘＬＯＧ（ｋ））の数学的関数としてデジ
タル出力信号（ｙＬＯＧ（ｋ）／Ｋ）を生成するための
装置（１）であって、前記デジタル入力信号（ｘＬＯＧ
（ｋ））を増幅又は減衰することによって前記数学的関
数の絞られた引数の範囲内にある第１の中間信号
（Ａ）、及び前記デジタル入力信号（ｘＬＯＧ（ｋ））
の増幅又は減衰による訂正信号（ＳｈｉｆｔLOG）を生
成するレベル変更装置（６）と、前記数学的関数のテー
ブル化された関数値が各インデックス（ｘi、ｘi+1、ｙ
i、ｙi+1）に又はその間に記憶される記憶装置（２０）
であって、テーブル化された関数値（Ｂ１）が前記第１
の中間信号（Ａ）に従って前記記憶装置（２０）から読
み出され、第２の中間信号（Ｂ）が前記読み出されテー
ブル化された関数値（Ｂ１）に従って生成される記憶装
置（２０）と、前記訂正信号（ＳｈｉｆｔLOG）で前記
第２の中間信号（Ｂ）を訂正することにより前記デジタ
ル出力信号（ｙＬＯＧ（ｋ）／Ｋ）を生成する訂正手段
（１２）とを含むものである。請求項１３記載の発明
は、請求項１２記載の発明において、前記第１の中間信
号（Ａ）と前記各インデックス（ｘi、ｘi+1、ｙi、ｙ
i+1）との偏差に従って補間値（Ｂ２）を生成する補間
器（３０）と、前記テーブル化された関数値（Ｂ１）と
前記補間値（Ｂ２）とを合計する加算器（２９）とをさ
らに含むことを特徴とする。請求項１４記載の発明は、
請求項１３記載の発明において、前記補間器（３０）に
おいて、前記絞られた引数の範囲の各区分（Ｉ1、Ｉ2、
Ｉ3）内でそれぞれ一定の傾き（ｍconst.1、
ｍconst.2、ｍconst.3）を用いて線形補間が行われ、前
記第１の中間信号（Ａ）と前記各インデックス（ｘi、
ｘi+1、ｙi、ｙi+1）によって規定される参照位置（ｘi
＋ｘi+1／２、ｙi＋ｙi+1／２）との偏差に対応する乗
数（Ａ−ＡＤＲ−Δｘ／２）を、前記中間信号（Ａ）が
位置する区分（Ｉ 1、Ｉ2、Ｉ3）に応じて、該当する区
分（Ｉ1、Ｉ2、Ｉ3）に属する前記一定の傾き（ｍ
const.1、ｍconst.2、ｍconst.3）に乗算する切換え可
能な乗算装置（３１）が設けられていることを特徴とす
る。請求項１５記載の発明は、請求項１４記載の発明に
おいて、前記切換え可能な乗算装置（３１）が、前記乗
数（Ａ−ＡＤＲ−Δｘ／２）のビットの桁をずらすビッ
トシフタ（２２、２４、２６）、マルチプレクサ（２
３、２５）及び加算器（２７、２８）を含むことを特徴
とする。請求項１６記載の発明は、請求項１２乃至１５
のいずれか１項記載の発明において、前記デジタル入力
信号（ｘＬＯＧ（ｋ））の実数成分（Ｉ）及び虚数成分
（Ｑ）を二乗し、二乗された各成分を合計する二乗生成
器（２）が設けられていることを特徴とする。請求項１
７記載の発明は、請求項１６記載の発明において、前記
レベル変更装置（６）が、前記二乗生成器（２）の入力
の前段に配置された第１のレベル変更サブ装置（６ａ）
及び前記二乗生成器（２）の出力の後段に配置された第
２のレベル変更サブ装置（６ｂ）を含み、前記訂正信号
（ＳｈｉｆｔLOG）が、前記第１のレベル変更サブ装置
（６ａ）によって生成される第１の訂正サブ信号（Ｓｈ
ｉｆｔIQ）と前記第２のレベル変更サブ装置（６ｂ）に
よって生成される第２の訂正サブ信号（Ｓｈｉｆ
ｔCORR）とからなることを特徴とする。請求項１８記載
の発明は、請求項１２乃至１７のいずれか１項記載の発
明において、前記数学的関数が特定の底の対数であり、
前記訂正信号（ＳｈｉｆｔLOG）が前記レベル変更装置
で用いられる増幅係数（２ｘ）の同じ底の指数（ｘ）を
表し、前記訂正要素が前記訂正信号（ＳｈｉｆｔLOG）
を前記第２の中間信号（Ｂ）から減算する減算器（１
２）であることを特徴とする。請求項１９記載の発明
は、プログラムがコンピュータ又はデジタル信号処理機
において実施される場合において、請求項１乃至１１の
いずれかに記載の全てのステップを実行可能にするプロ
グラムコード手段を含むコンピュータプログラムであ
る。請求項２０記載の発明は、請求項１乃至１１のいず
れかに記載の全てのステップを実行可能にするプログラ
ムコード手段を含むコンピュータプログラムが格納され
た機械可読のデータ媒体である。請求項２１記載の発明
は、プログラムがコンピュータ又はデジタル信号処理機
において実施される場合において、請求項１乃至１１の
いずれかに記載の全てのステップを実行するための機械
可読の媒体に格納されたプログラムコード手段を含むコ
ンピュータプログラム製品である。
めになされた請求項１記載の発明は、コンピュータ、デ
ジタル信号処理機又は電子回路を使用してデジタル入力
信号（ｘＬＯＧ（ｋ））の数学的関数としてデジタル出
力信号（ｙＬＯＧ（ｋ）／Ｋ）を生成する方法であっ
て、前記デジタル入力信号（ｘＬＯＧ（ｋ））を増幅又
は減衰して前記数学的関数の絞られた引数の範囲内にあ
る第１の中間信号（Ａ）及び前記デジタル入力信号（ｘ
ＬＯＧ（ｋ））の増幅又は減衰による訂正信号（Ｓｈｉ
ｆｔLOG）をＳｈｉｆｔLOG生成するステップと、前記第
１の中間信号（Ａ）に従って各インデックス（ｘi、ｘ
i+1、ｙi、ｙi+1）に又はその間にテーブル化された関
数値（Ｂ１）をテーブルから読み出し、当該読み出され
テーブル化された関数値（Ｂ１）に従って第２の中間信
号（Ｂ）を生成するステップと、前記訂正信号（Ｓｈｉ
ｆｔLOG）で前記第２の中間信号（Ｂ）を訂正すること
によって前記デジタル出力信号（ｙＬＯＧ（ｋ）／Ｋ）
を生成するステップとを含む方法である。請求項２記載
の発明は、請求項１記載の発明において、前記第１の中
間信号（Ａ）と前記各インデックス（ｘi、ｘi+1、
ｙi、ｙi+1）との偏差に従って補間値（Ｂ２）を生成す
るステップと、前記読み出されテーブル化された関数値
（Ｂ１）と前記補間値（Ｂ２）とを合計することによっ
て前記第２の中間信号（Ｂ）を生成するステップとをさ
らに含むことを特徴とする。請求項３記載の発明は、請
求項２記載の発明において、前記絞られた引数の範囲内
で一定である傾きｍconstを用いて線形補間を行うこと
を特徴とする。請求項４記載の発明は、請求項３記載の
発明において、前記線形補間の際に生じる補間誤差が可
能な限り小さくなるように前記傾きｍconstを選択する
ことを特徴とする。請求項５記載の発明は、請求項４記
載の発明において、前記数学的関数が２を底とする対数
であり、前記絞られた引数の範囲が０．５と１の間であ
り、前記一定の傾きがｍconst＝２であることを特徴と
する。請求項６記載の発明は、請求項２記載の発明にお
いて、前記絞られた引数の範囲において範囲境界
（Ａ1、Ａ2）間の各区分内で一定である傾き
ｍconst.1、ｍc onst.2及びｍconst.3を用いて線形補間
を行うことを特徴とする。請求項７記載の発明は、請求
項６記載の発明において、前記線形補間の際に生じる補
間誤差が可能な限り小さくなるように前記一定の傾きｍ
const.1、ｍconst .2、ｍconst.3を選択することを特徴
とする。請求項８記載の発明は、請求項７記載の発明に
おいて、前記数学的関数が２を底とする対数であり、前
記絞られた引数の範囲が０．５と１の間であり、前記一
定の傾きがｍconst.1＝２＋２-1＋２-3、ｍconst.2＝２
＋２-3及びｍconst.3＝１＋２-3であることを特徴とす
る。請求項９記載の発明は、請求項１乃至８のいずれか
１項記載の発明において、前記デジタル入力信号（ｘＬ
ＯＧ（ｋ））が、前記数学的関数を適用する前に二乗さ
れて合計される実数成分（Ｉ）と虚数成分（Ｑ）とから
なることを特徴とする。請求項１０記載の発明は、請求
項９記載の発明において、前記デジタル入力信号（ｘＬ
ＯＧ（ｋ））の増幅又は減衰を、前記デジタル入力信号
（ｘＬＯＧ（ｋ））の前記実数及び虚数成分（Ｉ、Ｑ）
の二乗の前に少なくとも部分的に行うことを特徴とす
る。請求項１１記載の発明は、請求項１乃至１０のいず
れか１項記載の発明において、前記数学的関数が特定の
底の対数であり、前記訂正信号（ＳｈｉｆｔLOG）が増
幅に用いられる増幅係数（２x）の同じ底の指数（ｘ）
を表し、前記訂正信号（ＳｈｉｆｔLOG）を前記第２の
中間信号（Ｂ）から減算することによって前記訂正を行
うことを特徴とする。請求項１２記載の発明は、デジタ
ル入力信号（ｘＬＯＧ（ｋ））の数学的関数としてデジ
タル出力信号（ｙＬＯＧ（ｋ）／Ｋ）を生成するための
装置（１）であって、前記デジタル入力信号（ｘＬＯＧ
（ｋ））を増幅又は減衰することによって前記数学的関
数の絞られた引数の範囲内にある第１の中間信号
（Ａ）、及び前記デジタル入力信号（ｘＬＯＧ（ｋ））
の増幅又は減衰による訂正信号（ＳｈｉｆｔLOG）を生
成するレベル変更装置（６）と、前記数学的関数のテー
ブル化された関数値が各インデックス（ｘi、ｘi+1、ｙ
i、ｙi+1）に又はその間に記憶される記憶装置（２０）
であって、テーブル化された関数値（Ｂ１）が前記第１
の中間信号（Ａ）に従って前記記憶装置（２０）から読
み出され、第２の中間信号（Ｂ）が前記読み出されテー
ブル化された関数値（Ｂ１）に従って生成される記憶装
置（２０）と、前記訂正信号（ＳｈｉｆｔLOG）で前記
第２の中間信号（Ｂ）を訂正することにより前記デジタ
ル出力信号（ｙＬＯＧ（ｋ）／Ｋ）を生成する訂正手段
（１２）とを含むものである。請求項１３記載の発明
は、請求項１２記載の発明において、前記第１の中間信
号（Ａ）と前記各インデックス（ｘi、ｘi+1、ｙi、ｙ
i+1）との偏差に従って補間値（Ｂ２）を生成する補間
器（３０）と、前記テーブル化された関数値（Ｂ１）と
前記補間値（Ｂ２）とを合計する加算器（２９）とをさ
らに含むことを特徴とする。請求項１４記載の発明は、
請求項１３記載の発明において、前記補間器（３０）に
おいて、前記絞られた引数の範囲の各区分（Ｉ1、Ｉ2、
Ｉ3）内でそれぞれ一定の傾き（ｍconst.1、
ｍconst.2、ｍconst.3）を用いて線形補間が行われ、前
記第１の中間信号（Ａ）と前記各インデックス（ｘi、
ｘi+1、ｙi、ｙi+1）によって規定される参照位置（ｘi
＋ｘi+1／２、ｙi＋ｙi+1／２）との偏差に対応する乗
数（Ａ−ＡＤＲ−Δｘ／２）を、前記中間信号（Ａ）が
位置する区分（Ｉ 1、Ｉ2、Ｉ3）に応じて、該当する区
分（Ｉ1、Ｉ2、Ｉ3）に属する前記一定の傾き（ｍ
const.1、ｍconst.2、ｍconst.3）に乗算する切換え可
能な乗算装置（３１）が設けられていることを特徴とす
る。請求項１５記載の発明は、請求項１４記載の発明に
おいて、前記切換え可能な乗算装置（３１）が、前記乗
数（Ａ−ＡＤＲ−Δｘ／２）のビットの桁をずらすビッ
トシフタ（２２、２４、２６）、マルチプレクサ（２
３、２５）及び加算器（２７、２８）を含むことを特徴
とする。請求項１６記載の発明は、請求項１２乃至１５
のいずれか１項記載の発明において、前記デジタル入力
信号（ｘＬＯＧ（ｋ））の実数成分（Ｉ）及び虚数成分
（Ｑ）を二乗し、二乗された各成分を合計する二乗生成
器（２）が設けられていることを特徴とする。請求項１
７記載の発明は、請求項１６記載の発明において、前記
レベル変更装置（６）が、前記二乗生成器（２）の入力
の前段に配置された第１のレベル変更サブ装置（６ａ）
及び前記二乗生成器（２）の出力の後段に配置された第
２のレベル変更サブ装置（６ｂ）を含み、前記訂正信号
（ＳｈｉｆｔLOG）が、前記第１のレベル変更サブ装置
（６ａ）によって生成される第１の訂正サブ信号（Ｓｈ
ｉｆｔIQ）と前記第２のレベル変更サブ装置（６ｂ）に
よって生成される第２の訂正サブ信号（Ｓｈｉｆ
ｔCORR）とからなることを特徴とする。請求項１８記載
の発明は、請求項１２乃至１７のいずれか１項記載の発
明において、前記数学的関数が特定の底の対数であり、
前記訂正信号（ＳｈｉｆｔLOG）が前記レベル変更装置
で用いられる増幅係数（２ｘ）の同じ底の指数（ｘ）を
表し、前記訂正要素が前記訂正信号（ＳｈｉｆｔLOG）
を前記第２の中間信号（Ｂ）から減算する減算器（１
２）であることを特徴とする。請求項１９記載の発明
は、プログラムがコンピュータ又はデジタル信号処理機
において実施される場合において、請求項１乃至１１の
いずれかに記載の全てのステップを実行可能にするプロ
グラムコード手段を含むコンピュータプログラムであ
る。請求項２０記載の発明は、請求項１乃至１１のいず
れかに記載の全てのステップを実行可能にするプログラ
ムコード手段を含むコンピュータプログラムが格納され
た機械可読のデータ媒体である。請求項２１記載の発明
は、プログラムがコンピュータ又はデジタル信号処理機
において実施される場合において、請求項１乃至１１の
いずれかに記載の全てのステップを実行するための機械
可読の媒体に格納されたプログラムコード手段を含むコ
ンピュータプログラム製品である。
【０００７】本発明においては、数学的関数の絞られた
引数の範囲だけが用いられる。すなわち、入力信号の値
の許容される範囲に比べて、関数がテーブル化された引
数の値の範囲はかなり限定されている。この絞られた引
数の範囲内では、限られた量の記憶装置のスペースを使
用しても関数値を互いに比較的密接させてテーブル化す
ることができる。入力信号のレベルは、適切な増幅又は
減衰によって、テーブルに供給される信号が数学的関数
がテーブル化された絞られた引数の範囲内にあるように
修正される。増幅又は減衰係数は、訂正信号を生成する
ために用いられ、これによって、テーブル化され必要に
応じて補間された関数値からなる出力信号が訂正され
る。
引数の範囲だけが用いられる。すなわち、入力信号の値
の許容される範囲に比べて、関数がテーブル化された引
数の値の範囲はかなり限定されている。この絞られた引
数の範囲内では、限られた量の記憶装置のスペースを使
用しても関数値を互いに比較的密接させてテーブル化す
ることができる。入力信号のレベルは、適切な増幅又は
減衰によって、テーブルに供給される信号が数学的関数
がテーブル化された絞られた引数の範囲内にあるように
修正される。増幅又は減衰係数は、訂正信号を生成する
ために用いられ、これによって、テーブル化され必要に
応じて補間された関数値からなる出力信号が訂正され
る。
【０００８】本発明によれば、更なる有利な改良を可能
にする。すなわち、テーブル化された関数値間の線形補
間が好適に用いられる。絞られた引数の範囲全体にわた
って線形補間のために均一で一定の傾きを用いるか、又
は、絞られた引数の範囲をそれぞれの中で一定の傾きが
線形補間のために用いられるいくつかの区分に分割する
かのいずれかによってかなりの簡略化を達成することが
できる。各インデックスでの差分商に基づいて傾きが別
々に決定される線形補間に対して、上記の線形補間の実
行によってかなりの簡略化が達成される。テーブル化さ
れた関数値の許容される引数の範囲は、入力信号の値の
許容される範囲と比べて非常に狭いので、この線形補間
の簡略化に必然的に伴う精度の損失は小さい。
にする。すなわち、テーブル化された関数値間の線形補
間が好適に用いられる。絞られた引数の範囲全体にわた
って線形補間のために均一で一定の傾きを用いるか、又
は、絞られた引数の範囲をそれぞれの中で一定の傾きが
線形補間のために用いられるいくつかの区分に分割する
かのいずれかによってかなりの簡略化を達成することが
できる。各インデックスでの差分商に基づいて傾きが別
々に決定される線形補間に対して、上記の線形補間の実
行によってかなりの簡略化が達成される。テーブル化さ
れた関数値の許容される引数の範囲は、入力信号の値の
許容される範囲と比べて非常に狭いので、この線形補間
の簡略化に必然的に伴う精度の損失は小さい。
【０００９】複素数入力信号の絶対値の二乗をまず計算
する場合、信号の絶対値を二乗する前に少なくとも部分
的に入力信号の粗雑な増幅又は減衰を行い、前述の絶対
値の二乗の後で適切な場合には細かい増幅又は減衰を行
ってそれに応じて訂正信号を調節するのが有利である。
する場合、信号の絶対値を二乗する前に少なくとも部分
的に入力信号の粗雑な増幅又は減衰を行い、前述の絶対
値の二乗の後で適切な場合には細かい増幅又は減衰を行
ってそれに応じて訂正信号を調節するのが有利である。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。図１は、本発明の方法を実施するための
本発明による装置１の第１の実施例を示す。
細に説明する。図１は、本発明の方法を実施するための
本発明による装置１の第１の実施例を示す。
【００１１】図示された実施例において、装置１は、サ
ンプル・シーケンスからなるデジタル入力信号ｘＬＯＧ
（ｋ）に基づき、同様にサンプル・シーケンスからなる
デジタル出力信号ｙＬＯＧ（ｋ）／Ｋを生成する機能を
有している。
ンプル・シーケンスからなるデジタル入力信号ｘＬＯＧ
（ｋ）に基づき、同様にサンプル・シーケンスからなる
デジタル出力信号ｙＬＯＧ（ｋ）／Ｋを生成する機能を
有している。
【００１２】ここで、出力信号ｙＬＯＧ（ｋ）／Ｋのサ
ンプル値は、入力信号ｘＬＯＧ（ｋ）のサンプル値の２
を底とする対数である。
ンプル値は、入力信号ｘＬＯＧ（ｋ）のサンプル値の２
を底とする対数である。
【００１３】２を底とする対数は１０を底とする対数と
定数Ｋだけ異なるので、サンプル・シーケンスｙＬＯＧ
（ｋ）は、入力信号ｘＬＯＧ（ｋ）のサンプル・シーケ
ンスの１０を底とする対数を表す。
定数Ｋだけ異なるので、サンプル・シーケンスｙＬＯＧ
（ｋ）は、入力信号ｘＬＯＧ（ｋ）のサンプル・シーケ
ンスの１０を底とする対数を表す。
【００１４】本発明は、任意の数学的関数、特に単調関
数に適しているもので、対数を伴う応用例に限定される
ものではない。
数に適しているもので、対数を伴う応用例に限定される
ものではない。
【００１５】図１に示す実施例では、まず、二乗生成器
２において入力信号ｘＬＯＧ（ｋ）の絶対値の二乗が生
成される。なお、入力信号ｘＬＯＧ（ｋ）の対数が直接
決定される応用例では、この二乗生成器２を省略するこ
とができる。
２において入力信号ｘＬＯＧ（ｋ）の絶対値の二乗が生
成される。なお、入力信号ｘＬＯＧ（ｋ）の対数が直接
決定される応用例では、この二乗生成器２を省略するこ
とができる。
【００１６】二乗生成器２は、複素数入力信号ｘＬＯＧ
（ｋ）の実数成分Ｉを二乗する第１の乗算器３及び複素
数入力信号ｘＬＯＧ（ｋ）の虚数成分Ｑを二乗する第２
の乗算器４を含む。
（ｋ）の実数成分Ｉを二乗する第１の乗算器３及び複素
数入力信号ｘＬＯＧ（ｋ）の虚数成分Ｑを二乗する第２
の乗算器４を含む。
【００１７】第１の乗算器３及び第２の乗算器４によっ
て二乗された各成分は、加算器５において合計され、こ
れにより二乗生成器２において入力信号ｘＬＯＧ（ｋ）
の絶対値の二乗｜ｘＬＯＧ（ｋ）｜2が得られる。この
値を有するデータは、レベル変更装置６へ送られる。
て二乗された各成分は、加算器５において合計され、こ
れにより二乗生成器２において入力信号ｘＬＯＧ（ｋ）
の絶対値の二乗｜ｘＬＯＧ（ｋ）｜2が得られる。この
値を有するデータは、レベル変更装置６へ送られる。
【００１８】レベル変更装置６は、結果として得られる
第１の中間信号Ａが、数学的関数、すなわち本実施例に
おいては２を底とする対数の所定の絞られた引数の範囲
内にあるように、入力信号ｘＬＯＧ（ｋ）又は本実施例
においては入力信号ｘＬＯＧ（ｋ）の絶対値の二乗を増
幅する機能を有している。
第１の中間信号Ａが、数学的関数、すなわち本実施例に
おいては２を底とする対数の所定の絞られた引数の範囲
内にあるように、入力信号ｘＬＯＧ（ｋ）又は本実施例
においては入力信号ｘＬＯＧ（ｋ）の絶対値の二乗を増
幅する機能を有している。
【００１９】この場合、底を２とする対数の絞られた引
数の範囲は、好ましくは区間［０．５，１）である。
数の範囲は、好ましくは区間［０．５，１）である。
【００２０】図示された本実施例の場合、増幅は入力信
号の絶対値の二乗を表すビットの桁をずらすこと（ビッ
トシフト）によって行われる。このため、まず、決定装
置７は以下に記載される方法を用い、入力信号の絶対値
の二乗が絞られた引数の範囲［０．５，１）内に入るよ
うに、その入力信号の絶対値の二乗の桁をずらさなけれ
ばならないビットの数ｓｈｉｆｔLOGを決定する。した
がって、このシフトビットの数ｓｈｉｆｔLOGは、関数
値を後に訂正する必要のある信号である。
号の絶対値の二乗を表すビットの桁をずらすこと（ビッ
トシフト）によって行われる。このため、まず、決定装
置７は以下に記載される方法を用い、入力信号の絶対値
の二乗が絞られた引数の範囲［０．５，１）内に入るよ
うに、その入力信号の絶対値の二乗の桁をずらさなけれ
ばならないビットの数ｓｈｉｆｔLOGを決定する。した
がって、このシフトビットの数ｓｈｉｆｔLOGは、関数
値を後に訂正する必要のある信号である。
【００２１】一般に、増幅係数は底２の奇数乗の場合も
あり得るが、その場合はビットシフトによる増幅及びそ
の後の単純な減算による訂正はできない。これに対し、
増幅がビットシフトによってなされる場合は、図１に示
すように、乗算器ではなくビットシフタ８を用いること
ができる。図中、ビットシフタ８は、累乗器９及び乗算
器１０として描かれている。この場合、負の増幅（減
衰）を行うことも可能である。
あり得るが、その場合はビットシフトによる増幅及びそ
の後の単純な減算による訂正はできない。これに対し、
増幅がビットシフトによってなされる場合は、図１に示
すように、乗算器ではなくビットシフタ８を用いること
ができる。図中、ビットシフタ８は、累乗器９及び乗算
器１０として描かれている。この場合、負の増幅（減
衰）を行うことも可能である。
【００２２】レベル変更装置６から出力される第１の中
間信号Ａは、第１の中間信号Ａのサンプル値に対応する
数学的関数の値を第２の中間信号Ｂとして出力する関数
値決定装置１１へ送出される。
間信号Ａは、第１の中間信号Ａのサンプル値に対応する
数学的関数の値を第２の中間信号Ｂとして出力する関数
値決定装置１１へ送出される。
【００２３】図示された本実施例では、関数値決定装置
１１は、第１の中間信号Ａについて、２を底とする対数
を算出し、第２の中間信号Ｂとして生成する機能を有し
ている。
１１は、第１の中間信号Ａについて、２を底とする対数
を算出し、第２の中間信号Ｂとして生成する機能を有し
ている。
【００２４】第２の中間信号Ｂは、訂正信号ｓｈｉｆｔ
LOGによって訂正される。このためには、本来第２の中
間信号Ｂと同じ数学的関数即ち２を底とする対数を用い
て訂正信号を決定しなければならない。
LOGによって訂正される。このためには、本来第２の中
間信号Ｂと同じ数学的関数即ち２を底とする対数を用い
て訂正信号を決定しなければならない。
【００２５】しかし、本実施例のように、増幅係数が底
２の整数乗である場合には、値ｓｈｉｆｔLOGは底２の
累乗となり、訂正は単に減算器（訂正手段）１２におい
て第２の中間信号Ｂから訂正信号ｓｈｉｆｔLOGを減算
することによって行うことができる。
２の整数乗である場合には、値ｓｈｉｆｔLOGは底２の
累乗となり、訂正は単に減算器（訂正手段）１２におい
て第２の中間信号Ｂから訂正信号ｓｈｉｆｔLOGを減算
することによって行うことができる。
【００２６】このような演算によって、出力信号ｙＬＯ
Ｇ（ｋ）／Ｋが得られる。対数ではなく別の数学的関数
を用いる場合は、減算器１２の代わりに適切な別の訂正
手段を用いなければならない。
Ｇ（ｋ）／Ｋが得られる。対数ではなく別の数学的関数
を用いる場合は、減算器１２の代わりに適切な別の訂正
手段を用いなければならない。
【００２７】ここでは、絶対値のみが必要であり、また
対数は続いて決定されるので、決定されるのは絶対値で
はなく絶対値の二乗である。そして、対数によれば、べ
き乗は、式（１）に示されるように、一定の係数の違い
になる。
対数は続いて決定されるので、決定されるのは絶対値で
はなく絶対値の二乗である。そして、対数によれば、べ
き乗は、式（１）に示されるように、一定の係数の違い
になる。
【００２８】
【数１】
【００２９】ｘＬＯＧ（ｋ）の絶対値の二乗は、単に式
（２）に示される加算によって決定することができる。
（２）に示される加算によって決定することができる。
【００３０】
【数２】
【００３１】対数はテーブル法によって決定される。し
かし、テーブルを用いるとｙＬＯＧ（ｋ）の近似値しか
得られない。近似による誤差は、例えば０．００１ｄＢ
より小さくなければならない。テーブル法だけを用いて
対数の値の範囲全体にわたってこのような高精度を達成
するためには、非常に大きなテーブル（およそ１２０Ｋ
ワード）を実現することが必要となる。テーブルのサイ
ズは本発明の簡略効果によって著しく低減させることが
できる。
かし、テーブルを用いるとｙＬＯＧ（ｋ）の近似値しか
得られない。近似による誤差は、例えば０．００１ｄＢ
より小さくなければならない。テーブル法だけを用いて
対数の値の範囲全体にわたってこのような高精度を達成
するためには、非常に大きなテーブル（およそ１２０Ｋ
ワード）を実現することが必要となる。テーブルのサイ
ズは本発明の簡略効果によって著しく低減させることが
できる。
【００３２】１つの重要な簡略化としては、テーブル入
力においてビットシフタ８を用いることがあげられる。
テーブルの入力値（絶対値の二乗の計算結果）は、入力
値（第１の中間信号Ａ）が式（３）に示される値の範囲
内になるまで係数２で乗算される。
力においてビットシフタ８を用いることがあげられる。
テーブルの入力値（絶対値の二乗の計算結果）は、入力
値（第１の中間信号Ａ）が式（３）に示される値の範囲
内になるまで係数２で乗算される。
【００３３】
【数３】
【００３４】対数生成器への入力の際に行われる乗算
は、式（４）に示される出力の際の減算によって取り消
すことができる。
は、式（４）に示される出力の際の減算によって取り消
すことができる。
【００３５】
【数４】
【００３６】このため、テーブルは入力値の範囲［０．
５，１）だけを包含すればよい。底１０を有する対数の
場合、２の累乗の対数
５，１）だけを包含すればよい。底１０を有する対数の
場合、２の累乗の対数
【００３７】
【数５】
【００３８】を与えるテーブルを作成しなければならな
いと思われるが、これは２を底とする対数を用いること
によって回避することができる。この関係は、式（５）
に示すとおりである。
いと思われるが、これは２を底とする対数を用いること
によって回避することができる。この関係は、式（５）
に示すとおりである。
【００３９】
【数６】
【００４０】これにより、２の累乗を与えるテーブルは
必要なく、シフト係数ｓｈｉｆｔLO Gを直接に減算する
ことができる。出力信号ｙＬＯＧ（ｋ）においては、式
（６）に示される係数を考慮することができる。
必要なく、シフト係数ｓｈｉｆｔLO Gを直接に減算する
ことができる。出力信号ｙＬＯＧ（ｋ）においては、式
（６）に示される係数を考慮することができる。
【００４１】
【数７】
【００４２】図１のブロック図においては、絶対値の二
乗を計算するため、大きなワードサイズを有する２つの
乗算器３及び４が必要である。いったん絶対値の二乗が
計算されると、その結果は、対数を規定するテーブルの
範囲（絞られた引数の範囲）内になるまでシフトによっ
て増幅される。絶対値の二乗が計算される前にこの増幅
が行われると、乗算器３、４は、大きなワードサイズを
有さなくてよい。この場合には、式（７）の関係が適用
される。
乗を計算するため、大きなワードサイズを有する２つの
乗算器３及び４が必要である。いったん絶対値の二乗が
計算されると、その結果は、対数を規定するテーブルの
範囲（絞られた引数の範囲）内になるまでシフトによっ
て増幅される。絶対値の二乗が計算される前にこの増幅
が行われると、乗算器３、４は、大きなワードサイズを
有さなくてよい。この場合には、式（７）の関係が適用
される。
【００４３】
【数８】
【００４４】｜ｘＬＯＧ（ｋ）｜2が非常に大きい場合
は、絶対値の二乗を計算するためにさほど大きな乗算器
を用いる必要はない。対数が例えば０．００１ｄＢまで
で精度よく決定される場合、計算における僅かな誤差は
許容可能である。
は、絶対値の二乗を計算するためにさほど大きな乗算器
を用いる必要はない。対数が例えば０．００１ｄＢまで
で精度よく決定される場合、計算における僅かな誤差は
許容可能である。
【００４５】しかし、この絶対値の二乗が小さい（つま
り入力値もまた小さい）場合は、乗算器のワードサイズ
を低減させると重要な誤差をもたらすことになる。これ
は後の増幅を乗算器の前の位置に移動させることにより
回避することができる。
り入力値もまた小さい）場合は、乗算器のワードサイズ
を低減させると重要な誤差をもたらすことになる。これ
は後の増幅を乗算器の前の位置に移動させることにより
回避することができる。
【００４６】なお、二乗が計算されるまではどのシフト
係数ｓｈｉｆｔLOGが得られるかがわからないという問
題がある。つまり、二乗はこのシフト係数が決定される
前に計算しなければならない。しかし、入力値自体から
シフト係数の非常に良好な推定値を計算することができ
る。絶対値の二乗の計算への入力において、入力値は、
式（８）に示されるシフト係数ｓｈｉｆｔIQによって増
幅される。
係数ｓｈｉｆｔLOGが得られるかがわからないという問
題がある。つまり、二乗はこのシフト係数が決定される
前に計算しなければならない。しかし、入力値自体から
シフト係数の非常に良好な推定値を計算することができ
る。絶対値の二乗の計算への入力において、入力値は、
式（８）に示されるシフト係数ｓｈｉｆｔIQによって増
幅される。
【００４７】
【数９】
【００４８】シフト係数ｓｈｉｆｔIQは、入力値の範囲
を最適に活用するように選択される。これは、実数又は
虚数部分のいずれか一方が以下の不等式（９）の１つを
満たす場合に適用される。
を最適に活用するように選択される。これは、実数又は
虚数部分のいずれか一方が以下の不等式（９）の１つを
満たす場合に適用される。
【００４９】
【数１０】
【００５０】これら実数又は虚数部分のいずれか一方が
上記の値の範囲を出るまでは増幅を進めてはならない。
したがって、不等式（１０）の関係も満たさなければな
らない。
上記の値の範囲を出るまでは増幅を進めてはならない。
したがって、不等式（１０）の関係も満たさなければな
らない。
【００５１】
【数１１】
【００５２】これらの最初は複雑に思われる規則は、簡
単な方法で実行することができる。ビットシフトは例え
ば５つのステップで行われる。これらのステップのシフ
ト係数は、１６、８、４、２及び１である。係数１６に
よるシフトがまず最初に行われる。各ステップにおいて
は、そのシフトによって押し出された先頭ビット（ＭＳ
Ｂ：Most Significant Bits）の全てが同一であること
を確認しさえすればよい。
単な方法で実行することができる。ビットシフトは例え
ば５つのステップで行われる。これらのステップのシフ
ト係数は、１６、８、４、２及び１である。係数１６に
よるシフトがまず最初に行われる。各ステップにおいて
は、そのシフトによって押し出された先頭ビット（ＭＳ
Ｂ：Most Significant Bits）の全てが同一であること
を確認しさえすればよい。
【００５３】不等式（９）及び（１０）から導き出され
る規則に適合していれば、絶対値の二乗の値の範囲は、
式（１１）に示されるようになる。
る規則に適合していれば、絶対値の二乗の値の範囲は、
式（１１）に示されるようになる。
【００５４】
【数１２】
【００５５】不等式（３）によれば、テーブルへの入力
値は、区間［０．５，１）の間になければならない。こ
のため、不等式（１２）に示される別の３段階のビット
シフタを提供しなければならない。
値は、区間［０．５，１）の間になければならない。こ
のため、不等式（１２）に示される別の３段階のビット
シフタを提供しなければならない。
【００５６】
【数１３】
【００５７】図２は、上述の２段階増幅を用いて本発明
方法を実行するための本発明装置の第２の実施例を示す
ブロック図である。以下、図１と同じ要素には同じ参照
符号を付し、重複する説明を省略する。
方法を実行するための本発明装置の第２の実施例を示す
ブロック図である。以下、図１と同じ要素には同じ参照
符号を付し、重複する説明を省略する。
【００５８】図２の実施例において、レベル変更装置６
は、二乗生成器２への入力の前段に配置された第１のレ
ベル変更サブ装置６ａと、二乗生成器２の出力の後段に
配置された第２のレベル変更サブ装置６ｂを有してい
る。
は、二乗生成器２への入力の前段に配置された第１のレ
ベル変更サブ装置６ａと、二乗生成器２の出力の後段に
配置された第２のレベル変更サブ装置６ｂを有してい
る。
【００５９】訂正信号ｓｈｉｆｔLOGは、第１のレベル
変更サブ装置６ａによって生成された第１の訂正サブ信
号ｓｈｉｆｔIQと、第２のレベル変更サブ装置６ｂによ
って生成された第２の訂正サブ信号ｓｈｉｆｔcorrとか
らなる。
変更サブ装置６ａによって生成された第１の訂正サブ信
号ｓｈｉｆｔIQと、第２のレベル変更サブ装置６ｂによ
って生成された第２の訂正サブ信号ｓｈｉｆｔcorrとか
らなる。
【００６０】ここで、第１の訂正サブ信号ｓｈｉｆｔIQ
は、乗算器として表されたビットシフタ１３において不
等式（１２）で定められた係数２で乗算され、その結果
が加算器１４において第２の訂正サブ信号ｓｈｉｆｔｃ
ｏｒｒに加算されて、結果として訂正信号ｓｈｉｆｔ
LOGが生じる。
は、乗算器として表されたビットシフタ１３において不
等式（１２）で定められた係数２で乗算され、その結果
が加算器１４において第２の訂正サブ信号ｓｈｉｆｔｃ
ｏｒｒに加算されて、結果として訂正信号ｓｈｉｆｔ
LOGが生じる。
【００６１】図４は、図１及び図２の実施例で用いられ
る関数値決定装置１１の詳細図である。ここで、関数値
決定装置１１の入力に中間信号Ａが供給される。最上位
ビットＭＳＢのいくつか、例えば上位８ビットが、アド
レスワードＡＤＲを形成し、これがＲＯＭ（読み取り専
用メモリ）などの記憶装置２０へと送られる。
る関数値決定装置１１の詳細図である。ここで、関数値
決定装置１１の入力に中間信号Ａが供給される。最上位
ビットＭＳＢのいくつか、例えば上位８ビットが、アド
レスワードＡＤＲを形成し、これがＲＯＭ（読み取り専
用メモリ）などの記憶装置２０へと送られる。
【００６２】記憶装置２０のインデックスに又は好まし
くはインデックスの間に記憶されるのは、表示される数
学的関数の値すなわち例えば実施例では２を底とする対
数である。
くはインデックスの間に記憶されるのは、表示される数
学的関数の値すなわち例えば実施例では２を底とする対
数である。
【００６３】上述したように、第１の中間信号Ａの生成
の際における入力信号の増幅又は減衰によって、第１の
中間信号Ａは、確実に数学的関数の絞られた引数の範囲
内すなわち実施例では区間［０．５，１）内にあるよう
になる。
の際における入力信号の増幅又は減衰によって、第１の
中間信号Ａは、確実に数学的関数の絞られた引数の範囲
内すなわち実施例では区間［０．５，１）内にあるよう
になる。
【００６４】記憶装置２０に対して所定の記憶容量を想
定すると、絞られた引数の範囲によってインデックスを
互いに比較的近接して置くことができ、その結果、まさ
に引数の範囲を絞ることによってインデックスに又はそ
の間にテーブル化された関数値Ｂ１がより高精度にな
る。
定すると、絞られた引数の範囲によってインデックスを
互いに比較的近接して置くことができ、その結果、まさ
に引数の範囲を絞ることによってインデックスに又はそ
の間にテーブル化された関数値Ｂ１がより高精度にな
る。
【００６５】本実施例では、テーブル化された関数値Ｂ
１の間で線形補間すなわち一次補間を行うことよってさ
らに精度が高まる。しかし、本発明はこれに限られず、
線形補間に用いられる直線の傾きは、テーブルの各イン
デックスについて個別に、例えば差分商を生成するなど
して、考慮されることはなく、引数の範囲全体について
均一な直線の傾きが用いられたり、引数の範囲が複数の
区分に分けられ、そのそれぞれの中で直線の傾きが一定
であったりする。
１の間で線形補間すなわち一次補間を行うことよってさ
らに精度が高まる。しかし、本発明はこれに限られず、
線形補間に用いられる直線の傾きは、テーブルの各イン
デックスについて個別に、例えば差分商を生成するなど
して、考慮されることはなく、引数の範囲全体について
均一な直線の傾きが用いられたり、引数の範囲が複数の
区分に分けられ、そのそれぞれの中で直線の傾きが一定
であったりする。
【００６６】図７は、この線形補間の手順を明らかにす
るための説明図である。図７に示すグラフは、第１の中
間信号Ａの関数としての２を底とする対数を表してい
る。関数値Ｂ１は、記憶装置２０において、インデック
スｘi，ｘi+1の間や、インデックスｘj，ｘj+1の間など
にそれぞれテーブル化される。線形補間はこれらのテー
ブル化された関数値の間で行われる。補間に用いられる
直線を図７に示す。この直線の傾きはインデックスの位
置とは無関係で常に一定であることが理解される。
るための説明図である。図７に示すグラフは、第１の中
間信号Ａの関数としての２を底とする対数を表してい
る。関数値Ｂ１は、記憶装置２０において、インデック
スｘi，ｘi+1の間や、インデックスｘj，ｘj+1の間など
にそれぞれテーブル化される。線形補間はこれらのテー
ブル化された関数値の間で行われる。補間に用いられる
直線を図７に示す。この直線の傾きはインデックスの位
置とは無関係で常に一定であることが理解される。
【００６７】図３は、テーブル化誤差εTAB（ｉ）／Ｋ
について、関数値を記憶装置２０において各インデック
スｘiやｘi+1等ではなくそれらの間の位置、すなわち例
えば（ｘi＋ｘi+1）／２という位置に記憶することがよ
り有利であることを明らかにしている。このことはテー
ブル化誤差εTAB（ｉ）／Ｋを半減させる。
について、関数値を記憶装置２０において各インデック
スｘiやｘi+1等ではなくそれらの間の位置、すなわち例
えば（ｘi＋ｘi+1）／２という位置に記憶することがよ
り有利であることを明らかにしている。このことはテー
ブル化誤差εTAB（ｉ）／Ｋを半減させる。
【００６８】絞られた引数の範囲全体にわたって均一で
一定の傾きｍconstが線形補間に用いられ、数学的関数
が２を底とする対数であり絞られた引数の範囲が０．５
と１の間にある場合には、最大補間誤差が最小となる一
定の傾きｍconstは、式（１３）に示される値となるこ
とを実証可能である。
一定の傾きｍconstが線形補間に用いられ、数学的関数
が２を底とする対数であり絞られた引数の範囲が０．５
と１の間にある場合には、最大補間誤差が最小となる一
定の傾きｍconstは、式（１３）に示される値となるこ
とを実証可能である。
【００６９】
【数１４】
【００７０】しかし、端数を切り捨てた一定の傾きｍ
const＝２の方が現実的である。ｍcon st＝２のときに生
じる出力信号ｙＬＯＧ（ｘ）の誤差は、図５において第
１の中間信号Ａの関数として表されている。
const＝２の方が現実的である。ｍcon st＝２のときに生
じる出力信号ｙＬＯＧ（ｘ）の誤差は、図５において第
１の中間信号Ａの関数として表されている。
【００７１】上述したように、補間誤差は、引数の範囲
を、各区分内では一定だが互いの区分では異なる傾きを
有する複数の区分Ｉ1、Ｉ2、Ｉ3に分けることによっ
て、よりいっそう低減させることができる。例えば、絞
られた引数の範囲［０．５，１）は、式（１４）に示さ
れる区分に分けることができる。
を、各区分内では一定だが互いの区分では異なる傾きを
有する複数の区分Ｉ1、Ｉ2、Ｉ3に分けることによっ
て、よりいっそう低減させることができる。例えば、絞
られた引数の範囲［０．５，１）は、式（１４）に示さ
れる区分に分けることができる。
【００７２】
【数１５】
【００７３】図６に表すこれらの範囲の境界Ａ1＝５／
８、Ａ2＝３／４について、３種類の異なる区分Ｉ1、Ｉ
2及びＩ3において線形補間に用いられるべき最適な傾き
は、式（１５）によって表現できることを示すことがで
きる。
８、Ａ2＝３／４について、３種類の異なる区分Ｉ1、Ｉ
2及びＩ3において線形補間に用いられるべき最適な傾き
は、式（１５）によって表現できることを示すことがで
きる。
【００７４】
【数１６】
【００７５】この端数を切り捨てた値は、２の整数乗の
組み合わせとして表示でき、このため、線形補間の際に
行われる乗算の演算は、ハードウェアに非常に大きな要
求を課すことなくビットシフトによって行うことができ
る。図６の例で用いられるインデックスの幅Δｘは図５
のものの４倍であったが、誤差の実質的な増加はなかっ
た。
組み合わせとして表示でき、このため、線形補間の際に
行われる乗算の演算は、ハードウェアに非常に大きな要
求を課すことなくビットシフトによって行うことができ
る。図６の例で用いられるインデックスの幅Δｘは図５
のものの４倍であったが、誤差の実質的な増加はなかっ
た。
【００７６】上記の例の実現を図４に示す。図４に示す
ように、アドレスワードＡＤＲに含まれない最上位でな
いビットは、データワードＡ−ＡＤＲを形成し、補間器
３０へ送られる。補間器３０の減算器２１は、データワ
ードＡ−ＡＤＲから、Δｘを２つのインデックス間の距
離として値Δｘ／２を減算する。これは、関数値Ｂ１が
それぞれインデックス間にテーブル化されてこの訂正を
必要としている、図３との関連で言及した状況に対応す
る。
ように、アドレスワードＡＤＲに含まれない最上位でな
いビットは、データワードＡ−ＡＤＲを形成し、補間器
３０へ送られる。補間器３０の減算器２１は、データワ
ードＡ−ＡＤＲから、Δｘを２つのインデックス間の距
離として値Δｘ／２を減算する。これは、関数値Ｂ１が
それぞれインデックス間にテーブル化されてこの訂正を
必要としている、図３との関連で言及した状況に対応す
る。
【００７７】減算器２１は、直接に、また減算器２１の
出力値の価をそれぞれ１桁だけ増やすビットシフタ２２
を介して第１のマルチプレクサ２３に接続されている。
出力値の価をそれぞれ１桁だけ増やすビットシフタ２２
を介して第１のマルチプレクサ２３に接続されている。
【００７８】減算器２１は、更に、減算器２１の出力か
らのビットの価をそれぞれ１桁だけ減らす第２のビット
シフタ２４を介して第２のマルチプレクサ２５に接続さ
れ、もう一方の入力にはデータ値「０」が常に供給され
ている第２のマルチプレクサ２５に接続されている。
らのビットの価をそれぞれ１桁だけ減らす第２のビット
シフタ２４を介して第２のマルチプレクサ２５に接続さ
れ、もう一方の入力にはデータ値「０」が常に供給され
ている第２のマルチプレクサ２５に接続されている。
【００７９】減算器２１の出力値のビットを３桁減らす
第３のビットシフタ２６を介して、第１の加算器２７の
第１の入力が減算器２１の出力に接続されている。
第３のビットシフタ２６を介して、第１の加算器２７の
第１の入力が減算器２１の出力に接続されている。
【００８０】第１の加算器２７のもう一方の入力は、第
２のマルチプレクサ２５の出力に接続されている。第２
の加算器２８の第１の入力部は第１の加算器２７の出力
に接続され、第２の加算器２８の第２の入力は第１のマ
ルチプレクサ２３の出力に接続されている。
２のマルチプレクサ２５の出力に接続されている。第２
の加算器２８の第１の入力部は第１の加算器２７の出力
に接続され、第２の加算器２８の第２の入力は第１のマ
ルチプレクサ２３の出力に接続されている。
【００８１】第２の加算器２８からの出力によって補間
値Ｂ２を得ることができる。そして、記憶装置２０から
読み出される関数値Ｂ１及び上記補間値Ｂ２は、第３の
加算器２９にそれぞれ入力される。そして、第３の加算
器２９の出力によって第２の中間信号Ｂが得られる。
値Ｂ２を得ることができる。そして、記憶装置２０から
読み出される関数値Ｂ１及び上記補間値Ｂ２は、第３の
加算器２９にそれぞれ入力される。そして、第３の加算
器２９の出力によって第２の中間信号Ｂが得られる。
【００８２】マルチプレクサ２３及び２５は、上記の例
示の値に従って互いに異なっているが区分内では一定で
ある傾きｍconst.3、ｍconst.2及びｍconst.1の間を切
り換える作用をする。
示の値に従って互いに異なっているが区分内では一定で
ある傾きｍconst.3、ｍconst.2及びｍconst.1の間を切
り換える作用をする。
【００８３】このため、マルチプレクサ２３は、アドレ
スワードＡＤＲの８番目のビットＡＤＲ（８）が「０」
となっている場合には「１」と表示された入力を出力に
接続する。そうでない場合には、「０」と表示された第
１のマルチプレクサ２３の入力が出力に接続される。
スワードＡＤＲの８番目のビットＡＤＲ（８）が「０」
となっている場合には「１」と表示された入力を出力に
接続する。そうでない場合には、「０」と表示された第
１のマルチプレクサ２３の入力が出力に接続される。
【００８４】第２のマルチプレクサ２５は、アドレスワ
ードＡＤＲの８番目のビットＡＤＲ（８）が「０」とな
っているかアドレスワードＡＤＲの７番目のビットＡＤ
Ｒ（７）が「１」となっている場合には、「１」と表示
された入力を出力に接続する。
ードＡＤＲの８番目のビットＡＤＲ（８）が「０」とな
っているかアドレスワードＡＤＲの７番目のビットＡＤ
Ｒ（７）が「１」となっている場合には、「１」と表示
された入力を出力に接続する。
【００８５】簡単な論理の組み合わせからわかるよう
に、このことによって、絞られた引数の範囲の種々の区
分Ｉ1、Ｉ2、Ｉ3における異なる傾きについて等式（１
５）で与えられる例示的な値が実現される。このように
して、ビットシフタ２２、２４、２６、マルチプレクサ
２３、２５及び加算器２７、２８が切換え可能な乗算装
置３１を形成する。
に、このことによって、絞られた引数の範囲の種々の区
分Ｉ1、Ｉ2、Ｉ3における異なる傾きについて等式（１
５）で与えられる例示的な値が実現される。このように
して、ビットシフタ２２、２４、２６、マルチプレクサ
２３、２５及び加算器２７、２８が切換え可能な乗算装
置３１を形成する。
【００８６】本発明は、上述した実施例に限定されるも
のではなく、任意の数学的関数にも同様に適用すること
ができる。
のではなく、任意の数学的関数にも同様に適用すること
ができる。
【００８７】また、本発明は、電子回路、特にＦＰＧＡ
（フリープログラマブルゲートアレイ（free-programma
ble gate array））の形態のハードウェアとして、また
例えばデジタル信号処理機のソフトウェアとして両方の
形態で実現することができる。
（フリープログラマブルゲートアレイ（free-programma
ble gate array））の形態のハードウェアとして、また
例えばデジタル信号処理機のソフトウェアとして両方の
形態で実現することができる。
【００８８】本発明の好適な実施形態が図示及び記載さ
れているが、本発明の精神及び範囲から逸脱することな
く種々の変更をなし得ることが十分にわかるであろう。
れているが、本発明の精神及び範囲から逸脱することな
く種々の変更をなし得ることが十分にわかるであろう。
【００８９】
【発明の効果】以上述べたように本発明によれば、デジ
タル入力信号の数学的関数としてデジタル出力信号を生
成するための方法及び装置、並びにこの方法を実行する
ためのコンピュータプログラムであって、その関数テー
ブル用の記憶装置の容量が小さく、出力信号の基礎とな
る関数値を高精度で決定可能なコンピュータプログラム
を提供することができる。
タル入力信号の数学的関数としてデジタル出力信号を生
成するための方法及び装置、並びにこの方法を実行する
ためのコンピュータプログラムであって、その関数テー
ブル用の記憶装置の容量が小さく、出力信号の基礎とな
る関数値を高精度で決定可能なコンピュータプログラム
を提供することができる。
【図１】本発明による装置の第１の実施例のブロック図
である。
である。
【図２】本発明による装置の第２の実施例のブロック図
である。
である。
【図３】数学的関数のテーブル化を明らかにするための
説明図である。
説明図である。
【図４】図１及び図２に示す本発明による装置の実施例
の細部の好適な実施形態を示すブロック図である。
の細部の好適な実施形態を示すブロック図である。
【図５】均一で一定の傾きを用いる線形補間の場合の、
テーブルに供給された信号の関数としての計算誤差を説
明するための図である。
テーブルに供給された信号の関数としての計算誤差を説
明するための図である。
【図６】線形補間の場合に異なる区分において３つのそ
れぞれ一定の傾きを用いた際の、テーブルに供給された
信号の関数としての計算誤差を説明するための図であ
る。
れぞれ一定の傾きを用いた際の、テーブルに供給された
信号の関数としての計算誤差を説明するための図であ
る。
【図７】線形補間の手順を明らかにするための図であ
る。
る。
１ 装置
２ 二乗生成器
３、４、１０ 乗算器
５、１４ 加算器
６ レベル変更装置
７ 決定装置
８、１３ ビットシフタ
９ 累乗器
１１ 関数値決定装置
１２ 減算器（訂正手段）
２０ 記憶装置
２１ 減算器
２２、２４、２６ ビットシフタ
２３、２５ マルチプレクサ
２７、２８、２９ 加算器
３０ 補間器
３１ 切換え可能な乗算装置
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マーックス フライドホーフ
ドイツ国 ラートハウスシュトラーセ 22
デー−82024 タウフキルヘン
Ｆターム(参考） 5B056 BB28 BB55
Claims (21)
- 【請求項１】 コンピュータ、デジタル信号処理機又
は電子回路を使用してデジタル入力信号（ｘＬＯＧ
（ｋ））の数学的関数としてデジタル出力信号（ｙＬＯ
Ｇ（ｋ）／Ｋ）を生成する方法であって、 前記デジタル入力信号（ｘＬＯＧ（ｋ））を増幅又は減
衰して前記数学的関数の絞られた引数の範囲内にある第
１の中間信号（Ａ）及び前記デジタル入力信号（ｘＬＯ
Ｇ（ｋ））の増幅又は減衰による訂正信号（Ｓｈｉｆｔ
LOG）を生成するステップと、 前記第１の中間信号（Ａ）に従って各インデックス（ｘ
i、ｘi+1、ｙi、ｙi+1）に又はその間にテーブル化され
た関数値（Ｂ１）をテーブルから読み出し、当該読み出
されテーブル化された関数値（Ｂ１）に従って第２の中
間信号（Ｂ）を生成するステップと、 前記訂正信号（ＳｈｉｆｔLOG）で前記第２の中間信号
（Ｂ）を訂正することによって前記デジタル出力信号
（ｙＬＯＧ（ｋ）／Ｋ）を生成するステップとを含む方
法。 - 【請求項２】 前記第１の中間信号（Ａ）と前記各イ
ンデックス（ｘi、ｘi+1、ｙi、ｙi+1）との偏差に従っ
て補間値（Ｂ２）を生成するステップと、 前記読み出されテーブル化された関数値（Ｂ１）と前記
補間値（Ｂ２）とを合計することによって前記第２の中
間信号（Ｂ）を生成するステップとをさらに含むことを
特徴とする請求項１に記載の方法。 - 【請求項３】 前記絞られた引数の範囲内で一定であ
る傾きｍconstを用いて線形補間を行うことを特徴とす
る請求項２に記載の方法。 - 【請求項４】 前記線形補間の際に生じる補間誤差が
可能な限り小さくなるように前記傾きｍconstを選択す
ることを特徴とする請求項３に記載の方法。 - 【請求項５】 前記数学的関数が２を底とする対数で
あり、前記絞られた引数の範囲が０．５と１の間であ
り、前記一定の傾きがｍconst＝２であることを特徴と
する請求項４に記載の方法。 - 【請求項６】 前記絞られた引数の範囲において範囲
境界（Ａ1、Ａ2）間の各区分内で一定である傾きｍ
const.1、ｍconst.2及びｍconst.3を用いて線形補間を
行うことを特徴とする請求項２に記載の方法。 - 【請求項７】 前記線形補間の際に生じる補間誤差が
可能な限り小さくなるように前記一定の傾き
ｍconst.1、ｍconst.2、ｍconst.3を選択することを特
徴とする請求項６に記載の方法。 - 【請求項８】 前記数学的関数が２を底とする対数で
あり、前記絞られた引数の範囲が０．５と１の間であ
り、前記一定の傾きがｍconst.1＝２＋２-1＋２-3、ｍ
const.2＝２＋２-3及びｍconst.3＝１＋２-3であること
を特徴とする請求項７に記載の方法。 - 【請求項９】 前記デジタル入力信号（ｘＬＯＧ
（ｋ））が、前記数学的関数を適用する前に二乗されて
合計される実数成分（Ｉ）と虚数成分（Ｑ）とからなる
ことを特徴とする請求項１乃至８のいずれかに記載の方
法。 - 【請求項１０】 前記デジタル入力信号（ｘＬＯＧ
（ｋ））の増幅又は減衰を、前記デジタル入力信号（ｘ
ＬＯＧ（ｋ））の前記実数及び虚数成分（Ｉ、Ｑ）の二
乗の前に少なくとも部分的に行うことを特徴とする請求
項９に記載の方法。 - 【請求項１１】 前記数学的関数が特定の底の対数であ
り、前記訂正信号（ＳｈｉｆｔLOG）が増幅に用いられ
る増幅係数（２x）の同じ底の指数（ｘ）を表し、前記
訂正信号（ＳｈｉｆｔLOG）を前記第２の中間信号
（Ｂ）から減算することによって前記訂正を行うことを
特徴とする請求項１乃至１０のいずれかに記載の方法。 - 【請求項１２】 デジタル入力信号（ｘＬＯＧ（ｋ））
の数学的関数としてデジタル出力信号（ｙＬＯＧ（ｋ）
／Ｋ）を生成するための装置（１）であって、 前記デジタル入力信号（ｘＬＯＧ（ｋ））を増幅又は減
衰することによって前記数学的関数の絞られた引数の範
囲内にある第１の中間信号（Ａ）、及び前記デジタル入
力信号（ｘＬＯＧ（ｋ））の増幅又は減衰による訂正信
号（Ｓｈｉｆｔ LOG）を生成するレベル変更装置（６）
と、 前記数学的関数のテーブル化された関数値が各インデッ
クス（ｘi、ｘi+1、ｙ i、ｙi+1）に又はその間に記憶さ
れる記憶装置（２０）であって、テーブル化された関数
値（Ｂ１）が前記第１の中間信号（Ａ）に従って前記記
憶装置（２０）から読み出され、第２の中間信号（Ｂ）
が前記読み出されテーブル化された関数値（Ｂ１）に従
って生成される記憶装置（２０）と、 前記訂正信号（ＳｈｉｆｔLOG）で前記第２の中間信号
（Ｂ）を訂正することにより前記デジタル出力信号（ｙ
ＬＯＧ（ｋ）／Ｋ）を生成する訂正手段（１２）とを含
む装置。 - 【請求項１３】 前記第１の中間信号（Ａ）と前記各イ
ンデックス（ｘi、ｘi+1、ｙi、ｙi+1）との偏差に従っ
て補間値（Ｂ２）を生成する補間器（３０）と、 前記テーブル化された関数値（Ｂ１）と前記補間値（Ｂ
２）とを合計する加算器（２９）とをさらに含むことを
特徴とする請求項１２に記載の装置。 - 【請求項１４】 前記補間器（３０）において、前記絞
られた引数の範囲の各区分（Ｉ1、Ｉ2、Ｉ3）内でそれ
ぞれ一定の傾き（ｍconst.1、ｍconst.2、ｍc onst.3）
を用いて線形補間が行われ、 前記第１の中間信号（Ａ）と前記各インデックス
（ｘi、ｘi+1、ｙi、ｙi+1）によって規定される参照位
置（ｘi＋ｘi+1／２、ｙi＋ｙi+1／２）との偏差に対応
する乗数（Ａ−ＡＤＲ−Δｘ／２）を、前記中間信号
（Ａ）が位置する区分（Ｉ1、Ｉ2、Ｉ3）に応じて、該
当する区分（Ｉ1、Ｉ2、Ｉ3）に属する前記一定の傾き
（ｍconst.1、ｍconst.2、ｍconst.3）に乗算する切換
え可能な乗算装置（３１）が設けられていることを特徴
とする請求項１３に記載の装置。 - 【請求項１５】 前記切換え可能な乗算装置（３１）
が、前記乗数（Ａ−ＡＤＲ−Δｘ／２）のビットの桁を
ずらすビットシフタ（２２、２４、２６）、マルチプレ
クサ（２３、２５）及び加算器（２７、２８）を含むこ
とを特徴とする請求項１４に記載の装置。 - 【請求項１６】 前記デジタル入力信号（ｘＬＯＧ
（ｋ））の実数成分（Ｉ）及び虚数成分（Ｑ）を二乗
し、二乗された各成分を合計する二乗生成器（２）が設
けられていることを特徴とする請求項１２乃至１５のい
ずれかに記載の装置。 - 【請求項１７】 前記レベル変更装置（６）が、前記二
乗生成器（２）の入力の前段に配置された第１のレベル
変更サブ装置（６ａ）及び前記二乗生成器（２）の出力
の後段に配置された第２のレベル変更サブ装置（６ｂ）
を含み、前記訂正信号（ＳｈｉｆｔLOG）が、前記第１
のレベル変更サブ装置（６ａ）によって生成される第１
の訂正サブ信号（ＳｈｉｆｔIQ）と前記第２のレベル変
更サブ装置（６ｂ）によって生成される第２の訂正サブ
信号（ＳｈｉｆｔCORR）とからなることを特徴とする請
求項１６に記載の装置。 - 【請求項１８】 前記数学的関数が特定の底の対数であ
り、前記訂正信号（ＳｈｉｆｔLOG）が前記レベル変更
装置で用いられる増幅係数（２ｘ）の同じ底の指数
（ｘ）を表し、 前記訂正要素が前記訂正信号（ＳｈｉｆｔLOG）を前記
第２の中間信号（Ｂ）から減算する減算器（１２）であ
ることを特徴とする請求項１２乃至１７のいずれかに記
載の装置。 - 【請求項１９】 プログラムがコンピュータ又はデジタ
ル信号処理機において実施される場合において、請求項
１乃至１１のいずれかに記載の全てのステップを実行可
能にするプログラムコード手段を含むコンピュータプロ
グラム。 - 【請求項２０】 請求項１乃至１１のいずれかに記載の
全てのステップを実行可能にするプログラムコード手段
を含むコンピュータプログラムが格納された機械可読の
データ媒体。 - 【請求項２１】 プログラムがコンピュータ又はデジタ
ル信号処理機において実施される場合において、請求項
１乃至１１のいずれかに記載の全てのステップを実行す
るための機械可読の媒体に格納されたプログラムコード
手段を含むコンピュータプログラム製品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10163350A DE10163350A1 (de) | 2001-12-21 | 2001-12-21 | Verfahren und Vorrichtung zum Erzeugen eines Ausgangssignals als mathematische Funktion eines Eingangssignals |
| DE10163350.5 | 2001-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003263423A true JP2003263423A (ja) | 2003-09-19 |
| JP4330874B2 JP4330874B2 (ja) | 2009-09-16 |
Family
ID=7710429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002370530A Expired - Fee Related JP4330874B2 (ja) | 2001-12-21 | 2002-12-20 | 入力信号の数学的関数として出力信号を生成するための方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7233966B2 (ja) |
| JP (1) | JP4330874B2 (ja) |
| DE (1) | DE10163350A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895255B2 (en) | 2004-12-14 | 2011-02-22 | Infineon Technologies Ag | Method and apparatus for performing a multiplication or division operation in an electronic circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402734B1 (ko) * | 2001-12-21 | 2003-10-22 | 한국전자통신연구원 | 부호화된 피승수를 사용하는 고정 소수점 곱셈 장치 및 그방법 |
| TWI307223B (en) * | 2006-02-09 | 2009-03-01 | Realtek Semiconductor Corp | Signal processing system capable of changing signal levels |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4078250A (en) * | 1974-08-21 | 1978-03-07 | The Singer Company | Log-antilog conversion for a digital radar system |
| US5359551A (en) * | 1989-06-14 | 1994-10-25 | Log Point Technologies, Inc. | High speed logarithmic function generating apparatus |
| JP2861687B2 (ja) * | 1992-12-04 | 1999-02-24 | 日本電気株式会社 | 対数演算回路 |
| US5604691A (en) * | 1995-01-31 | 1997-02-18 | Motorola, Inc. | Logarithm/inverse-logarithm converter utilizing a truncated Taylor series and method of use thereof |
| US5642305A (en) * | 1995-01-31 | 1997-06-24 | Motorola, Inc. | Logarithm/inverse-logarithm converter and method of using same |
| US5703801A (en) * | 1995-01-31 | 1997-12-30 | Motorola, Inc. | Logarithm/inverse-logarithm converter utilizing second-order term and method of using same |
| US5600581A (en) * | 1995-02-22 | 1997-02-04 | Motorola, Inc. | Logarithm/inverse-logarithm converter utilizing linear interpolation and method of using same |
| JP3110288B2 (ja) * | 1995-07-21 | 2000-11-20 | 日本電気株式会社 | 指数対数変換回路 |
| US5951629A (en) * | 1997-09-15 | 1999-09-14 | Motorola, Inc. | Method and apparatus for log conversion with scaling |
| US6289367B1 (en) * | 1998-11-16 | 2001-09-11 | Texas Instruments Incorporated | Digital signal processing circuits, systems, and method implementing approximations for logarithm and inverse logarithm |
-
2001
- 2001-12-21 DE DE10163350A patent/DE10163350A1/de not_active Withdrawn
-
2002
- 2002-12-16 US US10/321,829 patent/US7233966B2/en not_active Expired - Fee Related
- 2002-12-20 JP JP2002370530A patent/JP4330874B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7895255B2 (en) | 2004-12-14 | 2011-02-22 | Infineon Technologies Ag | Method and apparatus for performing a multiplication or division operation in an electronic circuit |
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| Publication number | Publication date |
|---|---|
| DE10163350A1 (de) | 2003-07-17 |
| US20030131037A1 (en) | 2003-07-10 |
| US7233966B2 (en) | 2007-06-19 |
| JP4330874B2 (ja) | 2009-09-16 |
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