JP2001159927A - 補間方法および補間装置 - Google Patents
補間方法および補間装置Info
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- 238000007620 mathematical function Methods 0.000 abstract description 8
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 6
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- 230000000295 complement effect Effects 0.000 description 4
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- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/403—Edge-driven scaling; Edge-based scaling
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】数学的関数をより高速に且つより良く計算する
方法を提供する。 【解決手段】本発明の一実施例によれば、入力された数
がルックアップテーブルに入力される。このルックアッ
プテーブルは、一連のビンを規定する入力のなかのある
ビットに基づいて、３つの係数を供給する。第１の係数
は、出力を発生する加算器に直接に入力される。第２の
係数には、その入力がビンのエッジからどれだけ離れて
いるかに相当する数が乗算される。この数はその後、出
力を発生する前記加算器に入力される。第３の係数に
は、その入力がビンの中心からどれだけ離れているかに
相当する数を曲線当てはめ関数に入力した結果である数
が乗算される。この結果はその後、出力を発生する前記
加算器に入力される。これらの３つの加数が位置合わせ
されて合計され、その入力のある選ばれた数学的関数に
ある精度の範囲内で相当する出力を発生する。
方法を提供する。 【解決手段】本発明の一実施例によれば、入力された数
がルックアップテーブルに入力される。このルックアッ
プテーブルは、一連のビンを規定する入力のなかのある
ビットに基づいて、３つの係数を供給する。第１の係数
は、出力を発生する加算器に直接に入力される。第２の
係数には、その入力がビンのエッジからどれだけ離れて
いるかに相当する数が乗算される。この数はその後、出
力を発生する前記加算器に入力される。第３の係数に
は、その入力がビンの中心からどれだけ離れているかに
相当する数を曲線当てはめ関数に入力した結果である数
が乗算される。この結果はその後、出力を発生する前記
加算器に入力される。これらの３つの加数が位置合わせ
されて合計され、その入力のある選ばれた数学的関数に
ある精度の範囲内で相当する出力を発生する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはコンピ
ュータにおける計算に関する。より具体的には、本発明
は、数学的関数を計算する回路および方法に関する。
ュータにおける計算に関する。より具体的には、本発明
は、数学的関数を計算する回路および方法に関する。
【０００２】
【従来の技術】コンピュータおよび集積化エレクトロニ
クスの主要な使用法の一つは、多数の数学的処理を非常
に迅速に実行することである。これらの処理には、１／
ｘ、１／√ｘ、ｅx、logｘなどの数学的関数の計算が含
まれ得る。これらの処理は、天気予報、電子回路のモデ
リング、ビールの醸造、グラフィックスレンダリングの
ような多数の異なったタスクにおいて、使用される。残
念ながら、これらのタスクの多くに存在する要求は、現
時点で利用可能なハードウエアの性能を圧迫し続けてい
る。例えば、より大規模で且つより複雑な気象モデルに
よって、より正確な天気予報が実現される。しかし、も
し、予報しようとしている期間の終了までにそのモデル
が完全に計算されなければ、予報は使い物にならない。
したがって、利用可能なハードウエア上で実用的な時間
量にて予報が完成するように、もっと小規模で複雑では
ないモデルが使用される。予報官はより大規模で複雑な
モデルを使用したいと考えるかもしれないが、ハードウ
エアの速度が、その実現（実用化）を妨げている。同様
の状況が、コンピュータおよび集積化エレクトロニクス
によって実行される多くのタスクについて存在してい
る。したがって、数学的関数をより高速に且つより良く
計算する方法が、常に必要とされている。
クスの主要な使用法の一つは、多数の数学的処理を非常
に迅速に実行することである。これらの処理には、１／
ｘ、１／√ｘ、ｅx、logｘなどの数学的関数の計算が含
まれ得る。これらの処理は、天気予報、電子回路のモデ
リング、ビールの醸造、グラフィックスレンダリングの
ような多数の異なったタスクにおいて、使用される。残
念ながら、これらのタスクの多くに存在する要求は、現
時点で利用可能なハードウエアの性能を圧迫し続けてい
る。例えば、より大規模で且つより複雑な気象モデルに
よって、より正確な天気予報が実現される。しかし、も
し、予報しようとしている期間の終了までにそのモデル
が完全に計算されなければ、予報は使い物にならない。
したがって、利用可能なハードウエア上で実用的な時間
量にて予報が完成するように、もっと小規模で複雑では
ないモデルが使用される。予報官はより大規模で複雑な
モデルを使用したいと考えるかもしれないが、ハードウ
エアの速度が、その実現（実用化）を妨げている。同様
の状況が、コンピュータおよび集積化エレクトロニクス
によって実行される多くのタスクについて存在してい
る。したがって、数学的関数をより高速に且つより良く
計算する方法が、常に必要とされている。
【０００３】
【発明が解決しようとする課題】本発明の課題は、数学
的関数をより高速に且つより良く計算する方法を提供す
ることにある。
的関数をより高速に且つより良く計算する方法を提供す
ることにある。
【０００４】
【課題を解決するための手段】本発明の実施形態では、
二次補間を使用して数学的関数を計算する。好適な実施
形態では、１／ｘおよび１／√ｘという関数を、同じハ
ードウエアから２４ビットの精度で計算することができ
る。これらの関数を計算するためのハードウエアの主要
な構成要素は、ルックアップテーブル、２つのブース符
号化（Booth-encoded）乗算器、および曲線当てはめ関
数（curve-fit function）発生器を備えている。この構
成により、その関数を高速に計算することができる。本
発明は、モノリシック集積回路としての製造にも、良く
適合する。
二次補間を使用して数学的関数を計算する。好適な実施
形態では、１／ｘおよび１／√ｘという関数を、同じハ
ードウエアから２４ビットの精度で計算することができ
る。これらの関数を計算するためのハードウエアの主要
な構成要素は、ルックアップテーブル、２つのブース符
号化（Booth-encoded）乗算器、および曲線当てはめ関
数（curve-fit function）発生器を備えている。この構
成により、その関数を高速に計算することができる。本
発明は、モノリシック集積回路としての製造にも、良く
適合する。
【０００５】本発明にしたがった関数の計算では、入力
された数をルックアップテーブルに入力する。このルッ
クアップテーブルは、一連のビンを規定する入力のなか
のあるビットに基づいて、３つの係数を供給する。この
うちの第１の係数は、出力を発生する加算器に直接に入
力される。第２の係数には、その入力がビンのエッジか
らどれだけ離れているかに相当する数が乗算される。そ
の後にこの数が、出力を発生する前記加算器に入力され
る。第３の係数には、その入力がビンの中心からどれだ
け離れているかに相当する数を曲線当てはめ関数に入力
した結果である数が乗算される。その後にこの結果が、
出力を発生する前記加算器に入力される。これらの３つ
の加数が位置合わせされて合計され、その入力のある選
ばれた関数にある精度の範囲内で相当する出力を発生す
る。
された数をルックアップテーブルに入力する。このルッ
クアップテーブルは、一連のビンを規定する入力のなか
のあるビットに基づいて、３つの係数を供給する。この
うちの第１の係数は、出力を発生する加算器に直接に入
力される。第２の係数には、その入力がビンのエッジか
らどれだけ離れているかに相当する数が乗算される。そ
の後にこの数が、出力を発生する前記加算器に入力され
る。第３の係数には、その入力がビンの中心からどれだ
け離れているかに相当する数を曲線当てはめ関数に入力
した結果である数が乗算される。その後にこの結果が、
出力を発生する前記加算器に入力される。これらの３つ
の加数が位置合わせされて合計され、その入力のある選
ばれた関数にある精度の範囲内で相当する出力を発生す
る。
【０００６】本発明の他の局面および効果は、以下の詳
細な説明を、実施形態によって本発明の原理を示す添付
の図面と共に参照することによって、より明らかになる
であろう。
細な説明を、実施形態によって本発明の原理を示す添付
の図面と共に参照することによって、より明らかになる
であろう。
【０００７】
【発明の実施の形態】図１は、本発明の関数計算機を示
すブロック図である。好適な実施形態では、入力オペラ
ンドＸは、２４ビットの固定小数点数Ｘ[２３：０]であ
る。この数は浮動小数点数の仮数部（significand）で
あってもよく、その指数が、実行される特定の関数（一
つまたは複数）に一致する方法で処理され得る。Ｘのい
くつかの上位ビットを、ルックアップテーブル１０２に
入力する。好適な実施形態では、Ｘの上位８ビットを、
２５６入力のルックアップテーブル１０２に入力する。
ルックアップテーブル１０２は、３つの係数Ａ、Ｂ、お
よびＣを発生する。好適な実施形態では、Ａは２３ビッ
トの数Ａ［２２：０］、Ｂは１６ビットの数Ｂ［１５：
０］、Ｃは７ビットの数Ｃ［６：０］である。Ａは、加
算器１１２の第１の入力に直接に与えられる。Ｂは、乗
算器１０４に入力される。乗算器１０４の出力Ｅは、加
算器１１２の第２の入力に入力される。
すブロック図である。好適な実施形態では、入力オペラ
ンドＸは、２４ビットの固定小数点数Ｘ[２３：０]であ
る。この数は浮動小数点数の仮数部（significand）で
あってもよく、その指数が、実行される特定の関数（一
つまたは複数）に一致する方法で処理され得る。Ｘのい
くつかの上位ビットを、ルックアップテーブル１０２に
入力する。好適な実施形態では、Ｘの上位８ビットを、
２５６入力のルックアップテーブル１０２に入力する。
ルックアップテーブル１０２は、３つの係数Ａ、Ｂ、お
よびＣを発生する。好適な実施形態では、Ａは２３ビッ
トの数Ａ［２２：０］、Ｂは１６ビットの数Ｂ［１５：
０］、Ｃは７ビットの数Ｃ［６：０］である。Ａは、加
算器１１２の第１の入力に直接に与えられる。Ｂは、乗
算器１０４に入力される。乗算器１０４の出力Ｅは、加
算器１１２の第２の入力に入力される。
【０００８】乗算器１０４の他の入力Ｄ［１５：０］
は、ルックアップテーブル１０２に入力されなかったビ
ットのビット反転によって発生される。好適な実施形態
では、これは入力オペランドの下位１６ビットである。
言い換えれば、反転されるとＤ［１５：０］を発生する
ビットがＸ［１５：０］である。加えて、好適な実施形
態では、乗算器１０４はブース符号化乗算器であって、
その最下位キャリーイン入力が論理１に結び付けられて
いる。ブース符号化乗算器の最下位キャリーイン入力を
論理１に結び付けることによって、最下位の１ビット分
だけ入力がインクリメントされるという効果が得られ
る。乗算前に上位ビットＸ［２３：１６］を落とし、残
りを反転して、最下位ビットを加えることにより、Ｘ
［２３：０］からＸ［２３：１６］を引いたものに等価
であるＸ［１５：０］の２の補数が発生されるという効
果が得られる。
は、ルックアップテーブル１０２に入力されなかったビ
ットのビット反転によって発生される。好適な実施形態
では、これは入力オペランドの下位１６ビットである。
言い換えれば、反転されるとＤ［１５：０］を発生する
ビットがＸ［１５：０］である。加えて、好適な実施形
態では、乗算器１０４はブース符号化乗算器であって、
その最下位キャリーイン入力が論理１に結び付けられて
いる。ブース符号化乗算器の最下位キャリーイン入力を
論理１に結び付けることによって、最下位の１ビット分
だけ入力がインクリメントされるという効果が得られ
る。乗算前に上位ビットＸ［２３：１６］を落とし、残
りを反転して、最下位ビットを加えることにより、Ｘ
［２３：０］からＸ［２３：１６］を引いたものに等価
であるＸ［１５：０］の２の補数が発生されるという効
果が得られる。
【０００９】好適な実施形態では、乗算器１０４は、２
つの１６ビットの入力と１つの２０ビットの出力Ｅ［１
９：０］とを有する。２０ビットの出力は、必要とされ
るハードウエアを最小にする一方で、実行される関数と
使用される曲線当てはめ関数の精度とを考慮して最終結
果の単調性を維持するように選択される。
つの１６ビットの入力と１つの２０ビットの出力Ｅ［１
９：０］とを有する。２０ビットの出力は、必要とされ
るハードウエアを最小にする一方で、実行される関数と
使用される曲線当てはめ関数の精度とを考慮して最終結
果の単調性を維持するように選択される。
【００１０】第３の係数Ｃは、乗算器１１０の第１の入
力に与えられる。好適な実施形態では、乗算器１１０
は、１０ビットの入力、７ビットの入力、および１３ビ
ットの出力を有する。第３の係数Ｃ［６：０］は、乗算
器１１０の７ビットの入力に与えられる。乗算器１１０
の第２の入力は、曲線当てはめ関数発生器１０８によっ
て駆動される。乗算器１１０の出力Ｇは、加算器１１２
の第３の入力に与えられる。好適な実施形態では、Ｇは
１３ビットの数Ｇ［１２：０］である。
力に与えられる。好適な実施形態では、乗算器１１０
は、１０ビットの入力、７ビットの入力、および１３ビ
ットの出力を有する。第３の係数Ｃ［６：０］は、乗算
器１１０の７ビットの入力に与えられる。乗算器１１０
の第２の入力は、曲線当てはめ関数発生器１０８によっ
て駆動される。乗算器１１０の出力Ｇは、加算器１１２
の第３の入力に与えられる。好適な実施形態では、Ｇは
１３ビットの数Ｇ［１２：０］である。
【００１１】好適な実施形態では、曲線当てはめ関数発
生器１０８は入力された数の２乗の近似値を発生するも
のであって、部分ブース符号化乗算器として実現され
る。この部分ブース符号化乗算器は、完全ブース符号化
乗算器に比べて、ブース符号化の行およびシフタ・加算
器の行がＭ＋１だけ少ない。なくなっている行は、Ｍ＋
１個の下位ビットに相当する。この乗数は、部分ブース
符号化乗算器の行に入力される。加えて、乗数の最下位
ビット（元の数のうち、０番目のビットから数えてＭ番
目のビット）は、第１のブース符号化器の−１ビットの
入力に与えられる。元の数のＭ番目のビットを除去し、
下位Ｍビットを上方に１ビットずつシフトし、最下位ビ
ットの位置に０を置くことによって、被乗数が発生され
る。この被乗数は、ブース符号化乗算器の列に入力され
て、ブースアルゴリズムにしたがってシフト、加算、お
よび減算が行われる。部分ブース符号化乗算器アレイの
出力は、入力された数の２乗の近似値である。２乗の近
似値を発生する曲線当てはめ関数発生器１０８のこの実
現方法は、関連する同時係属中の米国特許出願番号第０
９／２９９，１９６号に、より十分に説明されている。
この米国出願は、本願の譲渡人が共通して所有してお
り、その開示内容全体が参照によって本願明細書に援用
される。この関連米国出願は、「固定精度数の２乗の近
似値の効率的な計算方法および計算装置（Method and a
pparatus for efficient calculation ofan approximat
e square of a fixed-precision number）」という名称
で、１９９９年４月２３日に出願された、
生器１０８は入力された数の２乗の近似値を発生するも
のであって、部分ブース符号化乗算器として実現され
る。この部分ブース符号化乗算器は、完全ブース符号化
乗算器に比べて、ブース符号化の行およびシフタ・加算
器の行がＭ＋１だけ少ない。なくなっている行は、Ｍ＋
１個の下位ビットに相当する。この乗数は、部分ブース
符号化乗算器の行に入力される。加えて、乗数の最下位
ビット（元の数のうち、０番目のビットから数えてＭ番
目のビット）は、第１のブース符号化器の−１ビットの
入力に与えられる。元の数のＭ番目のビットを除去し、
下位Ｍビットを上方に１ビットずつシフトし、最下位ビ
ットの位置に０を置くことによって、被乗数が発生され
る。この被乗数は、ブース符号化乗算器の列に入力され
て、ブースアルゴリズムにしたがってシフト、加算、お
よび減算が行われる。部分ブース符号化乗算器アレイの
出力は、入力された数の２乗の近似値である。２乗の近
似値を発生する曲線当てはめ関数発生器１０８のこの実
現方法は、関連する同時係属中の米国特許出願番号第０
９／２９９，１９６号に、より十分に説明されている。
この米国出願は、本願の譲渡人が共通して所有してお
り、その開示内容全体が参照によって本願明細書に援用
される。この関連米国出願は、「固定精度数の２乗の近
似値の効率的な計算方法および計算装置（Method and a
pparatus for efficient calculation ofan approximat
e square of a fixed-precision number）」という名称
で、１９９９年４月２３日に出願された、
【００１２】好適な実施形態において、入力された数の
２乗の概算値が、曲線当てはめ関数のために使用され
る。しかし、他の関数および関数発生ハードウエアを使
用することもできる。例えば、正確な２乗関数、または
台形関数を使用することもできる。他の関数およびハー
ドウエアを使用するには、ハードウエア資源の特定の所
望の正確さ、性能、および使用法を達成するように入力
および出力ビットセットに対する適切な調整を行えばよ
いことを、当業者は認識するであろう。
２乗の概算値が、曲線当てはめ関数のために使用され
る。しかし、他の関数および関数発生ハードウエアを使
用することもできる。例えば、正確な２乗関数、または
台形関数を使用することもできる。他の関数およびハー
ドウエアを使用するには、ハードウエア資源の特定の所
望の正確さ、性能、および使用法を達成するように入力
および出力ビットセットに対する適切な調整を行えばよ
いことを、当業者は認識するであろう。
【００１３】好適な実施形態では、曲線当てはめ関数発
生器への入力はルックアップテーブル１０２に入力され
ないビットであり、これらの最上位ビットは反転され、
有効ではない下位ビットがマイナスされている。好適な
実施形態では、これはビットＸ［１５：５］であり、そ
のビットＸ［１５］は、曲線当てはめ関数発生器に入力
される前に最上位入力ビットとして反転されている。２
乗計算処理の前にこの最上位ビットを反転することで、
入力された数が可能な範囲の数の中心からどれだけ離れ
ているかを表す数が発生される。言い換えると、最大の
可能な数の１／２が、２乗の計算前に入力された数から
減じられる。例を示すと、０〜６３の範囲を有する６ビ
ットの数を考える。最上位ビットが反転されると、最小
の可能な値である００００００2は、１０００００2＝−
２5＝−３２になる。可能な値１０００００2＝３２の中
央に非常に近い値は００００００2＝０となり、１１１
１１１2＝６３という数は、０１１１１１2＝２5−１＝
３１になる。これが、曲線当てはめ関数発生器に入力さ
れる数である。
生器への入力はルックアップテーブル１０２に入力され
ないビットであり、これらの最上位ビットは反転され、
有効ではない下位ビットがマイナスされている。好適な
実施形態では、これはビットＸ［１５：５］であり、そ
のビットＸ［１５］は、曲線当てはめ関数発生器に入力
される前に最上位入力ビットとして反転されている。２
乗計算処理の前にこの最上位ビットを反転することで、
入力された数が可能な範囲の数の中心からどれだけ離れ
ているかを表す数が発生される。言い換えると、最大の
可能な数の１／２が、２乗の計算前に入力された数から
減じられる。例を示すと、０〜６３の範囲を有する６ビ
ットの数を考える。最上位ビットが反転されると、最小
の可能な値である００００００2は、１０００００2＝−
２5＝−３２になる。可能な値１０００００2＝３２の中
央に非常に近い値は００００００2＝０となり、１１１
１１１2＝６３という数は、０１１１１１2＝２5−１＝
３１になる。これが、曲線当てはめ関数発生器に入力さ
れる数である。
【００１４】加算器１１２に対する３つの入力Ａ、Ｅ、
およびＧが加算器１１２により合計されて、結果Ｒが発
生される。好適な実施形態では、Ｒは２３ビットの数Ｒ
［２２：０］であり、好適な実施形態の所望の精度を反
映している。
およびＧが加算器１１２により合計されて、結果Ｒが発
生される。好適な実施形態では、Ｒは２３ビットの数Ｒ
［２２：０］であり、好適な実施形態の所望の精度を反
映している。
【００１５】好適な実施形態では、発生される関数はＦ
（ｘ）＝１／ｘである。また、好適な実施形態は、ＩＥ
ＥＥスタイル正規化フォーマット浮動小数点数の仮数に
関する関数を発生する。したがって、入力される数は２
３ビットの固定小数点数であり、これは１／２以上１未
満で、先頭に「１」ビットがあると暗黙のうちに考えら
れる。入力Ｘが１／２≦Ｘ＜１の範囲にあるので、出力
Ｒも限られた範囲１＜Ｒ≦２の中にある。図２は、ルッ
クアップテーブル１０２の中の値Ａ、Ｂ、およびＣが好
適な実施形態でどのように選択されるかを示すために使
用される関数のプロットである。図２において、Ｘ
iは、ルックアップテーブル１０２に入力される入力値
Ｘ［２３：１６］の値に相当し、全ての下位ビットは０
と考えられる。Ｘi+1は、ルックアップテーブル１０２
に入力される入力値Ｘ［２３：１６］の次の値に相当
し、全ての下位ビットは０と考えられる。例えば、Ｘ
［２３：１６］が００００００１０2であれば（この表
記法は、小数点または正規化フォーマットの暗黙の１を
示さず、また、暗黙の「１」は、変化しないのでルック
アップテーブルに入力される必要が無いことに留意され
たい）、Ｘiは１／２＋１／２５６＝０．５０３９０６
２５になり、Ｘi+1は、１／２＋１／２５６＋１／５１
２＝０．５０５８５９３７５であるＸ[２３：１６]＝０
０００００１１2に相当する。同様に、Ｘi+1/2は、
「１」が付加的な最下位ビットとして追加されたＸiの
値に相当する。言い換えると、Ｘ［２３：１６］が００
００００１０2であれば、Ｘi+1/2は、００００００１０
１2＝１／２＋１／２５６＋１／１０２４＝０．５０４
８８２８１２５という値に相当する。
（ｘ）＝１／ｘである。また、好適な実施形態は、ＩＥ
ＥＥスタイル正規化フォーマット浮動小数点数の仮数に
関する関数を発生する。したがって、入力される数は２
３ビットの固定小数点数であり、これは１／２以上１未
満で、先頭に「１」ビットがあると暗黙のうちに考えら
れる。入力Ｘが１／２≦Ｘ＜１の範囲にあるので、出力
Ｒも限られた範囲１＜Ｒ≦２の中にある。図２は、ルッ
クアップテーブル１０２の中の値Ａ、Ｂ、およびＣが好
適な実施形態でどのように選択されるかを示すために使
用される関数のプロットである。図２において、Ｘ
iは、ルックアップテーブル１０２に入力される入力値
Ｘ［２３：１６］の値に相当し、全ての下位ビットは０
と考えられる。Ｘi+1は、ルックアップテーブル１０２
に入力される入力値Ｘ［２３：１６］の次の値に相当
し、全ての下位ビットは０と考えられる。例えば、Ｘ
［２３：１６］が００００００１０2であれば（この表
記法は、小数点または正規化フォーマットの暗黙の１を
示さず、また、暗黙の「１」は、変化しないのでルック
アップテーブルに入力される必要が無いことに留意され
たい）、Ｘiは１／２＋１／２５６＝０．５０３９０６
２５になり、Ｘi+1は、１／２＋１／２５６＋１／５１
２＝０．５０５８５９３７５であるＸ[２３：１６]＝０
０００００１１2に相当する。同様に、Ｘi+1/2は、
「１」が付加的な最下位ビットとして追加されたＸiの
値に相当する。言い換えると、Ｘ［２３：１６］が００
００００１０2であれば、Ｘi+1/2は、００００００１０
１2＝１／２＋１／２５６＋１／１０２４＝０．５０４
８８２８１２５という値に相当する。
【００１６】図２に示されているのは、ファクターΔ1
（Ｘi）、Δ2（Ｘi）、および関数Ｆ（Ｘ）である。Ｘi
におけるこれらのファクターおよび関数Ｆ（Ｘ）の値を
使用して、そのＸiに対してルックアップテーブル１０
２に記憶された係数Ａ、Ｂ、およびＣを決定する。実線
２０２は、Ｘに対してプロットされた関数Ｆ（Ｘ）を示
す。好適な実施形態では、Ｆ（ｘ）＝１／ｘである。こ
のプロットに同様な第２の実施形態は、Ｆ（ｘ）＝１／
√ｘを有する。第１の係数Ａは、Ａ＝Ｆ（Ｘi）−Δ
2（Ｘi）として選択される。第２の係数Ｂは、Ｂ＝Δ1
（Ｘi）・［１／（Ｘi+1−Ｘi）］として選択される。
第３の係数Ｃは、Ｃ＝Δ2（Ｘi）・［１／（Ｘi+1/2−
Ｘi）］2として選択される。第１のファクターΔ
1（Ｘi）は、Ｘiにおける関数とＸi+1における関数との
差である。言い換えれば、Δ1（Ｘi）＝Ｆ（Ｘi）−Ｆ
（Ｘi+1）である。第２のファクターΔ2（Ｘi）は、Ｘ
i+1/2において、ＸiにおけるＦ（Ｘ）とＸi+1における
Ｆ（Ｘ）とを結ぶ直線とＦ（Ｘ）との間の差である。数
学的に表現すれば、これは、 Δ2（Ｘi）＝［｛Ｆ（Ｘi）＋Ｆ（Ｘi+1）｝／２］−Ｆ
（Ｘi+1/2） である。
（Ｘi）、Δ2（Ｘi）、および関数Ｆ（Ｘ）である。Ｘi
におけるこれらのファクターおよび関数Ｆ（Ｘ）の値を
使用して、そのＸiに対してルックアップテーブル１０
２に記憶された係数Ａ、Ｂ、およびＣを決定する。実線
２０２は、Ｘに対してプロットされた関数Ｆ（Ｘ）を示
す。好適な実施形態では、Ｆ（ｘ）＝１／ｘである。こ
のプロットに同様な第２の実施形態は、Ｆ（ｘ）＝１／
√ｘを有する。第１の係数Ａは、Ａ＝Ｆ（Ｘi）−Δ
2（Ｘi）として選択される。第２の係数Ｂは、Ｂ＝Δ1
（Ｘi）・［１／（Ｘi+1−Ｘi）］として選択される。
第３の係数Ｃは、Ｃ＝Δ2（Ｘi）・［１／（Ｘi+1/2−
Ｘi）］2として選択される。第１のファクターΔ
1（Ｘi）は、Ｘiにおける関数とＸi+1における関数との
差である。言い換えれば、Δ1（Ｘi）＝Ｆ（Ｘi）−Ｆ
（Ｘi+1）である。第２のファクターΔ2（Ｘi）は、Ｘ
i+1/2において、ＸiにおけるＦ（Ｘ）とＸi+1における
Ｆ（Ｘ）とを結ぶ直線とＦ（Ｘ）との間の差である。数
学的に表現すれば、これは、 Δ2（Ｘi）＝［｛Ｆ（Ｘi）＋Ｆ（Ｘi+1）｝／２］−Ｆ
（Ｘi+1/2） である。
【００１７】本発明のいくつかの特定の実施形態を説明
し且つ示してきたが、本発明は、説明され示された部分
の特定の形態または構成に限られるものではない。本発
明は、特許請求の範囲によってのみ限定される。
し且つ示してきたが、本発明は、説明され示された部分
の特定の形態または構成に限られるものではない。本発
明は、特許請求の範囲によってのみ限定される。
【００１８】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００１９】[実施態様１]ルックアップテーブル（１０
２）と加算器（１１２）とを備えて成る関数計算機であ
って、前記ルックアップテーブル（１０２）は、入力ビ
ットの全体セットのサブセットである第１の入力ビット
セットに応答して、第１の係数、第２の係数、および第
３の係数を出力し、前記加算器（１１２）は、第１の数
と第２の数と第３の数との加算結果を発生し、前記第１
の数は前記第１の係数から導出され、前記第２の数は、
前記第２の係数と、前記入力ビットの前記全体セットの
サブセットである第２の入力ビットセットの第１の変換
値との積から導出され、前記第３の数は、前記第３の係
数と、前記入力ビットの前記全体セットのサブセットで
ある第３の入力ビットセットの第２の変換値の曲線当て
はめ関数との積から導出される、ことを特徴とする関数
計算機。
２）と加算器（１１２）とを備えて成る関数計算機であ
って、前記ルックアップテーブル（１０２）は、入力ビ
ットの全体セットのサブセットである第１の入力ビット
セットに応答して、第１の係数、第２の係数、および第
３の係数を出力し、前記加算器（１１２）は、第１の数
と第２の数と第３の数との加算結果を発生し、前記第１
の数は前記第１の係数から導出され、前記第２の数は、
前記第２の係数と、前記入力ビットの前記全体セットの
サブセットである第２の入力ビットセットの第１の変換
値との積から導出され、前記第３の数は、前記第３の係
数と、前記入力ビットの前記全体セットのサブセットで
ある第３の入力ビットセットの第２の変換値の曲線当て
はめ関数との積から導出される、ことを特徴とする関数
計算機。
【００２０】[実施態様２]前記第１の変換値が、前記第
２の入力ビットセットの２の補数であり、前記第２の変
換値が、前記第３の入力ビットセットの最上位ビットの
反転であることを特徴とする、実施態様１に記載の関数
計算機。
２の入力ビットセットの２の補数であり、前記第２の変
換値が、前記第３の入力ビットセットの最上位ビットの
反転であることを特徴とする、実施態様１に記載の関数
計算機。
【００２１】[実施態様３]入力ビットの全体セットのサ
ブセットである第１の入力ビットセットに応答して、第
１の係数、第２の係数、および第３の係数をルックアッ
プするステップと、前記第１の係数から導出された第１
の数と、前記第２の係数と前記入力ビットの前記全体セ
ットのサブセットである第２の入力ビットセットの第１
の変換値との積から導出される第２の数と、前記第３の
係数と前記入力ビットの前記全体セットのサブセットで
ある第３の入力ビットセットの第２の変換値の曲線当て
はめ関数との積から導出される第３の数とを加算して、
結果を発生するステップと、を備えて成る関数発生方
法。
ブセットである第１の入力ビットセットに応答して、第
１の係数、第２の係数、および第３の係数をルックアッ
プするステップと、前記第１の係数から導出された第１
の数と、前記第２の係数と前記入力ビットの前記全体セ
ットのサブセットである第２の入力ビットセットの第１
の変換値との積から導出される第２の数と、前記第３の
係数と前記入力ビットの前記全体セットのサブセットで
ある第３の入力ビットセットの第２の変換値の曲線当て
はめ関数との積から導出される第３の数とを加算して、
結果を発生するステップと、を備えて成る関数発生方
法。
【００２２】[実施態様４]前記第２の入力ビットセット
と前記第３の入力ビットセットとが同じビットであるこ
とを特徴とする、実施態様３に記載の方法。
と前記第３の入力ビットセットとが同じビットであるこ
とを特徴とする、実施態様３に記載の方法。
【００２３】[実施態様５]前記第１の変換値が、前記第
２の入力ビットセットの２の補数であり、前記第２の変
換値が、前記第３の入力ビットセットの最上位ビットの
反転であることを特徴とする、実施態様４に記載の方
法。
２の入力ビットセットの２の補数であり、前記第２の変
換値が、前記第３の入力ビットセットの最上位ビットの
反転であることを特徴とする、実施態様４に記載の方
法。
【００２４】[実施態様６]入力ビットの全体セットのサ
ブセットである第１の入力ビットセットに応答して、第
１の係数、第２の係数、および第３の係数を出力するル
ックアップテーブル（１０２）と、第１の数と第２の数
と第３の数との加算結果を発生する加算器であって、前
記第１の数が前記第１の係数から導出される、加算器
（１１２）と、前記第２の係数と、前記入力ビットの前
記全体セットのサブセットである入力された第２の入力
ビットセットの第１の変換値との積から、前記第２の数
を発生する第１の乗算器（１０４）と、前記第３の係数
と入力される第４の数との結果である前記第３の数を発
生する第２の乗算器（１１０）と、前記入力ビットの前
記全体セットのサブセットである第３の入力ビットセッ
トから前記第４の数を発生する曲線当てはめ関数発生器
（１０８）と、を備えて成る関数発生器。
ブセットである第１の入力ビットセットに応答して、第
１の係数、第２の係数、および第３の係数を出力するル
ックアップテーブル（１０２）と、第１の数と第２の数
と第３の数との加算結果を発生する加算器であって、前
記第１の数が前記第１の係数から導出される、加算器
（１１２）と、前記第２の係数と、前記入力ビットの前
記全体セットのサブセットである入力された第２の入力
ビットセットの第１の変換値との積から、前記第２の数
を発生する第１の乗算器（１０４）と、前記第３の係数
と入力される第４の数との結果である前記第３の数を発
生する第２の乗算器（１１０）と、前記入力ビットの前
記全体セットのサブセットである第３の入力ビットセッ
トから前記第４の数を発生する曲線当てはめ関数発生器
（１０８）と、を備えて成る関数発生器。
【００２５】[実施態様７]前記第１の変換値が、前記第
２の入力ビットセットの２の補数であり、前記第２の変
換値が、前記第３の入力ビットセットの最上位ビットの
反転であることを特徴とする、実施態様６に記載の関数
発生器。
２の入力ビットセットの２の補数であり、前記第２の変
換値が、前記第３の入力ビットセットの最上位ビットの
反転であることを特徴とする、実施態様６に記載の関数
発生器。
【００２６】[実施態様８]前記ルックアップテーブル
（１０２）の内容が、前記入力ビットの前記全体セット
の逆数の、所定の数の上位ビットに対する近似値である
前記加算結果を発生するように選択されることを特徴と
する、実施態様７に記載の関数発生器。
（１０２）の内容が、前記入力ビットの前記全体セット
の逆数の、所定の数の上位ビットに対する近似値である
前記加算結果を発生するように選択されることを特徴と
する、実施態様７に記載の関数発生器。
【００２７】[実施態様９]前記ルックアップテーブル
（１０２）の内容が、前記入力ビットの前記全体セット
の平方根の逆数の、所定の数の上位ビットに対する近似
値である前記加算結果を発生するように選択されること
を特徴とする、実施態様７に記載の関数発生器。
（１０２）の内容が、前記入力ビットの前記全体セット
の平方根の逆数の、所定の数の上位ビットに対する近似
値である前記加算結果を発生するように選択されること
を特徴とする、実施態様７に記載の関数発生器。
【００２８】[実施態様１０]前記曲線当てはめ関数が近
似２乗関数であることを特徴とする、実施態様７に記載
の関数発生器。
似２乗関数であることを特徴とする、実施態様７に記載
の関数発生器。
【００２９】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、数学的関数をより高速に且つより良く計算す
ることができる。
とにより、数学的関数をより高速に且つより良く計算す
ることができる。
【図１】本発明の関数計算機を示すブロック図である。
【図２】好適な実施形態において、ルックアップテーブ
ルの値がどのようにして選択されるかを示すために使用
される関数のプロット図である。
ルの値がどのようにして選択されるかを示すために使用
される関数のプロット図である。
１０２：ルックアップテーブル １０４：第１の乗算器 １０８：曲線当てはめ関数発生器 １１０：第２の乗算器 １１２：加算器
Claims (1)
- 【請求項１】ルックアップテーブルと加算器とを備えて
成る関数計算機であって、 前記ルックアップテーブルは、入力ビットの全体セット
のサブセットである第１の入力ビットセットに応答し
て、第１の係数、第２の係数、および第３の係数を出力
し、 前記加算器は、第１の数と第２の数と第３の数との加算
結果を発生し、前記第１の数は前記第１の係数から導出
され、前記第２の数は、前記第２の係数と、前記入力ビ
ットの前記全体セットのサブセットである第２の入力ビ
ットセットの第１の変換値との積から導出され、前記第
３の数は、前記第３の係数と、前記入力ビットの前記全
体セットのサブセットである第３の入力ビットセットの
第２の変換値の曲線当てはめ関数との積から導出され
る、 ことを特徴とする関数計算機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/410,409 US6549924B1 (en) | 1999-10-01 | 1999-10-01 | Function generating interpolation method and apparatus |
| US410409 | 1999-10-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001159927A true JP2001159927A (ja) | 2001-06-12 |
| JP2001159927A5 JP2001159927A5 (ja) | 2005-07-07 |
Family
ID=23624595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000297985A Pending JP2001159927A (ja) | 1999-10-01 | 2000-09-29 | 補間方法および補間装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6549924B1 (ja) |
| EP (1) | EP1089227A3 (ja) |
| JP (1) | JP2001159927A (ja) |
| KR (1) | KR20010067226A (ja) |
| TW (1) | TW484091B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071336A (ja) * | 2006-07-25 | 2008-03-27 | Vivante Corp | 同一の技術に基づくｒｃｐ，ｓｑｒｔ，ｅｘｐおよびｌｏｇ関数の単一データパス浮動小数点実行及び少ない待ち時間のｒｃｐ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963895B1 (en) * | 2000-05-01 | 2005-11-08 | Raza Microelectronics, Inc. | Floating point pipeline method and circuit for fast inverse square root calculations |
| US7266576B2 (en) * | 2002-12-24 | 2007-09-04 | Lockheed Martin Corporation | Circuits and methods for implementing approximations to logarithms |
| JP3845636B2 (ja) * | 2004-01-21 | 2006-11-15 | 株式会社東芝 | 関数近似値の演算器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184317A (en) * | 1989-06-14 | 1993-02-02 | Pickett Lester C | Method and apparatus for generating mathematical functions |
| US5175701A (en) * | 1989-07-25 | 1992-12-29 | Eastman Kodak Company | System for performing linear interpolation |
| US5177698A (en) * | 1990-07-09 | 1993-01-05 | Eastman Kodak Company | Selectable power of two coefficient signal combining circuit |
| AU3664293A (en) * | 1993-02-01 | 1994-08-29 | Pickett, Lester C. | Low latency function generating apparatus and method |
| US5604691A (en) * | 1995-01-31 | 1997-02-18 | Motorola, Inc. | Logarithm/inverse-logarithm converter utilizing a truncated Taylor series and method of use thereof |
| US6349319B1 (en) * | 1999-01-29 | 2002-02-19 | Sun Microsystems, Inc. | Floating point square root and reciprocal square root computation unit in a processor |
-
1999
- 1999-10-01 US US09/410,409 patent/US6549924B1/en not_active Expired - Fee Related
-
2000
- 2000-04-14 TW TW089107005A patent/TW484091B/zh not_active IP Right Cessation
- 2000-09-25 KR KR1020000056086A patent/KR20010067226A/ko not_active Application Discontinuation
- 2000-09-25 EP EP00308402A patent/EP1089227A3/en not_active Withdrawn
- 2000-09-29 JP JP2000297985A patent/JP2001159927A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071336A (ja) * | 2006-07-25 | 2008-03-27 | Vivante Corp | 同一の技術に基づくｒｃｐ，ｓｑｒｔ，ｅｘｐおよびｌｏｇ関数の単一データパス浮動小数点実行及び少ない待ち時間のｒｃｐ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1089227A3 (en) | 2004-08-11 |
| KR20010067226A (ko) | 2001-07-12 |
| US6549924B1 (en) | 2003-04-15 |
| TW484091B (en) | 2002-04-21 |
| EP1089227A2 (en) | 2001-04-04 |
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|
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|
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