JP2003258564A - インピーダンス変換増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力容量が極めて小さく、かつ、増幅利得を
確保することができるようにする。 【解決手段】 入力段は、第１の電界効果トランジスタ
１によるソースホロワ回路が形成され、この第１の電界
効果トランジスタ１のソースは、第２の電界効果トラン
ジスタ２のソースと接続されており、第２の電界効果ト
ランジスタ２は、ゲートに基準電位が印加される一方、
ドレインは第２の負荷抵抗器１２を介して電源電圧が印
加されると共に、第３の電界効果トランジスタ３のゲー
トに接続され、この第３の電界効果トランジスタ３のド
レインには電源電圧が印加され、ソースは、第１の電界
効果トランジスタ１のドレインに接続されて、第１の電
界効果トランジスタ１のゲートに印加された信号は、増
幅されて第２の電界効果トランジスタ２のドレインに出
力されるものとなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インピーダンス変
換増幅回路に係り、特に、入出力特性の改善を図ったも
のに関する。

【０００２】

【従来の技術】従来、この種の回路としては、例えば、
図８に示されたような構成を有するものが公知・周知と
なっている。以下、同図を参照しつつこの従来回路につ
いて説明する。このインピーダンス変換増幅回路は、Ｊ
ＦＥＴ（接合型電界効果トランジスタ）を用いたソース
接地型回路によって構成されたものとなっている。すな
わち、ＪＦＥＴ５１は、そのゲートがギガΩオーダーの
高抵抗器５２を介してソースと共に、基準電位が印加さ
れる基準電位印加端子５３へ接続されるようになってい
る一方、ゲートには外部からの入力信号が印加されるよ
うになっている。また、ＪＦＥＴ５１のドレインには、
負荷抵抗器５４を介して所定の電源電圧が印加されるよ
うになっている。そして、出力信号は、ＪＦＥＴ５１の
ドレインから得られるようになっている。かかる構成に
おけるインピーダンス変換増幅回路は、良好な電圧利得
を有するものとなっており、その電圧利得Ａは、ＪＦＥ
Ｔ５１の相互コンダクタンスをgm、負荷抵抗器５４の抵
抗値をＲ１とすると、Ａ＝ｇｍ×Ｒ１と表される。しか
しながら、ソース接地型回路の入力容量Ｃinは、次述す
るように大きな値を有するため、信号源の容量との間
で、入力信号に対する電圧分割を生じ、出力が期待した
程大きくならないという問題がある。

【０００３】すなわち、ＪＦＥＴ５１においては、ゲー
ト・ドレイン間容量Ｃgdがミラー効果により増幅されて
Ｃgd（１＋gm×Ｒ１）となり、ゲート・ソース間容量Ｃ
gsに加わるために、合計の入力容量Ｃinは、Ｃin＝Ｃgs
＋Ｃgd（１＋gm×Ｒ１）となる。このようなインピーダ
ンス変換増幅回路の信号源として、例えば、小型のエレ
クトレットコンデンサーマイクロホンのような容量性の
信号源が接続される場合には、信号源の容量をＣsとす
ると、上述した回路の入力容量Ｃinとの間で、入力電圧
に対する電圧分割が生ずる。すなわち、本来の信号の大
きさをＶoとし、実際に入力される信号をＶinとする
と、Ｖin＝Ｖo×Ｃs／（Ｃin＋Ｃs）となる。ところ
で、従来のＪＦＥＴは、大凡４ｐＦ程度の入力容量Ｃin
を有しているので、例えば、信号源の容量Ｃsが４ｐＦ
の場合、ＣinとＣsによる電圧分割により、入力で既に
６ｄＢの損失となる。

【０００４】また、仮に、電圧利得を積極的に確保する
ような回路定数を選択しても、上述したように、実際の
入力信号Ｖinは、Ｖin＝Ｖo×Ｃs／（Ｃin＋Ｃs）＝Ｖo
×Ｃs／｛Ｃgs＋Ｃgd（１＋gm×Ｒ１）＋Ｃs｝となり、
例えば、Ｃgs＝２ｐＦ、Ｃgd＝２ｐＦ、gm×Ｒ１＝１と
した場合には、Ｃin＝６ｐＦとなる。そして、電圧利得
を上げてもミラー効果が大きくなるため、出力が入力容
量電圧分割効果によって大きくならないという現象が生
ずる。また、先の負荷抵抗器５４を高い抵抗値とするこ
とは、一般に、供給される電源電圧が低いため困難であ
る。したがって、このソース接地型回路を用いてなるイ
ンピーダンス変換増幅回路は、信号源としてエレクトレ
ットコンデンサーマイクロホンを接続する場合には、Ｆ
ＥＴの接合容量に比較して、大きい出力容量（１０ｐＦ
以上）を有する比較的大きいサイズのエレクトレットコ
ンデンサーマイクロホンに採用される。

【０００５】上述した理由により、更に小型のマイクロ
ホンの場合、すなわち、換言すれば、信号源の容量Ｃs
がより小さなものである場合には、図９に示されたよう
な、ソースホロワ（ドレイン）接地型回路を用いてなる
インピーダンス変換増幅回路が用いられる。なお、図９
における構成要素については、図８に示された構成要素
と同一のものについては、同一の符号を付すこととす
る。この回路は、ＪＦＥＴ５１のゲートがギガΩオーダ
ーの高抵抗器５２を介して基準電位が印加される基準電
位印加端子５３へ接続されるようになっていると共に、
ゲートに入力信号が印加される点は、先の図８に示され
た回路例と同様のものである。一方、ＪＦＥＴ５１のド
レインには直接電源電圧が印加されるようになってい
る。そして、ＪＦＥＴ５１のソースは、ソース抵抗器５
５を介して基準電圧が印加されると共に、出力信号が得
られるようになっている。

【０００６】かかる構成において、この回路は、電圧利
得を有しないため、図８に示された回路と異なり、ゲー
ト・ドレイン間容量Ｃgdは増幅されない。そして、回路
の利得Ａは、ソース抵抗器５５の抵抗値をＲsとする
と、同位相で、Ａ＝gm×Ｒs／（１＋gm×Ｒs）と表され
る。ここで、例えば、gm×Ｒsが１である場合、利得は
１／２、即ち−６ｄＢとなる。しかし、ゲート・ソース
間容量Ｃgsは、ブーストラップ効果により約半分とな
る。例えば、Ｃgs＝２ｐＦ、Ｃgd＝２ｐＦと仮定する
と、入力容量Ｃinは、Ｃin＝（１／２）×Ｃgs＋Ｃgdよ
り、Ｃin＝３ｐＦとなり、先の図８に示された回路に比
して、入力容量による電圧分割は著しく小さくできる。
現実には、１０ｐＦ以下、５ｐＦ程度までの出力容量を
有するエレクトレットコンデンサーマイクロホンに用い
られている。

【０００７】さらに、入力容量による電圧分割の問題を
より改善したものとして、図１０に示された構成を有し
てなるインピーダンス変換増幅回路も公知・周知となっ
ている。以下、図１０を参照しつつこの第３の回路例に
ついて説明する。なお、図８又は図９に示された回路構
成例における構成要素と同一の構成要素については、同
一の符号を付すこととする。この回路は、入力段の第１
のＪＦＥＴ５１に第３のＪＦＥＴ５７をカスコード接続
し、この第３ＪＦＥＴ５７とゲート同士が接続された第
２のＪＦＥＴ５６が設けられ、そのソース側に接続され
たソース抵抗器５８との接続点から出力信号が得られる
ように構成されてなるものである。

【０００８】かかる構成においては、第１のＪＦＥＴ５
１のソースが第２のＪＦＥＴ５６のゲートに接続されて
いるので、ソースホロワ回路の特徴であるゲート・ソー
ス間容量のブーストラップ効果による容量の低減に加え
て、第１のＪＦＥＴ５１のドレイン電位がソース電位と
同一に変化するカスコードブーストラップ効果によるＣ
gdの減少が期待できるものとなっている。したがって、
Ｃgs及びＣgdが各々従来の半分の容量になったとする
と、Ｃin＝１ｐＦ＋１ｐＦ＝２ｐＦとなり、２ｐ程度で
大凡−６ｄＢの利得（この場合通過損失）で使用するこ
とができるものとなっている。

【０００９】

【発明が解決しようとする課題】しかしながら、近年、
携帯電話、補聴器などの電子機器において、従来にも増
してその小型化が促進されつつあり、それに伴いさらに
小型のエレクトレットコンデンサーマイクロホンが開発
されつつある。このため、この小型化のより進んだエレ
クトレットコンデンサーマイクロホンの出力容量は、２
ｐＦ台から１ｐＦ台へとさらに小さくなり、先の図１０
に示された回路でも入力容量の低減が十分なものではな
くなりつつあり、入力容量のさらなる低減が図られたイ
ンピーダンス変換増幅回路が所望されている。

【００１０】本発明は上記実状に鑑みてなされたもの
で、入力容量が極めて小さく、かつ、増幅利得を確保す
ることができるインピーダンス変換増幅回路を提供する
ものである。

【００１１】

【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係るインピーダンス変換増幅回路は、
第１乃至第３の電界効果トランジスタを有し、前記第１
の電界効果トランジスタと第２の電界効果トランジスタ
のソース同士が第１の負荷抵抗器を介して基準電位に保
持され、前記第１の電界効果トランジスタのゲートが高
入力抵抗器を介して、また、前記第２の電界効果トラン
ジスタのゲートが直接に、それぞれ共に前記基準電位に
保持され、前記第２の電界効果トランジスタのドレイン
は、第２の負荷抵抗器を介して電源電圧が印加されると
共に第３の電界効果トランジスタのゲートに接続され、
前記第３の電界効果トランジスタのドレインは、前記電
源電圧が印加される一方、ソースは、前記第１の電界効
果トランジスタのドレインに接続され、前記第１の電界
効果トランジスタのゲートに入力信号が印加され、前記
第２の電界効果トランジスタのドレインから出力信号が
得られるよう構成されてなるものである。

【００１２】かかる構成においては、第１の電界効果ト
ランジスタによるソースホロワ回路によるインピーダン
ス変換によって入力信号源に対する入力容量が十分に小
さなものとなる一方、第２の電界効果トランジスタ及び
第２の負荷抵抗器による増幅作用によって増幅利得が確
保されることとなるものである。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図７を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、本発明の第１の構成例について、
図１を参照しつつ説明する。この第１の構成例は、特
に、本発明に係るインピーダンス変換増幅回路の基本的
回路構成例を示すものである。このインピーダンス変換
増幅回路は、３つの電界効果トランジスタ１〜３を用い
て構成されたものとなっており、これら３つの電界効果
トランジスタ１〜３は、具体的には、例えば接合型電界
効果トランジスタ（ＪＦＥＴ）である。すなわち、入力
段を形成する第１の電界効果トランジスタ１と出力段を
形成する第２の電界効果トランジスタ２のソース同士
は、相互に接続されると共に、基準電圧が印加される基
準電圧端子１６に第１の負荷抵抗器１１を介して接続さ
れて、基準電位が印加されるようになっている。なお、
基準電圧としては、例えば、グランド電位が好適であ
る。また、第１の電界効果トランジスタ１のゲートは、
入力端子１４に接続されて、外部からの入力信号が印加
されると共に、入力抵抗器１３を介して基準電圧端子１
６に接続されるようになっている。ここで、入力抵抗器
１３は、高抵抗値のものが選択される。より具体的に
は、ギガ(Ω)帯の抵抗値が好適である。

【００１４】さらに、第１の電界効果トランジスタ１の
ドレインは、第３の電界効果トランジスタ３のソースに
接続され、この第３の電界効果トランジスタ３のドレイ
ンは、電源端子１７を介して所定の電源電圧が印加され
るようになっている。すなわち、第１の電界効果トラン
ジスタ１と第３の電界効果トランジスタ３は、カスコー
ド接続されたものとなっている。また、第２の電界効果
トランジスタ２のゲートは基準電圧端子１６に接続され
る一方、ドレインは、第３の電界効果トランジスタ３の
ドレインに接続されると共に、第２の負荷抵抗器１２を
介して電源端子１７に接続されたものとなっている。な
お、第２の負荷抵抗器１２の抵抗値は、キロ(Ω)帯の値
に設定されるのが好適である。そして、第２の電界効果
トランジスタ２のドレインと第３の電界効果トランジス
タ３のゲートと第２の負荷抵抗器１２の接続点には、出
力端子１５が接続されて出力信号が得られるようになっ
ている。なお、この回路は、個々の電子部品を接続する
いわゆるディスクリート構成としてもよいし、また、特
に、第１乃至第３の電界効果トランジスタ１〜３を同一
の半導体基板上に形成して集積回路化された構成として
も、いずれでもよいものである。

【００１５】次に、上記構成における動作について説明
する。まず、第１の電界効果トランジスタ１のドレイン
に印加された信号の変動分は、そのソースに現れ、さら
に、第２の電界効果トランジスタ２のソースに入力さ
れ、第２の電界効果トランジスタ２による増幅を受け
て、その増幅電圧が第２の負荷抵抗器１２に現れる結
果、出力端子１５から増幅出力信号が得られることとな
る。また、この回路では、第１の電界効果トランジスタ
１と第１の負荷抵抗器１１によりソースホロワ回路が構
成されたものとなっているため、第１の電界効果トラン
ジスタ１への入力信号に対するインピーダンス変換がな
されることとなる。さらに、第２の電界効果トランジス
タ２のドレインにおける出力電圧は、第３の電界効果ト
ランジスタ３のゲートに印加されるが、第１及び第３の
電界効果トランジスタ１，３のカスコード接続により、
第２の電界効果トランジスタ２のドレインにおける出力
電圧と同じ位相の電圧が第１の電界効果トランジスタ１
のドレインに供給されることとなる。

【００１６】次に、第２の構成例について、図２を参照
しつつ説明する。なお、図１に示された構成例における
構成要素と同一の構成要素については、同一の符号を付
してその詳細な説明を省略し、以下、異なる点を中心に
説明することとする。この第２の構成例は、第３の電界
効果トランジスタ３Ａとして、先の図１に示された構成
例における接合型電界効果トランジスタに代えて、エン
ハンスメント型ＮチャンネルＭＯＳ ＦＥＴを用いて、
図１に示された第１の構成例に比して、より低電圧での
動作を可能としたものである。なお、回路の基本的な動
作は、第１の構成例の場合と変わるところがないので、
ここでの再度の詳細な説明は省略することとする。

【００１７】次に、第３の構成例について、図３を参照
しつつ説明する。なお、図１に示された構成例における
構成要素と同一の構成要素については、同一の符号を付
してその詳細な説明を省略し、以下、異なる点を中心に
説明することとする。この第３の構成例は、特に、半導
体集積回路化される場合に適するもので、第２の電界効
果トランジスタ２は、半導体製造プロセスにより、２つ
のドレイン２ａ，２ｂが形成されたものとなっており、
その一方のドレイン２ａは、第３の電界効果トランジス
タ３のゲートに接続されると共に、一方の第２の負荷抵
抗器１２ａを介して所定の電源電圧が印加されるように
なっている。また、第２の電界効果トランジスタ２の他
方のドレイン２ｂは、他方の第２の負荷抵抗器１２ｂを
介して所定の電源電圧が印加されるようになっていると
共に、出力端子１５が接続されている。なお、第２の電
界効果トランジスタ２のゲート及びソース側の接続は、
図１又は図２に示された構成例の場合と基本的に同一で
あるので、ここでの再度の詳細な説明は省略することと
する。

【００１８】かかる構成においては、第２の電界効果ト
ランジスタ２によるゲート接地増幅回路の部分が、２つ
のドレイン２ａ，２ｂを設けることにより、第３の電界
効果トランジスタ３を介しての第１の電界効果トランジ
スタ１へのコモンモードフィードバック部分と、出力回
路部分とに分離されたと等価な状態となり、図１、図２
に示された構成例に比して、より出力効率の向上が図ら
れるものとなっている。なお、基本的な動作は、先に図
１に示された構成例の場合と同一であるので、ここでの
再度の詳細な説明は省略する。この第３の構成例におい
て、第３の電界効果トランジスタ３を、ＪＦＥＴに代え
て、図２に示された第２の構成例のようにエンハンスメ
ント型ＮチャンネルＭＯＳ ＦＥＴとしても勿論よいも
のである。

【００１９】次に、第４の構成例について、図４を参照
しつつ説明する。なお、図１又は図２に示された構成例
における構成要素と同一の構成要素については、同一の
符号を付してその詳細な説明を省略し、以下、異なる点
を中心に説明することとする。この第４の構成例は、先
に図２に示された第２の構成例において、第１の負荷抵
抗器１１を、定電流源９に置き換えた点が異なるもので
あり、他の回路構成部分は図２の構成例と同一のもので
ある。そして、かかる構成においても、入力容量の低減
と出力利得の確保がなされるという基本的な動作は、図
１の構成例の場合と同一であるので、ここでの再度の詳
細な説明は省略する。

【００２０】次に、第５の構成例について、図５を参照
しつつ説明する。なお、図１又は図２に示された構成例
における構成要素と同一の構成要素については、同一の
符号を付してその詳細な説明を省略し、以下、異なる点
を中心に説明することとする。この第５の構成例は、先
に図２に示された第２の構成例において、入力段におけ
る入力信号のレベル制限を行うと共に、第１及び第２の
電界効果トランジスタ１，２のソース側に定電流源回路
が形成されるよう構成されたもので、これらの点を除い
ては、基本的な構成は、第２の構成例と同一のものであ
る。以下、具体的に説明すれば、まず、第１の電界効果
トランジスタ１のゲートには、いわゆる逆並列に接続さ
れた第１及び第２のダイオード７，８の一方側が接続さ
れ、これら第１及び第２のダイオード７，８の他方側
は、入力抵抗器１３を介して基準電圧端子１６に接続さ
れたものとなっている。すなわち、第１のダイオード７
のアノードと第２のダイオード８のカソードが共に第１
の電界効果トランジスタ１のゲートに接続される一方、
第１のダイオード７のカソードと第２のダイオード８の
アノードが共に入力抵抗器１３を介して基準電圧端子１
６に接続されたものとなっている。このような構成によ
って、過大な入力信号が印加された場合には、第１又は
第２のダイオード７，８が導通するため、第１の電界効
果トランジスタ１のゲートへ過大な入力信号が印加され
て第１の電界効果トランジスタ１が破壊に至るようなこ
とが防止されるものとなっている。

【００２１】また、第１及び第２の電界効果トランジス
タ１，２のソースには、第４の電界効果トランジスタ４
のドレインが接続され、この第４の電界効果トランジス
タ４のソースは、ソース抵抗器１８を介して基準電圧端
子１６に接続されたものとなっている。そして、第４の
電界効果トランジスタ４のゲートは、第２の電界効果ト
ランジスタ２のゲートと共に基準電圧端子１６に接続さ
れたものとなっており、この第４の電界効果トランジス
タ４及びソース抵抗器１８により定電流源回路が形成さ
れたものとなっている。なお、第４の電界効果トランジ
スタ４は、第１及び第２の電界効果トランジスタ１，２
と同様、例えばＪＦＥＴが用いられる。かかる構成にお
いて、過大な入力信号に対する回路保護がなされるよう
になっている点を除けば、基本的な動作は、先の図２に
示された構成例と同一であるので、ここでの詳細な説明
は省略することとする。

【００２２】次に、第６の構成例について、図６を参照
しつつ説明する。なお、図５に示された構成例における
構成要素と同一の構成要素については、同一の符号を付
してその詳細な説明を省略し、以下、異なる点を中心に
説明することとする。この第６の構成例は、図５に示さ
れた第５の構成例において、特に、出力抵抗を低くする
ために、バイポーラトランジスタによるエミッタホロワ
出力回路が付加された構成を有するものである。すなわ
ち、具体的には、まず、第２の電界効果トランジスタ２
のドレイン及び第３の電界効果トランジスタ３のゲート
並びに第２の負荷抵抗器１２の接続点に、ｎｐｎ型トラ
ンジスタ６のベースが接続されたものとなっている。

【００２３】そして、このｎｐｎ型トランジスタ６のコ
レクタは、電源端子１７に接続される一方、エミッタ
は、出力端子１５に接続されると共に第３の負荷抵抗器
１９を介して基準電圧端子１６に接続されて、エミッタ
ホロア出力回路が構成されたものとなっている。かかる
構成においては、エミッタホロア出力回路により電圧利
得は殆ど１であるが、出力インピーダンスを低くするこ
とができる。なお、このエミッタホロア出力回路による
部分を除けば、この第６の構成例の基本的な動作は、先
の第５の構成例の場合と同一であるので、ここでの再度
の詳細な説明は省略することとする。

【００２４】最後に、第７の構成例について、図７を参
照しつつ説明する。なお、図５又は図６に示された構成
例における構成要素と同一の構成要素については、同一
の符号を付してその詳細な説明を省略し、以下、異なる
点を中心に説明することとする。この第７の構成例は、
図６に示された第６の構成例において、特に、エミッタ
ホロワ出力回路に用いられるバイポーラトランジスタに
代えて、電界効果トランジスタを用いるようにし、いわ
ばソースホロワ回路が構成されるようにしたものであ
る。すなわち、具体的には、まず、第５の電界効果トラ
ンジスタ５のゲートが第１及び第２の電界効果トランジ
スタ１，２のソースに接続されたものとなっている。そ
して、この第５の電界効果トランジスタ５のドレイン
は、電源端子１７に接続される一方、ソースは、出力端
子１５に接続されると共に第３の負荷抵抗器１９を介し
て基準電圧端子１６に接続された構成となっている。な
お、第５の電界効果トランジスタ５としては、例えばＪ
ＦＥＴが用いられる。かかる構成においては、エミッタ
ホロワ出力回路に比して、電流利得が得られるという利
点がある。なお、このソースホロア出力回路による部分
を除けば、この第７の構成例の基本的な動作は、先の第
５の構成例の場合と同一であるので、ここでの再度の詳
細な説明は省略することとする。

【００２５】

【発明の効果】以上、述べたように、本発明によれば、
入力容量を従来に比して十分小さなものとしつつ、増幅
利得が得られるような構成としたので、１ｐＦ以下の従
来に比して更に小型のエレクトレットコンデンサーマイ
クロホンに使用することができるだけでなく、５ｐＦ〜
２ｐＦ程度の容量を有する通常のエレクトレットコンデ
ンサーマイクロホンにも使用することができるという効
果を奏するものである。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるインピーダンス変
換増幅回路の第１の構成例を示す回路図である。

【図２】本発明の実施の形態におけるインピーダンス変
換増幅回路の第２の構成例を示す回路図である。

【図３】本発明の実施の形態におけるインピーダンス変
換増幅回路の第３の構成例を示す回路図である。

【図４】本発明の実施の形態におけるインピーダンス変
換増幅回路の第４の構成例を示す回路図である。

【図５】本発明の実施の形態におけるインピーダンス変
換増幅回路の第５の構成例を示す回路図である。

【図６】本発明の実施の形態におけるインピーダンス変
換増幅回路の第６の構成例を示す回路図である。

【図７】本発明の実施の形態におけるインピーダンス変
換増幅回路の第７の構成例を示す回路図である。

【図８】従来回路の第１の構成例を示す回路図である。

【図９】従来回路の第２の構成例を示す回路図である。

【図１０】従来回路の第３の構成例を示す回路図であ
る。

【符号の説明】

１…第１の電界効果トランジスタ ２…第２の電界効果トランジスタ ３，３Ａ…第３の電界効果トランジスタ ４…第４の電界効果トランジスタ ５…第５の電界効果トランジスタ ６…ｎｐｎ型トランジスタ １１…第１の負荷抵抗器 １２…第２の負荷抵抗器 １３…入力抵抗器 １４…入力端子 １５…出力端子 １６…基準電圧端子 １７…電源端子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J091 AA02 AA13 CA71 FA20 HA02 HA09 HA19 HA25 KA05 MA01 MA04 MA17 MA21 SA05 5J092 AA02 AA13 CA71 FA20 HA02 HA09 HA19 HA25 KA05 MA01 MA04 MA17 MA21 SA05 5J500 AA02 AA13 AC71 AF20 AH02 AH09 AH19 AH25 AK05 AM01 AM04 AM17 AM21 AS05

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１乃至第３の電界効果トランジスタを
   有し、 前記第１の電界効果トランジスタと第２の電界効果トラ
   ンジスタのソース同士が第１の負荷抵抗器を介して基準
   電位に保持され、 前記第１の電界効果トランジスタのゲートが高入力抵抗
   器を介して、また、前記第２の電界効果トランジスタの
   ゲートが直接に、それぞれ共に前記基準電位に保持さ
   れ、 前記第２の電界効果トランジスタのドレインは、第２の
   負荷抵抗器を介して電源電圧が印加されると共に第３の
   電界効果トランジスタのゲートに接続され、 前記第３の電界効果トランジスタのドレインは、前記電
   源電圧が印加される一方、ソースは、前記第１の電界効
   果トランジスタのドレインに接続され、 前記第１の電界効果トランジスタのゲートに入力信号が
   印加され、前記第２の電界効果トランジスタのドレイン
   から出力信号が得られるよう構成されてなることを特徴
   とするインピーダンス変換増幅回路。
2. 【請求項２】 前記高入力抵抗器は、ギガΩ帯の抵抗値
   を有するものであり、前記出力抵抗器はキロΩ帯の抵抗
   値を有するものであることを特徴とする請求項１記載の
   インピーダンス変換増幅回路。
3. 【請求項３】 前記基準電位は、グランド電位であるこ
   とを特徴とする請求項２記載のインピーダンス変換増幅
   回路。
4. 【請求項４】 前記第１乃至第３の電界効果トランジス
   タは、同一の半導体基板上に形成されてなることを特徴
   とする請求項１記載のインピーダンス変換増幅回路。
5. 【請求項５】 前記第２の電界効果トランジスタは、２
   つのドレインが形成されてなる一方、前記第２の負荷抵
   抗器が２つ設けられ、 前記２つのドレインの内、一方のドレインは、前記２つ
   の第２の負荷抵抗器の内、一方の第２の負荷抵抗器を介
   して電源電圧が印加されると共に第３の電界効果トラン
   ジスタのゲートに接続され、 前記２つのドレインの内、他方のドレインは、前記２つ
   の第２の負荷抵抗器の内、他方の第２の負荷抵抗器を介
   して電源電圧が印加されると共に、当該ドレインから出
   力信号が得られるよう構成されてなることを特徴とする
   請求項１記載のインピーダンス変換増幅回路。
6. 【請求項６】 前記第３の電界効果トランジスタは、エ
   ンハンスメント型ＭＯＳ ＦＥＴであることを特徴とす
   る請求項１又は請求項５記載のインピーダンス変換増幅
   回路。
7. 【請求項７】 前記第１の負荷抵抗器に代えて定電流源
   又は定電流源回路を設けたことを特徴とする請求項１記
   載のインピーダンス変換増幅回路。