JP4028766B2 - インピーダンス変換回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、インピーダンス変換回路に係り、特に、入出力特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば、図４に示されたような構成を有するものが公知・周知となっている。
以下、同図を参照しつつこの従来回路について説明する。
このインピーダンス変換回路は、ＪＦＥＴ（接合型電界効果トランジスタ）を用いたソース接地型回路によって構成されたものとなっている。
すなわち、ＪＦＥＴ３１は、そのゲートがギガΩオーダーの高抵抗器３２を介してソースと共に、基準電位が印加される基準電位印加端子３３へ接続されるようになっている一方、ゲートには外部からの入力信号が印加されるようになっている。
また、ＪＦＥＴ３１のドレインには、負荷抵抗器３４を介して所定の電源電圧が印加されるようになっている。そして、出力信号は、ＪＦＥＴ３１のドレインから得られるようになっている。
かかる構成におけるインピーダンス変換回路は、良好な電圧利得を有するものとなっており、その電圧利得Ａは、ＪＦＥＴ３１の相互コンダクタンスをgm、負荷抵抗器３４の抵抗値をＲ１とすると、Ａ＝ｇｍ×Ｒ１と表される。
しかしながら、ソース接地型回路の入力容量Ｃinは、次述するように大きな値を有するため、信号源の容量との間で、入力信号に対する電圧分割を生じ、出力が期待した程大きくならないという問題がある。
【０００３】
すなわち、ＪＦＥＴ３１においては、ゲート・ドレイン間容量Ｃgdがミラー効果により増幅されてＣgd（１＋gm×Ｒ１）となり、ゲート・ソース間容量Ｃgsに加わるために、合計の入力容量Ｃinは、Ｃin＝Ｃgs＋Ｃgd（１＋gm×Ｒ１）となる。
このようなインピーダンス変換回路の信号源として、例えば、小型のエレクトレットコンデンサーマイクロホンのような容量性の信号源が接続される場合には、信号源の容量をＣsとすると、上述した回路の入力容量Ｃinとの間で、入力電圧に対する電圧分割が生ずる。すなわち、本来の信号の大きさをＶoとし、実際に入力される信号をＶinとすると、Ｖin＝Ｖo×Ｃs／（Ｃin＋Ｃs）となる。
ところで、従来のＪＦＥＴは、大凡４ｐＦ程度の入力容量Ｃinを有しているので、例えば、信号源の容量Ｃsが４ｐＦの場合、ＣinとＣsによる電圧分割により、入力で既に６ｄＢの損失となる。
【０００４】
また、仮に、電圧利得を積極的に確保するような回路定数を選択しても、上述したように、実際の入力信号Ｖinは、Ｖin＝Ｖo×Ｃs／（Ｃin＋Ｃs）＝Ｖo×Ｃs／｛Ｃgs＋Ｃgd（１＋gm×Ｒ１）＋Ｃs｝となり、例えば、Ｃgs＝２ｐＦ、Ｃgd＝２ｐＦ、gm×Ｒ１＝１とした場合には、Ｃin＝６ｐＦとなる。そして、電圧利得を大きくしてもミラー効果の影響が大となるため、出力が入力容量電圧分割効果によって大きくならないという現象が生ずる。また、先の負荷抵抗器３４を高い抵抗値とすることは、一般に、供給される電源電圧が低いため困難である。
したがって、このソース接地型回路を用いてなるインピーダンス変換回路は、信号源としてエレクトレットコンデンサーマイクロホンを接続する場合には、ＦＥＴの接合容量に比較して、大きい出力容量（１０ｐＦ以上）を有する比較的大きいサイズのエレクトレットコンデンサーマイクロホンに採用される。
【０００５】
上述した理由により、更に小型のマイクロホンの場合、すなわち、換言すれば、信号源の容量Ｃsがより小さなものである場合には、図５に示されたような、ソースホロア（ドレイン）接地型回路を用いてなるインピーダンス変換回路が用いられる。なお、図５における構成要素について、図４に示された構成要素と同一のものについては、同一の符号を付すこととする。
この回路は、ＪＦＥＴ３１のゲートがギガΩオーダーの高抵抗器３２を介して基準電位が印加される基準電位印加端子３３へ接続されるようになっていると共に、ゲートに入力信号が印加される点は、先の図４に示された回路例と同様のものである。
一方、ＪＦＥＴ３１のドレインには直接電源電圧が印加されるようになっている。そして、ＪＦＥＴ３１のソースは、ソース抵抗器３５を介して基準電圧が印加されると共に、出力信号が得られるようになっている。
【０００６】
かかる構成において、この回路は、電圧利得を有しないため、図４に示された回路と異なり、ゲート・ドレイン間容量Ｃgdは増幅されない。そして、回路の利得Ａは、ソース抵抗器３５の抵抗値をＲsとすると、同位相で、Ａ＝gm×Ｒs／（１＋gm×Ｒs）と表される。
ここで、例えば、gm×Ｒsが１である場合、利得は１／２、即ち−６ｄＢとなる。しかし、ゲート・ソース間容量Ｃgsは、ブーストラップ効果により約半分となる。例えば、Ｃgs＝２ｐＦ、Ｃgd＝２ｐＦと仮定すると、入力容量Ｃinは、Ｃin＝（１／２）×Ｃgs＋Ｃgdより、Ｃin＝３ｐＦとなり、先の図４に示された回路に比して、入力容量による電圧分割は著しく小さくできる。現実には、１０ｐＦ以下、５ｐＦ程度までの出力容量を有するエレクトレットコンデンサーマイクロホンに用いられている。
【０００７】
さらに、入力容量による電圧分割の問題をより改善したものとして、図６に示された構成を有してなるインピーダンス変換回路も公知・周知となっている。
以下、図６を参照しつつこの第３の回路例について説明する。なお、図４又は図５に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付すこととする。
この回路は、入力段の第１のＪＦＥＴ３１に第３のＪＦＥＴ３７をカスコード接続し、この第３のＪＦＥＴ３７とゲート同士が接続された第２のＪＦＥＴ３６が設けられ、そのソース側に接続されたソース抵抗器３８との接続点から出力信号が得られるように構成されてなるものである。
【０００８】
かかる構成においては、第１のＪＦＥＴ３１のソースが第２のＪＦＥＴ３６のゲートに接続されているので、ソースホロア回路の特徴であるゲート・ソース間容量のブーストラップ効果による容量の低減に加えて、第１のＪＦＥＴ３１のドレイン電位がソース電位と同一に変化するカスコードブーストラップ効果によるＣgdの減少が期待できるものとなっている。
したがって、Ｃgs及びＣgdが各々従来の半分の容量になったとすると、Ｃin＝１ｐＦ＋１ｐＦ＝２ｐＦとなり、２ｐＦ程度で大凡−６ｄＢの利得（この場合通過損失）で使用することができるものとなっている。
【０００９】
そして、、ブーストラップ効果を積極的に極力１まで近づけるようにした回路構成例として図７に示された構成が公知・周知となっている。すなわち、この図７に示された回路においては、
この回路は、入力段の第１のＭＯＳＦＥＴ４１に第３のＭＯＳＦＥＴ４３がカスコード接続される一方、第１のＭＯＳＦＥＴ４１とソースが相互に接続された出力段の第２のＭＯＳＦＥＴ４２のドレイン及び第３のＭＯＳＦＥＴ４３のゲートに負荷抵抗器４４を介して電源電圧が印加されると共に、この第３のＭＯＳＦＥＴ４３のゲートと第２のＭＯＳＦＥＴ４２のドレインと負荷抵抗器４４との接続点から出力が得られるよう構成されてなるものである。
かかる構成においては、高い利得を同時に実現可能であり、また、負荷抵抗器４４は、後段に接続される増幅器の入力抵抗器を利用するなどの拡張性を有するという利点がある反面、回路定数の選択が難しく、出力抵抗をさほど下げられないという欠点がある。
【００１０】
【発明が解決しようとする課題】
しかしながら、近年、携帯電話、補聴器などの電子機器において、従来にも増してその小型化が促進されつつあり、それに伴いさらに小型のエレクトレットコンデンサーマイクロホンが開発されつつある。このため、この小型化のより進んだエレクトレットコンデンサーマイクロホンの出力容量は、２ｐＦ台から１ｐＦ台へとさらに小さくなり、先の図６や図７に示された回路でも入力容量の低減が十分なものではなくなりつつあり、入力容量のさらなる低減に加えて出力抵抗の低減が図られたインピーダンス変換回路が所望されている。
【００１１】
本発明は、上記実状に鑑みてなされたもので、入力容量が極めて小さく、かつ、出力抵抗の低いインピーダンス変換回路を提供するものである。
【００１２】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係るインピーダンス変換回路は、
第１乃至第５の電界効果トランジスタを有し、
前記第１の電界効果トランジスタのゲートが入力信号の印加点とされると共に、当該ゲートは、高抵抗値の第１の抵抗器を介して基準電位に保持され、
前記第１の電界効果トランジスタのソースは、第２の抵抗器を介して基準電位に保持されると共に、第２の電界効果トランジスタのゲートに接続され、
前記第２の電界効果トランジスタのソースは、第３の電界効果トランジスタのソースと相互に接続される共に、第３の抵抗器を介して基準電位に保持されて差動増幅回路が構成され、前記第３の電界トランジスタのゲートには、第５の電界効果トランジスタのソースが接続され、当該第５の電界効果トランジスタのゲートが基準電位に保持される一方、ドレインが前記第２の電界効果トランジスタのドレインに接続されると共に、当該ドレインには電源電圧が印加される一方、
前記第３の電界効果トランジスタのドレインには、負荷抵抗器を介して電源電圧が印加されると共に、当該ドレインは、第４の電界効果トランジスタのゲートに接続され、
前記第４の電界効果トランジスタのドレインには、電源電圧が印加される一方、ソースは、前記第１の電界効果トランジスタのドレインに接続され、
前記第２の電界効果トランジスタのソースから出力信号が得られるよう構成されてなるものである。
【００１３】
かかる構成においては、第１及び第２の電界効果トランジスタにより、ソースホロア回路が二段に構成されると共に、第２の電界効果トランジスタのソースから出力信号が得られるようになっているため、入力信号源に対する入力容量を十分に小さくすることができると共に、出力抵抗を充分に小さくすることができるものとなっている。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるインピーダンス変換回路の第１の基本回路構成例について、図１を参照しつつ説明する。
このインピーダンス変換回路は、４つの電界効果トランジスタ、すなわち、具体的には、第１、第２及び第３のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ１，２，３と、第４のＮチャンネル・エンハンスメント型ＭＯＳＦＥＴ４とを用いて構成されたものとなっている。
以下、その具体的な構成を説明すれば、まず、第１のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ（以下「第１のＭＯＳＦＥＴ」と言う）１は、そのゲートに入力端子２１が接続されると共に、第１の抵抗器６を介して、所定の基準電圧が印加される基準電圧印加端子２４に接続されたものとなっている。なお、この基準電圧印加端子２４は、具体的には、グランドに接続され、基準電圧としてグランド電位とするのが好適である。また、第１の抵抗器６で構成される入力抵抗の値は、例えば、ギガ（Ω）程度の高抵抗値とするのが好適である。
【００１５】
また、第１のＭＯＳＦＥＴ１のソースは、第２のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ（以下「第２のＭＯＳＦＥＴ」と言う）２のゲートに接続されると共に、第２の抵抗器７を介して先に述べた基準電圧印加端子２４に接続されている。
そして、第２のＭＯＳＦＥＴ２のドレインは、所定の電源電圧が印加される電源端子２３に接続される一方、ソースは、出力端子２２に接続されると共に、第３及び第４の抵抗器８，９を介して基準電圧印加端子２４に接続されたものとなっている。
さらに、第３及び第４の抵抗器８，９の接続点には、第３のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ（以下「第３のＭＯＳＦＥＴ」と言う）３のソースが接続されている。
【００１６】
また、第３のＭＯＳＦＥＴ３のゲートは、基準電圧印加端子２４に接続される一方、ドレインは、第４のＮチャンネル・エンハンスメント型ＭＯＳＦＥＴ（以下「第４のＭＯＳＦＥＴ」と言う）４のゲートに接続されると共に、負荷抵抗器としての第５の抵抗器１０を介して電源端子２３に接続されたものとなっている。すなわち、換言すれば、第３のＭＯＳＦＥＴ３は、ゲート接地回路を構成するものとなっている。
そして、第４のＭＯＳＦＥＴ４のドレインは、電源端子２３へ接続される一方、ソースは、第１のＭＯＳＦＥＴ１のドレインに接続されたものとなっている。
【００１７】
次に、かかる構成における動作について説明する。
第１のＭＯＳＦＥＴ１のゲートへ印加された入力信号は、第１のＭＯＳＦＥＴ１と第１の抵抗器６によるイピーダンス変換を受け、さらに、第２のＭＯＳＦＥＴ２によるインピーダンス変換を受けて、出力抵抗の低下が施され、負荷抵抗器としての第３及び第４の抵抗器８，９と第２のＭＯＳＦＥＴ２のソースとの接続点から出力信号として取り出されることとなる。
ここで、第３及び第４の抵抗器８，９は、その抵抗値が適宜な値に設定されることで、第３のＭＯＳＦＥＴ３を適宜なバイアス状態とすることができるものとなっている。その結果、第１のＭＯＳＦＥＴ１のゲートに印加された信号と等しい同位相の電圧信号が、第３のＭＯＳＦＥＴ３を介して第４のＭＯＳＦＥＴ４のゲートに印加される。そして、さらに、この第４のＭＯＳＦＥＴ４のゲートに印加された電圧は、この第４のＭＯＳＦＥＴ４を介して第１のＭＯＳＦＥＴ１のドレインに、第１のＭＯＳＦＥＴ１のゲートへ印加された入力信号と同位相で印加されることとなる。
なお、かかる構成における第５の抵抗器１０で構成される出力抵抗の値は、大凡キロ（Ω）帯の大きさである。
【００１８】
次に、第２の基本回路構成例について、図２を参照しつつ説明する。なお、図１に示された第１の基本回路構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の基本回路構成例は、図１に示された基本回路構成において、特に、直流バイアスを容易とした改良が施されたものである。
すなわち、第２のＭＯＳＦＥＴ２のソースと、第３のＭＯＳＦＥＴ３のソースとが相互に接続されると共に、その接続点は、第３の抵抗器８を介して基準電圧印加端子２４に接続されると共に、出力端子２２に接続されたものとなっている。したがって、第２及び第３のＭＯＳＦＥＴ２，３は、差動増幅回路を構成するものとなっている。
そして、第３のＭＯＳＦＥＴ３のゲートには、第５のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ（以下「第５のＭＯＳＦＥＴ」と言う）５のソースが接続され、この第５のＭＯＳＦＥＴ５のゲートは、基準電圧印加端子２４に接続されたものとなっている。さらに、第５のＭＯＳＦＥＴ５のドレインは、第２のＭＯＳＦＥＴ２のドレインに接続されている。
なお、他の回路接続については、図１に示された第１の基本回路構成例と変わるところはないので、ここでの再度の詳細な説明は省略することとする。
そして、かかる構成における動作も、基本的に図１に示された第１の基本回路構成例と同一であるので、ここでの再度の詳細な説明は省略することとする。
【００１９】
次に、本発明の実施の形態におけるインピーダンス変換回路のより具体的な回路構成例について、図３を参照しつつ説明する。なお、図１に示された第１の基本回路構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図３に示された回路構成例は、図１に示された基本回路構成例に対して、次述するように、変更、追加を加えたものである。
まず、第１のＭＯＳＦＥＴ１のゲートと第１の抵抗器６との間には、逆並列に接続された第１及び第２のダイオード１５，１６が接続されたものとなっている。すなわち、第１のダイオード１５のアノードと第２のダイオード１６のカソードが相互に接続されると共に、第１のＭＯＳＦＥＴ１のゲートに接続されている一方、第１のダイオード１５のカソードと第２のダイオード１６のアノードとが相互に接続されて第１の抵抗器６の一端に接続されたものとなっている。これによって、第１のＭＯＳＦＥＴ１のゲートを、高抵抗でほぼ基準電圧にバイアスすることができるようになっている。なお、ここで言う「高抵抗」とは、ギガ（Ω）程度の値を意味するものとする。
【００２０】
また、第２及び第４のＭＯＳＦＥＴ２，４のドレイン及び第５の抵抗器１０の一端と電源端子２３との間に、第６の抵抗器１１が設けられたものとなっている。
そして、この第６の抵抗器１１の電源端子２３と反対側の端子と、基準電圧印加端子２４との間には、第１のコンデンサ１３が接続されている。
さらに、第２のＭＯＳＦＥＴ２のソースと出力端子２２との間には、第７の抵抗器１２が設けられている。またさらに、この第７の抵抗器１２と第２のＭＯＳＦＥＴ２のソースとの接続点と基準電圧印加端子２４との間には、第２のコンデンサ１４が設けられたものとなっている。
【００２１】
次に、かかる構成における動作について説明する。
入力端子に印加された信号は、第１のＭＯＳＦＥＴ１のゲートに印加される。ここで、第１及び第２のダイオード１５，１６が高抵抗値を有すると共に、第１の抵抗器６も高抵抗値に設定されているため、第１のＭＯＳＦＥＴ１のゲートは、ほぼ基準電圧にバイアスされることとなる。
第１のＭＯＳＦＥＴ１と第２の抵抗器７とによって、ソースホロア回路が構成されたものとなっているため、入力信号のほぼ９５％を第１のＭＯＳＦＥＴ１のソース側に得ることができる。さらに、第２のＭＯＳＦＥＴ２と第３及び第４の抵抗器８，９によって第２のソースホロア回路が構成されたものとなっているため、入力信号のほぼ９０％を第２のＭＯＳＦＥＴ２のソース側に得ることができると共に、出力抵抗の十分な低減がなされることとなる。
そして、この第２のＭＯＳＦＥＴ２のソース側に得られた入力信号のほぼ９０％の電圧は、第３及び第４の抵抗器８，９により抵抗分圧され、その内、第４の抵抗器９の両端の電圧が第３のＭＯＳＦＥＴ３のソースに印加されることとなる。この第３のＭＯＳＦＥＴ３のソースに印加された電圧は、第３のＭＯＳＦＥＴ３により増幅され、第５の抵抗器１０に出力されることとなる。
【００２２】
この第３のＭＯＳＦＥＴ３のドレイン側に出力された電圧は、同時に第４のＭＯＳＦＥＴ４のゲートに印加される。
第４のＭＯＳＦＥＴ４は、第１のＭＯＳＦＥＴ１を負荷とするソースホロア回路を構成しているため、結局、第１のＭＯＳＦＥＴ１のゲート印加電圧に等しい電圧が、第４のＭＯＳＦＥＴ４により第１のＭＯＳＦＥＴ１のドレインに供給されることとなる。
ここで、第１のＭＯＳＦＥＴ１のゲート・ソース間容量Ｃgsは、次述するような大きさとなる。
まず、この第１のＭＯＳＦＥＴ１によるソースホロア回路の増幅度Ａは、Ａ＝ｇm×Ｒs／（１＋ｇm×Ｒs）と表されることは公知・周知の通りである。ここで、ｇmは、コンダクタンス、Ｒsは、ソース抵抗器の抵抗値であり、本発明の実施の形態においては、第２の抵抗器７の抵抗値である。
そして、第１のＭＯＳＦＥＴ１のソース側には高抵抗値の抵抗器を用いることができるので、上述の増幅度の式より容易にｇm×Ｒsを９程度にでき、その結果、Ａ＝０．９程度を得ることができ、したがって、Ｃgsは、１０の１の値にすることができるものとなる。
【００２３】
そして、第１のＭＯＳＦＥＴ１のドレイン電圧が、ゲートに入力される電圧に等しい電圧となるように、第２のＭＯＳＦＥＴ２における損失、第３乃至第５の抵抗器８〜１０の抵抗値並びに第３のＭＯＳＦＥＴ３の抵抗値を適宜に選定すれば、第１のＭＯＳＦＥＴ１のゲート・ドレイン間容量Ｃgdを、ブーストラップ効果により見かけ上、零とすることができる。
結局、このような構成によって、回路の入力容量Ｃinは、Ｃin＝Ｃgs×０.１＋Ｃgd×０＝Ｃgs×０.１となる。
ここで、Ｃgs＝Ｃgd＝２ｐＦとすると、Ｃin＝０.２ｐＦとなり、極めて小さな入力容量が実現できる。例えば、エレクトレットコンデンサマイクロホンの容量Ｃsを、Ｃs＝２ｐＦとすると、入力容量Ｃinによる電圧分割比は、Ｃs／（Ｃs＋Ｃin）＝２／（０.２＋２）＝０.９１（約−１ｄＢ）となる。
【００２４】
本発明の実施の形態における回路においては、第１及び第２のＭＯＳＦＥＴ１，２により、ソースホロア回路が二段に構成されているため、充分に出力インピーダンスを低下させることができ、後段に接続される増幅器（本発明の実施の形態においては第３のＭＯＳＦＥＴ３及び第５の抵抗器１０により構成された部分）の入力抵抗を低くしても、総合で−３ｄＢ程度の通過損失で済むこととなる。
近年、アナログ回路に使用可能なＭＯＳデュプレッション型ＦＥＴの場合、十分なｇmを得ながら低電圧低電流時において、Ｃgs＋Ｃgd＝１ｐＦ程度の値を得ることができ、この場合、エレクトレットコンデンサマイクロホンの容量Ｃsと入力容量Ｃinによる電圧分割比は、Ｃs／（Ｃs＋Ｃin）＝２／（０.１＋２）＝０.９５（約−０.５ｄＢ）を得ることができる。
なお、上述したいずれの回路構成例も、個々の電子部品を接続するいわゆるディスクリート構成としても良いし、また、第１乃至第４のＭＯＳＦＥＴ１〜４又は第１乃至第５のＭＯＳＦＥＴ１〜５を同一の半導体基板上に形成して、回路全体を集積回路化しても、いずれでも良いものである。
【００２５】
【発明の効果】
以上、述べたように、本発明によれば、二段に構成されたソースホロア回路を有するような構成としたので、従来に比して入力容量を極めて小さなものとしつつ、かつ、出力抵抗も充分に小さくでき、そのため、１ｐＦ以下の従来に比して更に小型のエレクトレットコンデンサーマイクロホンに使用することができるだけでなく、５ｐＦ〜２ｐＦ程度の容量を有する通常のエレクトレットコンデンサーマイクロホンにも使用することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるインピーダンス変換回路の第１の基本回路構成例を示す回路図である。
【図２】本発明の実施の形態におけるインピーダンス変換回路の第２の基本回路構成例を示す回路図である。
【図３】本発明の実施の形態におけるインピーダンス変換回路のより実際的な回路構成例を示す回路図である。
【図４】従来回路の第１の回路構成例を示す回路図である。
【図５】従来回路の第２の回路構成例を示す回路図である。
【図６】従来回路の第３の回路構成例を示す回路図である。
【図７】従来回路の第４の回路構成例を示す回路図である。
【符号の説明】
１…第１のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ
２…第２のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ
３…第３のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ
４…第１のＮチャンネル・エンハンスメント型ＭＯＳＦＥＴ
５…第５のＮチャンネル・ディプレッション型ＭＯＳＦＥＴ
２１…入力端子
２２…出力端子
２３…電源端子
２４…基準電圧印加端子

Claims (1)

1. 第１乃至第５の電界効果トランジスタを有し、
   前記第１の電界効果トランジスタのゲートが入力信号の印加点とされると共に、当該ゲートは、高抵抗値の第１の抵抗器を介して基準電位に保持され、
   前記第１の電界効果トランジスタのソースは、第２の抵抗器を介して基準電位に保持されると共に、第２の電界効果トランジスタのゲートに接続され、
   前記第２の電界効果トランジスタのソースは、第３の電界効果トランジスタのソースと相互に接続される共に、第３の抵抗器を介して基準電位に保持されて差動増幅回路が構成され、前記第３の電界トランジスタのゲートには、第５の電界効果トランジスタのソースが接続され、当該第５の電界効果トランジスタのゲートが基準電位に保持される一方、ドレインが前記第２の電界効果トランジスタのドレインに接続されると共に、当該ドレインには電源電圧が印加される一方、
   前記第３の電界効果トランジスタのドレインには、負荷抵抗器を介して電源電圧が印加されると共に、当該ドレインは、第４の電界効果トランジスタのゲートに接続され、
   前記第４の電界効果トランジスタのドレインには、電源電圧が印加される一方、ソースは、前記第１の電界効果トランジスタのドレインに接続され、
   前記第２の電界効果トランジスタのソースから出力信号が得られるよう構成されてなることを特徴とするインピーダンス変換回路。

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