JP2003254706A - 静電容量検出装置 - Google Patents
静電容量検出装置Info
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Abstract
(57)【要約】
【課題】優良な静電容量検出装置を実現する。
【解決手段】Ｍ行Ｎ列の行列状に配置されたＭ本の個別
電源線と、Ｎ本の個別出力線、及び此等交点に設けられ
た静電容量検出素子とを具備し、静電容量検出素子は信
号検出素子と信号増幅素子とを含み、信号検出素子は容
量検出電極と容量検出誘電体膜とを含み、信号増幅素子
はゲート電極とゲート絶縁膜と半導体膜とから成る信号
増幅用ＭＩＳ型薄膜半導体装置から成る。
電源線と、Ｎ本の個別出力線、及び此等交点に設けられ
た静電容量検出素子とを具備し、静電容量検出素子は信
号検出素子と信号増幅素子とを含み、信号検出素子は容
量検出電極と容量検出誘電体膜とを含み、信号増幅素子
はゲート電極とゲート絶縁膜と半導体膜とから成る信号
増幅用ＭＩＳ型薄膜半導体装置から成る。
Description
【０００１】
【発明の属する技術分野】本発明は指紋等の微細な凹凸
を有する対象物の表面形状を、対象物表面との距離に応
じて変化する静電容量を検出する事に依り読み取る静電
容量検出装置に関する。
を有する対象物の表面形状を、対象物表面との距離に応
じて変化する静電容量を検出する事に依り読み取る静電
容量検出装置に関する。
【０００２】
【従来の技術】従来、指紋センサ等に用いられる静電容
量検出装置はセンサ電極と当該センサ電極上に設けられ
た誘電体膜とを単結晶硅素基板に形成していた（特開平
１１−１１８４１５、特開２０００−３４６６０８、特
開２００１−５６２０４、特開２００１−１３３２１３
等）。図１は従来の静電容量検出装置の動作原理を説明
している。センサ電極と誘電体膜とがコンデンサの一方
の電極と誘電体膜とを成し、人体が接地された他方の電
極と成る。このコンデンサーの静電容量ＣＦは誘電体膜
表面に接した指紋の凹凸に応じて変化する。一方、半導
体基板には静電容量ＣＳを成すコンデンサーを準備し、
此等二つのコンデンサーを直列接続して、所定の電圧を
印可する。斯うする事で二つのコンデンサーの間には指
紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常
の半導体技術を用いて検出し、対象物の表面形状を読み
取っていた。
量検出装置はセンサ電極と当該センサ電極上に設けられ
た誘電体膜とを単結晶硅素基板に形成していた（特開平
１１−１１８４１５、特開２０００−３４６６０８、特
開２００１−５６２０４、特開２００１−１３３２１３
等）。図１は従来の静電容量検出装置の動作原理を説明
している。センサ電極と誘電体膜とがコンデンサの一方
の電極と誘電体膜とを成し、人体が接地された他方の電
極と成る。このコンデンサーの静電容量ＣＦは誘電体膜
表面に接した指紋の凹凸に応じて変化する。一方、半導
体基板には静電容量ＣＳを成すコンデンサーを準備し、
此等二つのコンデンサーを直列接続して、所定の電圧を
印可する。斯うする事で二つのコンデンサーの間には指
紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常
の半導体技術を用いて検出し、対象物の表面形状を読み
取っていた。
【０００３】
【発明が解決しようとする課題】しかしながら此等従来
の静電容量検出装置は、当該装置が単結晶硅素基板上に
形成されて居る為に、指紋センサとして用いると指を強
く押しつけた際に当該装置が割れて仕舞うとの課題を有
して居た。
の静電容量検出装置は、当該装置が単結晶硅素基板上に
形成されて居る為に、指紋センサとして用いると指を強
く押しつけた際に当該装置が割れて仕舞うとの課題を有
して居た。
【０００４】更に指紋センサはその用途から必然的に２
０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検
出装置面積の大部分はセンサ電極にて占められる。セン
サ電極は無論単結晶硅素基板上に作られるが、膨大なエ
ネルギーと労力とを費やして作成された単結晶硅素基板
の大部分（センサ電極下部）は単なる支持体としての役
割しか演じてない。即ち従来の静電容量検出装置は高価
なだけでは無く、多大なる無駄と浪費の上に形成されて
居るとの課題を有する。
０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検
出装置面積の大部分はセンサ電極にて占められる。セン
サ電極は無論単結晶硅素基板上に作られるが、膨大なエ
ネルギーと労力とを費やして作成された単結晶硅素基板
の大部分（センサ電極下部）は単なる支持体としての役
割しか演じてない。即ち従来の静電容量検出装置は高価
なだけでは無く、多大なる無駄と浪費の上に形成されて
居るとの課題を有する。
【０００５】加えて近年、クレジットカードやキャッシ
ュカード等のカード上に個人認証機能を設けてカードの
安全性を高めるべきとの指摘が強い。然るに従来の単結
晶硅素基板上に作られた静電容量検出装置は柔軟性に欠
ける為に、当該装置をプラスティック基板上に作成し得
ないとの課題を有している。
ュカード等のカード上に個人認証機能を設けてカードの
安全性を高めるべきとの指摘が強い。然るに従来の単結
晶硅素基板上に作られた静電容量検出装置は柔軟性に欠
ける為に、当該装置をプラスティック基板上に作成し得
ないとの課題を有している。
【０００６】そこで本発明は上述の諸事情を鑑み、その
目的とする所は安定に動作し、更に製造時に不要なエネ
ルギーや労力を削減し得、又単結晶硅素基板以外にも作
成し得る優良な静電容量検出装置を提供する事に有る。
目的とする所は安定に動作し、更に製造時に不要なエネ
ルギーや労力を削減し得、又単結晶硅素基板以外にも作
成し得る優良な静電容量検出装置を提供する事に有る。
【０００７】
【課題を解決するための手段】本発明は対象物との距離
に応じて変化する静電容量を検出する事に依り、対象物
の表面形状を読み取る静電容量検出装置に於いて、静電
容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の個
別電源線と、Ｎ本の個別出力線、及び個別電源線と個別
出力線との交点に設けられた静電容量検出素子とを具備
し、此の静電容量検出素子は信号検出素子と信号増幅素
子とを含み、信号検出素子は容量検出電極と容量検出誘
電体膜とを含み、信号増幅素子はゲート電極とゲート絶
縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導
体装置から成る事を特徴とする。更に信号増幅用ＭＩＳ
型薄膜半導体装置のソース領域が個別出力線に接続さ
れ、信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域
が個別電源線に接続され、信号増幅用ゲート電極が容量
検出電極に接続される事をも特徴と為す。又、信号増幅
用ＭＩＳ型薄膜半導体装置のゲート電極長をＬ（μ
ｍ）、ゲート電極幅をＷ（μｍ）、ゲート絶縁膜の厚み
をｔｏｘ（μｍ）、ゲート絶縁膜の比誘電率をεｏ ｘと
して信号増幅用ＭＩＳ型薄膜半導体装置のトランジスタ
容量ＣＴを ＣＴ＝ε０・εｏｘ・Ｌ・Ｗ／ｔｏｘ にて定義し（ε０は真空の誘電率）、容量検出電極の面
積をＳ（μｍ２）、容量検出誘電体膜の厚みをｔＤ（μ
ｍ）、容量検出誘電体膜の比誘電率をεＤとして信号検
出素子の素子容量ＣＤを ＣＤ＝ε０・εＤ・Ｓ／ｔＤ と定義した時に（ε０は真空の誘電率）、此の素子容量
ＣＤは先のトランジスタ容量ＣＴよりも十分に大きい事
を特徴とする。十分に大きいとは一般的に１０倍程度以
上の相違を意味するので、換言すれば素子容量ＣＤとト
ランジスタ容量Ｃ Ｔとが ＣＤ＞１０×ＣＴ との関係を満たしている事になる。本発明の静電容量検
出装置では容量検出誘電体膜が静電容量検出装置の最表
面に位置するのが望ましい。対象物が容量検出誘電体膜
に接しずに対象物距離ｔＡを以て容量検出誘電体膜から
離れて居り、対象物容量ＣＡを真空の誘電率ε０と空気
の比誘電率εＡと容量検出電極の面積Ｓとを用いて、 ＣＡ＝ε０・εＡ・Ｓ／ｔＡ と定義した時に、先のトランジスタ容量ＣＴは此の対象
物容量ＣＡよりも十分に大きく成る様に静電容量検出装
置を構成づける。前述の如く、１０倍程度以上の相違が
認められると十分に大きいと言えるので、トランジスタ
容量ＣＴと対象物容量ＣＡとが ＣＴ＞１０×ＣＡ との関係を満たしている事を特徴と為す。より理想的に
は、容量検出誘電体膜が静電容量検出装置の最表面に位
置し、信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極
長をＬ（μｍ）、ゲート電極幅をＷ（μｍ）、ゲート絶
縁膜の厚みをｔｏ ｘ（μｍ）、ゲート絶縁膜の比誘電率
をεｏｘとして信号増幅用ＭＩＳ型薄膜半導体装置のト
ランジスタ容量ＣＴを ＣＴ＝ε０・εｏｘ・Ｌ・Ｗ／ｔｏｘ にて定義し（ε０は真空の誘電率）、容量検出電極面積
をＳ（μｍ２）、容量検出誘電体膜の厚みをｔＤ（μ
ｍ）、容量検出誘電体膜の比誘電率をεＤとして信号検
出素子の素子容量ＣＤを ＣＤ＝ε０・εＤ・Ｓ／ｔＤ と定義した時に（ε０は真空の誘電率）、素子容量ＣＤ
はトランジスタ容量ＣＴよりも十分に大きく、更に対象
物が容量検出誘電体膜に接しずに対象物距離ｔＡを以て
離れて居り、対象物容量ＣＡを真空の誘電率ε０と空気
の比誘電率εＡと容量検出電極面積Ｓとを用いて、 ＣＡ＝ε０・εＡ・Ｓ／ｔＡ と定義した時に、トランジスタ容量ＣＴが対象物容量Ｃ
Ａよりも十分に大く成る様に静電容量検出装置を構成づ
ける。より具体的には素子容量ＣＤとトランジスタ容量
ＣＴと対象物容量ＣＡとが ＣＤ＞１０×ＣＴ＞１００×ＣＡ との関係を満たす様な静電容量検出装置を特徴と為す。
に応じて変化する静電容量を検出する事に依り、対象物
の表面形状を読み取る静電容量検出装置に於いて、静電
容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の個
別電源線と、Ｎ本の個別出力線、及び個別電源線と個別
出力線との交点に設けられた静電容量検出素子とを具備
し、此の静電容量検出素子は信号検出素子と信号増幅素
子とを含み、信号検出素子は容量検出電極と容量検出誘
電体膜とを含み、信号増幅素子はゲート電極とゲート絶
縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導
体装置から成る事を特徴とする。更に信号増幅用ＭＩＳ
型薄膜半導体装置のソース領域が個別出力線に接続さ
れ、信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域
が個別電源線に接続され、信号増幅用ゲート電極が容量
検出電極に接続される事をも特徴と為す。又、信号増幅
用ＭＩＳ型薄膜半導体装置のゲート電極長をＬ（μ
ｍ）、ゲート電極幅をＷ（μｍ）、ゲート絶縁膜の厚み
をｔｏｘ（μｍ）、ゲート絶縁膜の比誘電率をεｏ ｘと
して信号増幅用ＭＩＳ型薄膜半導体装置のトランジスタ
容量ＣＴを ＣＴ＝ε０・εｏｘ・Ｌ・Ｗ／ｔｏｘ にて定義し（ε０は真空の誘電率）、容量検出電極の面
積をＳ（μｍ２）、容量検出誘電体膜の厚みをｔＤ（μ
ｍ）、容量検出誘電体膜の比誘電率をεＤとして信号検
出素子の素子容量ＣＤを ＣＤ＝ε０・εＤ・Ｓ／ｔＤ と定義した時に（ε０は真空の誘電率）、此の素子容量
ＣＤは先のトランジスタ容量ＣＴよりも十分に大きい事
を特徴とする。十分に大きいとは一般的に１０倍程度以
上の相違を意味するので、換言すれば素子容量ＣＤとト
ランジスタ容量Ｃ Ｔとが ＣＤ＞１０×ＣＴ との関係を満たしている事になる。本発明の静電容量検
出装置では容量検出誘電体膜が静電容量検出装置の最表
面に位置するのが望ましい。対象物が容量検出誘電体膜
に接しずに対象物距離ｔＡを以て容量検出誘電体膜から
離れて居り、対象物容量ＣＡを真空の誘電率ε０と空気
の比誘電率εＡと容量検出電極の面積Ｓとを用いて、 ＣＡ＝ε０・εＡ・Ｓ／ｔＡ と定義した時に、先のトランジスタ容量ＣＴは此の対象
物容量ＣＡよりも十分に大きく成る様に静電容量検出装
置を構成づける。前述の如く、１０倍程度以上の相違が
認められると十分に大きいと言えるので、トランジスタ
容量ＣＴと対象物容量ＣＡとが ＣＴ＞１０×ＣＡ との関係を満たしている事を特徴と為す。より理想的に
は、容量検出誘電体膜が静電容量検出装置の最表面に位
置し、信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極
長をＬ（μｍ）、ゲート電極幅をＷ（μｍ）、ゲート絶
縁膜の厚みをｔｏ ｘ（μｍ）、ゲート絶縁膜の比誘電率
をεｏｘとして信号増幅用ＭＩＳ型薄膜半導体装置のト
ランジスタ容量ＣＴを ＣＴ＝ε０・εｏｘ・Ｌ・Ｗ／ｔｏｘ にて定義し（ε０は真空の誘電率）、容量検出電極面積
をＳ（μｍ２）、容量検出誘電体膜の厚みをｔＤ（μ
ｍ）、容量検出誘電体膜の比誘電率をεＤとして信号検
出素子の素子容量ＣＤを ＣＤ＝ε０・εＤ・Ｓ／ｔＤ と定義した時に（ε０は真空の誘電率）、素子容量ＣＤ
はトランジスタ容量ＣＴよりも十分に大きく、更に対象
物が容量検出誘電体膜に接しずに対象物距離ｔＡを以て
離れて居り、対象物容量ＣＡを真空の誘電率ε０と空気
の比誘電率εＡと容量検出電極面積Ｓとを用いて、 ＣＡ＝ε０・εＡ・Ｓ／ｔＡ と定義した時に、トランジスタ容量ＣＴが対象物容量Ｃ
Ａよりも十分に大く成る様に静電容量検出装置を構成づ
ける。より具体的には素子容量ＣＤとトランジスタ容量
ＣＴと対象物容量ＣＡとが ＣＤ＞１０×ＣＴ＞１００×ＣＡ との関係を満たす様な静電容量検出装置を特徴と為す。
【０００８】本発明は対象物との距離に応じて変化する
静電容量を検出する事に依り、対象物の表面形状を読み
取る静電容量検出装置に於いて、静電容量検出装置はＭ
行Ｎ列の行列状に配置されたＭ本の個別電源線と、Ｎ本
の個別出力線、及び個別電源線と個別出力線との交点に
設けられた静電容量検出素子、更にはＭ本の個別電源線
に接続する電源選択回路とを具備し、静電容量検出素子
は容量検出電極と容量検出誘電体膜と信号増幅素子とを
含み、電源選択回路は共通電源線と電源用パスゲートと
を含み、信号増幅素子はゲート電極とゲート絶縁膜と半
導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置か
ら成り、電源用パスゲートはゲート電極とゲート絶縁膜
と半導体膜とから成る電源パスゲート用ＭＩＳ型薄膜半
導体装置から成る事を特徴とする。この際に信号増幅素
子用ＭＩＳ型薄膜半導体装置のソース領域は個別出力線
に接続され、信号増幅素子用ＭＩＳ型薄膜半導体装置の
ドレイン領域は個別電源線に接続され、信号増幅素子用
ＭＩＳ型薄膜半導体装置のゲート電極は容量検出電極に
接続され、電源パスゲート用ＭＩＳ型薄膜半導体装置の
ソース領域は個別電源線に接続され、電源パスゲート用
ＭＩＳ型薄膜半導体装置のドレイン領域は共通電源線に
接続される事をも特徴と為す。又、電源パスゲート用Ｍ
ＩＳ型薄膜半導体装置のゲート電極は、Ｍ本の個別電源
線の内からどの個別電源線を選択するかと云った信号を
供給する電源選択用出力線に接続される。本発明の静電
容量検出装置では個別出力線と電源選択用出力線とが第
一配線にて配線され、個別電源線と共通電源線とが第二
配線にて配線され、此等第一配線と第二配線とは絶縁膜
を介して電気的に分離されて居る。容量検出電極は第一
配線にて配線されるか、或いは第二配線にて配線され
る。
静電容量を検出する事に依り、対象物の表面形状を読み
取る静電容量検出装置に於いて、静電容量検出装置はＭ
行Ｎ列の行列状に配置されたＭ本の個別電源線と、Ｎ本
の個別出力線、及び個別電源線と個別出力線との交点に
設けられた静電容量検出素子、更にはＭ本の個別電源線
に接続する電源選択回路とを具備し、静電容量検出素子
は容量検出電極と容量検出誘電体膜と信号増幅素子とを
含み、電源選択回路は共通電源線と電源用パスゲートと
を含み、信号増幅素子はゲート電極とゲート絶縁膜と半
導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置か
ら成り、電源用パスゲートはゲート電極とゲート絶縁膜
と半導体膜とから成る電源パスゲート用ＭＩＳ型薄膜半
導体装置から成る事を特徴とする。この際に信号増幅素
子用ＭＩＳ型薄膜半導体装置のソース領域は個別出力線
に接続され、信号増幅素子用ＭＩＳ型薄膜半導体装置の
ドレイン領域は個別電源線に接続され、信号増幅素子用
ＭＩＳ型薄膜半導体装置のゲート電極は容量検出電極に
接続され、電源パスゲート用ＭＩＳ型薄膜半導体装置の
ソース領域は個別電源線に接続され、電源パスゲート用
ＭＩＳ型薄膜半導体装置のドレイン領域は共通電源線に
接続される事をも特徴と為す。又、電源パスゲート用Ｍ
ＩＳ型薄膜半導体装置のゲート電極は、Ｍ本の個別電源
線の内からどの個別電源線を選択するかと云った信号を
供給する電源選択用出力線に接続される。本発明の静電
容量検出装置では個別出力線と電源選択用出力線とが第
一配線にて配線され、個別電源線と共通電源線とが第二
配線にて配線され、此等第一配線と第二配線とは絶縁膜
を介して電気的に分離されて居る。容量検出電極は第一
配線にて配線されるか、或いは第二配線にて配線され
る。
【０００９】本発明は対象物との距離に応じて変化する
静電容量を検出する事に依り、対象物の表面形状を読み
取る静電容量検出装置に於いて、静電容量検出装置はＭ
行Ｎ列の行列状に配置されたＭ本の個別電源線と、Ｎ本
の個別出力線、及び個別電源線と個別出力線との交点に
設けられた静電容量検出素子、更にはＮ本の個別出力線
に接続する出力信号選択回路とを具備し、静電容量検出
素子は容量検出電極と容量検出誘電体膜と信号増幅素子
とを含み、出力信号選択回路は共通出力線と出力信号用
パスゲートとを含み、信号増幅素子はゲート電極とゲー
ト絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜
半導体装置から成り、出力信号用パスゲートはゲート電
極とゲート絶縁膜と半導体膜とから成る出力信号パスゲ
ート用ＭＩＳ型薄膜半導体装置から成る事を特徴とす
る。この際に信号増幅素子用ＭＩＳ型薄膜半導体装置の
ソース領域は個別出力線に接続され、信号増幅素子用Ｍ
ＩＳ型薄膜半導体装置のドレイン領域は個別電源線に接
続され、信号増幅素子用ＭＩＳ型薄膜半導体装置のゲー
ト電極は容量検出電極に接続され、出力信号パスゲート
用ＭＩＳ型薄膜半導体装置のソース領域は共通出力線に
接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装
置のドレイン領域は前記個別出力線に接続される事をも
特徴と為す。又、出力信号パスゲート用ＭＩＳ型薄膜半
導体装置のゲート電極は、Ｎ本の個別出力線の内からど
の個別出力線を選択するかと云った信号を供給する出力
選択用出力線に接続される。本発明の静電容量検出装置
では個別出力線と共通出力線とが第一配線にて配線さ
れ、個別電源線と出力選択用出力線とが第二配線にて配
線され、此等第一配線と該第二配線とは絶縁膜を介して
電気的に分離されて居る。容量検出電極は第一配線にて
配線されるか、或いは第二配線にて配線される。
静電容量を検出する事に依り、対象物の表面形状を読み
取る静電容量検出装置に於いて、静電容量検出装置はＭ
行Ｎ列の行列状に配置されたＭ本の個別電源線と、Ｎ本
の個別出力線、及び個別電源線と個別出力線との交点に
設けられた静電容量検出素子、更にはＮ本の個別出力線
に接続する出力信号選択回路とを具備し、静電容量検出
素子は容量検出電極と容量検出誘電体膜と信号増幅素子
とを含み、出力信号選択回路は共通出力線と出力信号用
パスゲートとを含み、信号増幅素子はゲート電極とゲー
ト絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜
半導体装置から成り、出力信号用パスゲートはゲート電
極とゲート絶縁膜と半導体膜とから成る出力信号パスゲ
ート用ＭＩＳ型薄膜半導体装置から成る事を特徴とす
る。この際に信号増幅素子用ＭＩＳ型薄膜半導体装置の
ソース領域は個別出力線に接続され、信号増幅素子用Ｍ
ＩＳ型薄膜半導体装置のドレイン領域は個別電源線に接
続され、信号増幅素子用ＭＩＳ型薄膜半導体装置のゲー
ト電極は容量検出電極に接続され、出力信号パスゲート
用ＭＩＳ型薄膜半導体装置のソース領域は共通出力線に
接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装
置のドレイン領域は前記個別出力線に接続される事をも
特徴と為す。又、出力信号パスゲート用ＭＩＳ型薄膜半
導体装置のゲート電極は、Ｎ本の個別出力線の内からど
の個別出力線を選択するかと云った信号を供給する出力
選択用出力線に接続される。本発明の静電容量検出装置
では個別出力線と共通出力線とが第一配線にて配線さ
れ、個別電源線と出力選択用出力線とが第二配線にて配
線され、此等第一配線と該第二配線とは絶縁膜を介して
電気的に分離されて居る。容量検出電極は第一配線にて
配線されるか、或いは第二配線にて配線される。
【００１０】本発明は対象物との距離に応じて変化する
静電容量を検出する事に依り、対象物の表面形状を読み
取る静電容量検出装置に於いて、静電容量検出装置はＭ
行Ｎ列の行列状に配置されたＭ本の個別電源線と、Ｎ本
の個別出力線、及び個別電源線と個別出力線との交点に
設けられた静電容量検出素子、更にはＭ本の個別電源線
に接続する電源選択回路と、Ｎ本の個別出力線に接続す
る出力信号選択回路とを具備し、静電容量検出素子は容
量検出電極と容量検出誘電体膜と信号増幅素子とを含
み、電源選択回路は共通電源線と電源用パスゲートとを
含み、出力信号選択回路は共通出力線と出力信号用パス
ゲートとを含み、信号増幅素子はゲート電極とゲート絶
縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導
体装置から成り、電源用パスゲートはゲート電極とゲー
ト絶縁膜と半導体膜とから成る電源パスゲート用ＭＩＳ
型薄膜半導体装置から成り、出力信号用パスゲートはゲ
ート電極とゲート絶縁膜と半導体膜とから成る出力信号
パスゲート用ＭＩＳ型薄膜半導体装置から成る事を特徴
とする。この際に信号増幅素子用ＭＩＳ型薄膜半導体装
置のソース領域は個別出力線に接続され、信号増幅素子
用ＭＩＳ型薄膜半導体装置のドレイン領域は個別電源線
に接続され、信号増幅素子用ＭＩＳ型薄膜半導体装置の
ゲート電極は容量検出電極に接続され、電源パスゲート
用ＭＩＳ型薄膜半導体装置のソース領域は個別電源線に
接続され、電源パスゲート用ＭＩＳ型薄膜半導体装置の
ドレイン領域は共通電源線に接続され、出力信号パスゲ
ート用ＭＩＳ型薄膜半導体装置のソース領域は共通出力
線に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導
体装置のドレイン領域は個別出力線に接続される事をも
特徴と為す。又、電源パスゲート用ＭＩＳ型薄膜半導体
装置のゲート電極は、Ｍ本の個別電源線の内からどの個
別電源線を選択するかと云った信号を供給する電源選択
用出力線に接続され、出力信号パスゲート用ＭＩＳ型薄
膜半導体装置のゲート電極は、Ｎ本の個別出力線の内か
らどの個別出力線を選択するかと云った信号を供給する
出力選択用出力線に接続される。本発明の静電容量検出
装置では個別出力線と共通出力線と電源選択用出力線と
が第一配線にて配線され、個別電源線と共通電源線と出
力選択用出力線とが第二配線にて配線され、此等第一配
線と該第二配線とは絶縁膜を介して電気的に分離されて
居る。容量検出電極は第一配線にて配線されるか、或い
は第二配線にて配線される。
静電容量を検出する事に依り、対象物の表面形状を読み
取る静電容量検出装置に於いて、静電容量検出装置はＭ
行Ｎ列の行列状に配置されたＭ本の個別電源線と、Ｎ本
の個別出力線、及び個別電源線と個別出力線との交点に
設けられた静電容量検出素子、更にはＭ本の個別電源線
に接続する電源選択回路と、Ｎ本の個別出力線に接続す
る出力信号選択回路とを具備し、静電容量検出素子は容
量検出電極と容量検出誘電体膜と信号増幅素子とを含
み、電源選択回路は共通電源線と電源用パスゲートとを
含み、出力信号選択回路は共通出力線と出力信号用パス
ゲートとを含み、信号増幅素子はゲート電極とゲート絶
縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導
体装置から成り、電源用パスゲートはゲート電極とゲー
ト絶縁膜と半導体膜とから成る電源パスゲート用ＭＩＳ
型薄膜半導体装置から成り、出力信号用パスゲートはゲ
ート電極とゲート絶縁膜と半導体膜とから成る出力信号
パスゲート用ＭＩＳ型薄膜半導体装置から成る事を特徴
とする。この際に信号増幅素子用ＭＩＳ型薄膜半導体装
置のソース領域は個別出力線に接続され、信号増幅素子
用ＭＩＳ型薄膜半導体装置のドレイン領域は個別電源線
に接続され、信号増幅素子用ＭＩＳ型薄膜半導体装置の
ゲート電極は容量検出電極に接続され、電源パスゲート
用ＭＩＳ型薄膜半導体装置のソース領域は個別電源線に
接続され、電源パスゲート用ＭＩＳ型薄膜半導体装置の
ドレイン領域は共通電源線に接続され、出力信号パスゲ
ート用ＭＩＳ型薄膜半導体装置のソース領域は共通出力
線に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導
体装置のドレイン領域は個別出力線に接続される事をも
特徴と為す。又、電源パスゲート用ＭＩＳ型薄膜半導体
装置のゲート電極は、Ｍ本の個別電源線の内からどの個
別電源線を選択するかと云った信号を供給する電源選択
用出力線に接続され、出力信号パスゲート用ＭＩＳ型薄
膜半導体装置のゲート電極は、Ｎ本の個別出力線の内か
らどの個別出力線を選択するかと云った信号を供給する
出力選択用出力線に接続される。本発明の静電容量検出
装置では個別出力線と共通出力線と電源選択用出力線と
が第一配線にて配線され、個別電源線と共通電源線と出
力選択用出力線とが第二配線にて配線され、此等第一配
線と該第二配線とは絶縁膜を介して電気的に分離されて
居る。容量検出電極は第一配線にて配線されるか、或い
は第二配線にて配線される。
【００１１】
【発明の実施の形態】本発明は対象物との距離に応じて
変化する静電容量を検出する事に依り、対象物の表面形
状を読み取る静電容量検出装置を金属−絶縁膜−半導体
膜から成るＭＩＳ型薄膜半導体装置にて作成する。薄膜
半導体装置は通常硝子基板上に作成される為に、大面積
を要する半導体集積回路を安価に製造する技術として知
られ、具体的に昨今では液晶表示装置等に応用されてい
る。従って指紋センサ等に適応される静電容量検出装置
を薄膜半導体装置にて作成すると、単結晶硅素基板と云
った多大なエネルギーを消費して作られた高価な基板を
使用する必要がなく、貴重な地球資源を浪費する事なく
安価に当該装置を作成し得る。又、薄膜半導体装置は特
開平１１−３１２８１１やS. Utsunomiya et. al. Soci
ety for Information Display p. 916 (2000)に開示さ
れた転写技術を適用する事で、半導体集積回路をプラス
ティック基板上に作成出来るので、静電容量検出装置も
単結晶硅素基板から解放されてプラスティック基板上に
形成し得るので有る。
変化する静電容量を検出する事に依り、対象物の表面形
状を読み取る静電容量検出装置を金属−絶縁膜−半導体
膜から成るＭＩＳ型薄膜半導体装置にて作成する。薄膜
半導体装置は通常硝子基板上に作成される為に、大面積
を要する半導体集積回路を安価に製造する技術として知
られ、具体的に昨今では液晶表示装置等に応用されてい
る。従って指紋センサ等に適応される静電容量検出装置
を薄膜半導体装置にて作成すると、単結晶硅素基板と云
った多大なエネルギーを消費して作られた高価な基板を
使用する必要がなく、貴重な地球資源を浪費する事なく
安価に当該装置を作成し得る。又、薄膜半導体装置は特
開平１１−３１２８１１やS. Utsunomiya et. al. Soci
ety for Information Display p. 916 (2000)に開示さ
れた転写技術を適用する事で、半導体集積回路をプラス
ティック基板上に作成出来るので、静電容量検出装置も
単結晶硅素基板から解放されてプラスティック基板上に
形成し得るので有る。
【００１２】さて、図１に示すが如き従来の動作原理を
適応した静電容量検出装置を薄膜半導体装置にて作成す
るのは、現在の薄膜半導体装置の技術を以てしては不可
能である。二つの直列接続されたコンデンサー間に誘起
される電荷Ｑは非常に小さい為に、高精度感知を可能と
する単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読
み取れるが、薄膜半導体装置ではトランジスタ特性が単
結晶硅素ＬＳＩ技術程には優れず、又薄膜半導体装置間
の特性偏差も大きいが故に電荷Ｑを精確に読み取れな
い。そこで本発明の静電容量検出装置はＭ行Ｎ列の行列
状に配置されたＭ本（Ｍは１以上の整数）の個別電源線
と、Ｎ本（Ｎは１以上の整数）の個別出力線、及び個別
電源線と個別出力線との交点に設けられた静電容量検出
素子とを具備せしめ、此の静電容量検出素子は信号検出
素子と信号増幅素子とを含むとの構成とする。信号検出
素子は容量検出電極と容量検出誘電体膜とを含み、容量
検出電極には静電容量に応じて電荷Ｑが発生する。本発
明ではこの電荷Ｑを各静電容量検出素子に設けられた信
号増幅素子にて増幅し、電流に変換する。具体的には信
号増幅素子はゲート電極とゲート絶縁膜と半導体膜とか
ら成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、信
号増幅用ＭＩＳ型薄膜半導体装置のゲート電極が容量検
出電極に接続される。図２に本願発明の動作原理図を示
す。静電容量Ｃ ｓを持つコンデンサーと、対象物の表面
形状に応じて変化する静電容量ＣＦを有するコンデンサ
ーとの間に発生した電荷は信号増幅用ＭＩＳ型薄膜半導
体装置のゲート電位を変化させる。斯うして此の薄膜半
導体装置のドレイン領域に所定の電圧を印可すると、誘
起された電荷Ｑに応じて薄膜半導体装置のソースドレイ
ン間に流れる電流Ｉは著しく増幅される。誘起された電
荷Ｑ自体は何処にも流れずに保存されるので、ドレイン
電圧を高くしたり或いは測定時間を長くする等で電流Ｉ
の測定も容易になり、従って薄膜半導体装置を用いても
対象物の表面形状を十分正確に計測出来る様になる。
適応した静電容量検出装置を薄膜半導体装置にて作成す
るのは、現在の薄膜半導体装置の技術を以てしては不可
能である。二つの直列接続されたコンデンサー間に誘起
される電荷Ｑは非常に小さい為に、高精度感知を可能と
する単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読
み取れるが、薄膜半導体装置ではトランジスタ特性が単
結晶硅素ＬＳＩ技術程には優れず、又薄膜半導体装置間
の特性偏差も大きいが故に電荷Ｑを精確に読み取れな
い。そこで本発明の静電容量検出装置はＭ行Ｎ列の行列
状に配置されたＭ本（Ｍは１以上の整数）の個別電源線
と、Ｎ本（Ｎは１以上の整数）の個別出力線、及び個別
電源線と個別出力線との交点に設けられた静電容量検出
素子とを具備せしめ、此の静電容量検出素子は信号検出
素子と信号増幅素子とを含むとの構成とする。信号検出
素子は容量検出電極と容量検出誘電体膜とを含み、容量
検出電極には静電容量に応じて電荷Ｑが発生する。本発
明ではこの電荷Ｑを各静電容量検出素子に設けられた信
号増幅素子にて増幅し、電流に変換する。具体的には信
号増幅素子はゲート電極とゲート絶縁膜と半導体膜とか
ら成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、信
号増幅用ＭＩＳ型薄膜半導体装置のゲート電極が容量検
出電極に接続される。図２に本願発明の動作原理図を示
す。静電容量Ｃ ｓを持つコンデンサーと、対象物の表面
形状に応じて変化する静電容量ＣＦを有するコンデンサ
ーとの間に発生した電荷は信号増幅用ＭＩＳ型薄膜半導
体装置のゲート電位を変化させる。斯うして此の薄膜半
導体装置のドレイン領域に所定の電圧を印可すると、誘
起された電荷Ｑに応じて薄膜半導体装置のソースドレイ
ン間に流れる電流Ｉは著しく増幅される。誘起された電
荷Ｑ自体は何処にも流れずに保存されるので、ドレイン
電圧を高くしたり或いは測定時間を長くする等で電流Ｉ
の測定も容易になり、従って薄膜半導体装置を用いても
対象物の表面形状を十分正確に計測出来る様になる。
【００１３】前述の如く本願発明では信号増幅素子とし
て信号増幅用ＭＩＳ型薄膜半導体装置を用いて居る。こ
の場合、静電容量Ｃｓを持つコンデンサーを信号増幅用
ＭＩＳ型薄膜半導体装置其の物で兼用し得る。即ち静電
容量Ｃｓに代わる新たな静電容量を信号増幅用ＭＩＳ型
薄膜半導体装置のトランジスタ容量ＣＴとするので有
る。斯うする事で静電容量検出素子から静電容量Ｃｓを
持つコンデンサーを省略出来、構造が簡素化されると同
時に製造工程も容易と化す。加えて図２に描かれて居る
二つの電源を共通の電源Ｖｄｄとして纏める事も静電容
量検出装置内に於ける余計な配線を省略し得るとの観点
で効果的と言える。斯様な状態に於ける動作原理に関す
る等価回路図を図３に示す。対象物の表面形状に応じて
変化する静電容量ＣＦを有するコンデンサーとトランジ
スタ容量ＣＴを有するコンデンサーとが直列に接続され
て居る。厳密にはトランジスタ容量ＣＴは信号増幅用Ｍ
ＩＳ型薄膜半導体装置のドレイン電極とゲート電極との
間に形成される静電容量である。図３の構成を実現させ
るには信号増幅用ＭＩＳ型薄膜半導体装置のソース領域
を個別出力線に接続し、信号増幅用ＭＩＳ型薄膜半導体
装置のドレイン領域を個別電源線に接続した上で、個別
電源線に電圧Ｖｄｄを印可し、個別出力線より対象物の
表面形状に応じて変化する電流Ｉを取り出せば良い。
て信号増幅用ＭＩＳ型薄膜半導体装置を用いて居る。こ
の場合、静電容量Ｃｓを持つコンデンサーを信号増幅用
ＭＩＳ型薄膜半導体装置其の物で兼用し得る。即ち静電
容量Ｃｓに代わる新たな静電容量を信号増幅用ＭＩＳ型
薄膜半導体装置のトランジスタ容量ＣＴとするので有
る。斯うする事で静電容量検出素子から静電容量Ｃｓを
持つコンデンサーを省略出来、構造が簡素化されると同
時に製造工程も容易と化す。加えて図２に描かれて居る
二つの電源を共通の電源Ｖｄｄとして纏める事も静電容
量検出装置内に於ける余計な配線を省略し得るとの観点
で効果的と言える。斯様な状態に於ける動作原理に関す
る等価回路図を図３に示す。対象物の表面形状に応じて
変化する静電容量ＣＦを有するコンデンサーとトランジ
スタ容量ＣＴを有するコンデンサーとが直列に接続され
て居る。厳密にはトランジスタ容量ＣＴは信号増幅用Ｍ
ＩＳ型薄膜半導体装置のドレイン電極とゲート電極との
間に形成される静電容量である。図３の構成を実現させ
るには信号増幅用ＭＩＳ型薄膜半導体装置のソース領域
を個別出力線に接続し、信号増幅用ＭＩＳ型薄膜半導体
装置のドレイン領域を個別電源線に接続した上で、個別
電源線に電圧Ｖｄｄを印可し、個別出力線より対象物の
表面形状に応じて変化する電流Ｉを取り出せば良い。
【００１４】斯うした発明を具現化する静電容量検出素
子の構造を図４を用いて説明する。静電容量検出素子の
信号増幅素子を成す信号増幅用ＭＩＳ型薄膜半導体装置
はソース領域とチャンネル形成領域とドレイン領域とを
含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な
構成要件としている。図４の構成例では此の信号増幅用
ＭＩＳ型薄膜半導体装置を第一層間絶縁膜が被って居
る。信号増幅用ＭＩＳ型薄膜半導体装置のソース領域に
は第一配線が接続され、ドレイン電極には第二配線が接
続される。第一配線と第二配線との間には第二層間絶縁
膜が設けられ、第一配線と第二配線とを電気的に分離し
ている。静電容量検出素子の信号検出素子を成す容量検
出電極は信号増幅用ＭＩＳ型薄膜半導体装置のゲート電
極に接続され、第二層間絶縁膜上に形成される。容量検
出電極上は容量検出誘電体膜が被い、容量検出誘電体膜
は静電容量検出装置の最表面に位置する。容量検出誘電
体膜は静電容量検出装置の保護膜の役割も同時に演ず
る。図４では容量検出電極は第二配線にて形成されてい
るが、容量検出電極を第一配線にて形成しても良い。図
４の構成にて容量検出電極を第一配線で形成すると、図
４で容量検出誘電体膜と記載してある膜と第二層間絶縁
膜とが実際の容量検出誘電体膜となる。又、第二配線を
第一層間絶縁膜上に形成し、第一配線を第二層間絶縁膜
上に形成する事で容量検出電極を第一配線にて作成する
事も可能となる。
子の構造を図４を用いて説明する。静電容量検出素子の
信号増幅素子を成す信号増幅用ＭＩＳ型薄膜半導体装置
はソース領域とチャンネル形成領域とドレイン領域とを
含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な
構成要件としている。図４の構成例では此の信号増幅用
ＭＩＳ型薄膜半導体装置を第一層間絶縁膜が被って居
る。信号増幅用ＭＩＳ型薄膜半導体装置のソース領域に
は第一配線が接続され、ドレイン電極には第二配線が接
続される。第一配線と第二配線との間には第二層間絶縁
膜が設けられ、第一配線と第二配線とを電気的に分離し
ている。静電容量検出素子の信号検出素子を成す容量検
出電極は信号増幅用ＭＩＳ型薄膜半導体装置のゲート電
極に接続され、第二層間絶縁膜上に形成される。容量検
出電極上は容量検出誘電体膜が被い、容量検出誘電体膜
は静電容量検出装置の最表面に位置する。容量検出誘電
体膜は静電容量検出装置の保護膜の役割も同時に演ず
る。図４では容量検出電極は第二配線にて形成されてい
るが、容量検出電極を第一配線にて形成しても良い。図
４の構成にて容量検出電極を第一配線で形成すると、図
４で容量検出誘電体膜と記載してある膜と第二層間絶縁
膜とが実際の容量検出誘電体膜となる。又、第二配線を
第一層間絶縁膜上に形成し、第一配線を第二層間絶縁膜
上に形成する事で容量検出電極を第一配線にて作成する
事も可能となる。
【００１５】上述の構成にて本願発明の信号増幅用ＭＩ
Ｓ型薄膜半導体装置が効果的に信号増幅の機能を果たす
為には、信号増幅用ＭＩＳ型薄膜半導体装置のトランジ
スタ容量ＣＴや信号検出素子の素子容量ＣＤを適切に定
めねばならない。次に此等の関係を図５を用いて説明す
る。
Ｓ型薄膜半導体装置が効果的に信号増幅の機能を果たす
為には、信号増幅用ＭＩＳ型薄膜半導体装置のトランジ
スタ容量ＣＴや信号検出素子の素子容量ＣＤを適切に定
めねばならない。次に此等の関係を図５を用いて説明す
る。
【００１６】まず、測定対処物の凸部が容量検出誘電体
膜に接しており、対象物が電気的に接地されて居る状況
を考える。具体的には静電容量検出装置を指紋センサと
して用い、この静電容量検出装置表面に指紋の山が接し
ている状態の検出を想定する。信号増幅用ＭＩＳ型薄膜
半導体装置のゲート電極長をＬ（μｍ）、ゲート電極幅
をＷ（μｍ）、ゲート絶縁膜の厚みをｔｏｘ（μｍ）、
ゲート絶縁膜の比誘電率をεｏｘとして信号増幅用ＭＩ
Ｓ型薄膜半導体装置のトランジスタ容量ＣＴを ＣＴ＝ε０・εｏｘ・Ｌ・Ｗ／ｔｏｘ と定義する。ここでε０は真空の誘電率で有る。更に、
容量検出電極の面積をＳ（μｍ２）、容量検出誘電体膜
の厚みをｔＤ（μｍ）、容量検出誘電体膜の比誘電率を
εＤとして信号検出素子の素子容量ＣＤを ＣＤ＝ε０・εＤ・Ｓ／ｔＤ と定義する（ε０は真空の誘電率）。対象物表面が素子
容量ＣＤの接地電極となり、容量検出電極が容量検出誘
電体膜を挟んで他方の電極に相当する。容量検出電極は
信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極に接続
されて居るので、トランジスタ容量ＣＴを持コンデンサ
ーと素子容量ＣＤを持つコンデンサーとが直列に接続さ
れる事に成る。此等二つの直列コンデンサーに電圧Ｖ
ｄｄが印可されるのである（図５Ａ）。印可電圧は静電
容量に応じて分割されるから、この状態にて信号増幅用
ＭＩＳ型薄膜半導体装置のゲート電極に掛かる電圧Ｖ
ＧＴは
膜に接しており、対象物が電気的に接地されて居る状況
を考える。具体的には静電容量検出装置を指紋センサと
して用い、この静電容量検出装置表面に指紋の山が接し
ている状態の検出を想定する。信号増幅用ＭＩＳ型薄膜
半導体装置のゲート電極長をＬ（μｍ）、ゲート電極幅
をＷ（μｍ）、ゲート絶縁膜の厚みをｔｏｘ（μｍ）、
ゲート絶縁膜の比誘電率をεｏｘとして信号増幅用ＭＩ
Ｓ型薄膜半導体装置のトランジスタ容量ＣＴを ＣＴ＝ε０・εｏｘ・Ｌ・Ｗ／ｔｏｘ と定義する。ここでε０は真空の誘電率で有る。更に、
容量検出電極の面積をＳ（μｍ２）、容量検出誘電体膜
の厚みをｔＤ（μｍ）、容量検出誘電体膜の比誘電率を
εＤとして信号検出素子の素子容量ＣＤを ＣＤ＝ε０・εＤ・Ｓ／ｔＤ と定義する（ε０は真空の誘電率）。対象物表面が素子
容量ＣＤの接地電極となり、容量検出電極が容量検出誘
電体膜を挟んで他方の電極に相当する。容量検出電極は
信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極に接続
されて居るので、トランジスタ容量ＣＴを持コンデンサ
ーと素子容量ＣＤを持つコンデンサーとが直列に接続さ
れる事に成る。此等二つの直列コンデンサーに電圧Ｖ
ｄｄが印可されるのである（図５Ａ）。印可電圧は静電
容量に応じて分割されるから、この状態にて信号増幅用
ＭＩＳ型薄膜半導体装置のゲート電極に掛かる電圧Ｖ
ＧＴは
【００１７】
【数１】
となる。従って、素子容量ＣＤがトランジスタ容量ＣＴ
よりも十分に大きい時
よりも十分に大きい時
【００１８】
【数２】
には、ゲート電圧は
【００１９】
【数３】
と近似され、ゲート電極には殆ど電圧が掛からない。そ
の結果、信号増幅用ＭＩＳ型薄膜半導体装置はオフ状態
となり、電流Ｉは窮めて小さくなる。結局、指紋の山に
相当する対象物の凸部が静電容量検出装置に接した時に
信号増幅素子が殆ど電流を流さない為には、静電容量検
出素子を構成するゲート電極長やゲート電極幅、ゲート
絶縁膜材質、ゲート絶縁膜厚、容量検出電極面積、容量
検出誘電体膜材質、容量検出誘電体膜厚などを、素子容
量ＣＤがトランジスタ容量ＣＴよりも十分に大きくなる
様に設定せねばならない訳で有る。一般に「十分に大き
い」とは１０倍程度の相違を意味する。換言すれば素子
容量ＣＤとトランジスタ容量ＣＴとが ＣＤ＞１０×ＣＴ との関係を満たせば良い。この場合、ＶＧＴ/Ｖｄｄは
０．１程度以下となり薄膜半導体装置はオン状態には成
り得ない。対象物の凸部を確実に検出するには、対象物
の凸部が静電容量検出装置に接した時に、信号増幅用Ｍ
ＩＳ型薄膜半導体装置がオフ状態に成る事が重要であ
る。従って電源電圧Ｖｄｄに正電源を用いる場合には信
号増幅用ＭＩＳ型薄膜半導体装置として、ゲート電圧が
ゼロ近傍でドレイン電流が流れないエンハンスメント型
（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好
ましい。より理想的には、伝達特性に於けるドレイン電
流が最小値となるゲート電圧（最小ゲート電圧）をＶ
ｍｉｎとして、この最小ゲート電圧が ０＜Ｖｍｉｎ＜０．１×Ｖｄｄ との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体
装置を使用する。反対に電源電圧Ｖｄｄに負電源を用い
る場合には信号増幅用ＭＩＳ型薄膜半導体装置として、
ゲート電圧がゼロ近傍でドレイン電流が流れないエンハ
ンスメント型（ノーマリーオフ型）Ｐ型トランジスタを
用いる。理想的には信号増幅用Ｐ型ＭＩＳ薄膜半導体装
置の最小ゲート電圧Ｖｍｉｎが ０．１×Ｖｄｄ＜Ｖｍｉｎ＜０ との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置
を使用する事である。斯うする事に依り対象物の凸部
を、電流値Ｉが非常に小さいとの形態にて確実に検出し
得るので有る。
の結果、信号増幅用ＭＩＳ型薄膜半導体装置はオフ状態
となり、電流Ｉは窮めて小さくなる。結局、指紋の山に
相当する対象物の凸部が静電容量検出装置に接した時に
信号増幅素子が殆ど電流を流さない為には、静電容量検
出素子を構成するゲート電極長やゲート電極幅、ゲート
絶縁膜材質、ゲート絶縁膜厚、容量検出電極面積、容量
検出誘電体膜材質、容量検出誘電体膜厚などを、素子容
量ＣＤがトランジスタ容量ＣＴよりも十分に大きくなる
様に設定せねばならない訳で有る。一般に「十分に大き
い」とは１０倍程度の相違を意味する。換言すれば素子
容量ＣＤとトランジスタ容量ＣＴとが ＣＤ＞１０×ＣＴ との関係を満たせば良い。この場合、ＶＧＴ/Ｖｄｄは
０．１程度以下となり薄膜半導体装置はオン状態には成
り得ない。対象物の凸部を確実に検出するには、対象物
の凸部が静電容量検出装置に接した時に、信号増幅用Ｍ
ＩＳ型薄膜半導体装置がオフ状態に成る事が重要であ
る。従って電源電圧Ｖｄｄに正電源を用いる場合には信
号増幅用ＭＩＳ型薄膜半導体装置として、ゲート電圧が
ゼロ近傍でドレイン電流が流れないエンハンスメント型
（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好
ましい。より理想的には、伝達特性に於けるドレイン電
流が最小値となるゲート電圧（最小ゲート電圧）をＶ
ｍｉｎとして、この最小ゲート電圧が ０＜Ｖｍｉｎ＜０．１×Ｖｄｄ との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体
装置を使用する。反対に電源電圧Ｖｄｄに負電源を用い
る場合には信号増幅用ＭＩＳ型薄膜半導体装置として、
ゲート電圧がゼロ近傍でドレイン電流が流れないエンハ
ンスメント型（ノーマリーオフ型）Ｐ型トランジスタを
用いる。理想的には信号増幅用Ｐ型ＭＩＳ薄膜半導体装
置の最小ゲート電圧Ｖｍｉｎが ０．１×Ｖｄｄ＜Ｖｍｉｎ＜０ との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置
を使用する事である。斯うする事に依り対象物の凸部
を、電流値Ｉが非常に小さいとの形態にて確実に検出し
得るので有る。
【００２０】次に対象物が容量検出誘電体膜に接しずに
対象物距離ｔＡを以て容量検出誘電体膜から離れて居る
状況を考える。即ち測定対処物の凹部が容量検出誘電体
膜上に有り、更に対象物が電気的に接地されて居る状況
で有る。具体的には静電容量検出装置を指紋センサとし
て用いた時に、静電容量検出装置表面に指紋の谷が来て
居る状態の検出を想定する。先にも述べた様に、本発明
の静電容量検出装置では容量検出誘電体膜が静電容量検
出装置の最表面に位置するのが望ましい。この時の等価
回路図を図５Ｂに示す。容量検出誘電体膜に対象物表面
が接していないので、容量検出誘電体膜と対象物表面と
の間には空気を誘電体とした新たなコンデンサーが形成
される。此を対象物容量ＣＡと名付け、真空の誘電率ε
０と空気の比誘電率εＡと容量検出電極の面積Ｓとを用
いて、 ＣＡ＝ε０・εＡ・Ｓ／ｔＡ と定義する。斯うして対象物が容量検出誘電体膜から離
れた状態では、トランジスタ容量ＣＴと素子容量ＣＤと
対象物容量ＣＡとを持つ三つのコンデンサーが直列に接
続され、此等三つのコンデンサーに電圧Ｖｄｄが印可さ
れる事になる（図５Ｂ）。印可電圧は静電容量に応じて
三つのコンデンサー間で分割されるので、この状態にて
信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極に掛か
る電圧ＶＧ Ｖは
対象物距離ｔＡを以て容量検出誘電体膜から離れて居る
状況を考える。即ち測定対処物の凹部が容量検出誘電体
膜上に有り、更に対象物が電気的に接地されて居る状況
で有る。具体的には静電容量検出装置を指紋センサとし
て用いた時に、静電容量検出装置表面に指紋の谷が来て
居る状態の検出を想定する。先にも述べた様に、本発明
の静電容量検出装置では容量検出誘電体膜が静電容量検
出装置の最表面に位置するのが望ましい。この時の等価
回路図を図５Ｂに示す。容量検出誘電体膜に対象物表面
が接していないので、容量検出誘電体膜と対象物表面と
の間には空気を誘電体とした新たなコンデンサーが形成
される。此を対象物容量ＣＡと名付け、真空の誘電率ε
０と空気の比誘電率εＡと容量検出電極の面積Ｓとを用
いて、 ＣＡ＝ε０・εＡ・Ｓ／ｔＡ と定義する。斯うして対象物が容量検出誘電体膜から離
れた状態では、トランジスタ容量ＣＴと素子容量ＣＤと
対象物容量ＣＡとを持つ三つのコンデンサーが直列に接
続され、此等三つのコンデンサーに電圧Ｖｄｄが印可さ
れる事になる（図５Ｂ）。印可電圧は静電容量に応じて
三つのコンデンサー間で分割されるので、この状態にて
信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極に掛か
る電圧ＶＧ Ｖは
【００２１】
【数４】
となる。一方、本発明では対象物が静電容量検出装置に
接した時にドレイン電流が非常に小さくなる様に
接した時にドレイン電流が非常に小さくなる様に
【００２２】
【数５】
との条件を満たすべく静電容量検出素子を作成して在る
ので、ＶＧＶは更に
ので、ＶＧＶは更に
【００２３】
【数６】
と近似される。結局、トランジスタ容量ＣＴが対象物容
量ＣＡよりも十分に大きければ、
量ＣＡよりも十分に大きければ、
【００２４】
【数７】
ゲート電圧ＶＧＶは
【００２５】
【数８】
と、電源電圧Ｖｄｄに略等しくする事が可能と化す。こ
の結果、信号増幅用ＭＩＳ型薄膜半導体装置をオン状態
と出来、電流Ｉは窮めて大きくなる。指紋の谷に相当す
る対象物の凹部が静電容量検出装置上に来た時に信号増
幅素子が大電流を通す為には、信号増幅素子を構成する
ゲート電極長やゲート電極幅、ゲート絶縁膜材質、ゲー
ト絶縁膜厚などを、トランジスタ容量ＣＴが対象物容量
ＣＡよりも十分に大きくなる様に構成付ける必要があ
る。先に述べた如く、１０倍程度の相違が認められると
一般に十分に大きいと言えるので、トランジスタ容量Ｃ
Ｔと対象物容量ＣＡとが ＣＴ＞１０×ＣＡ との関係を満たせば良い。この場合、ＶＧＴ/Ｖｄｄは
０．９１程度以上となり薄膜半導体装置は容易にオン状
態と化す。対象物の凹部を確実に検出するには、対象物
の凹部が静電容量検出装置に近づいた時に、信号増幅用
ＭＩＳ型薄膜半導体装置がオン状態に成る事が重要であ
る。電源電圧Ｖｄｄに正電源を用いる場合には信号増幅
用ＭＩＳ型薄膜半導体装置としてエンハンスメント型
（ノーマリーオフ型）Ｎ型トランジスタを用ており、こ
のトランジスタの閾値電圧ＶｔｈがＶ ＧＶよりも小さい
のが好ましい。より理想的には、 ０＜Ｖｔｈ＜０．９１×Ｖｄｄ との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体
装置を使用する。反対に電源電圧Ｖｄｄに負電源を用い
る場合には信号増幅用ＭＩＳ型薄膜半導体装置としてエ
ンハンスメント型（ノーマリーオフ型）Ｐ型トランジス
タを用ており、理想的には信号増幅用Ｐ型ＭＩＳ薄膜半
導体装置の閾値電圧ＶｔｈがＶＧＶよりも大きいのが好
ましい。より理想的には、 ０．９１×Ｖｄｄ＜Ｖｔｈ＜０ との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置
を使用する事である。斯うする事に依り対象物の凹部
が、電流値Ｉが非常に大きいとの形態にて確実に検出さ
れるに至る。
の結果、信号増幅用ＭＩＳ型薄膜半導体装置をオン状態
と出来、電流Ｉは窮めて大きくなる。指紋の谷に相当す
る対象物の凹部が静電容量検出装置上に来た時に信号増
幅素子が大電流を通す為には、信号増幅素子を構成する
ゲート電極長やゲート電極幅、ゲート絶縁膜材質、ゲー
ト絶縁膜厚などを、トランジスタ容量ＣＴが対象物容量
ＣＡよりも十分に大きくなる様に構成付ける必要があ
る。先に述べた如く、１０倍程度の相違が認められると
一般に十分に大きいと言えるので、トランジスタ容量Ｃ
Ｔと対象物容量ＣＡとが ＣＴ＞１０×ＣＡ との関係を満たせば良い。この場合、ＶＧＴ/Ｖｄｄは
０．９１程度以上となり薄膜半導体装置は容易にオン状
態と化す。対象物の凹部を確実に検出するには、対象物
の凹部が静電容量検出装置に近づいた時に、信号増幅用
ＭＩＳ型薄膜半導体装置がオン状態に成る事が重要であ
る。電源電圧Ｖｄｄに正電源を用いる場合には信号増幅
用ＭＩＳ型薄膜半導体装置としてエンハンスメント型
（ノーマリーオフ型）Ｎ型トランジスタを用ており、こ
のトランジスタの閾値電圧ＶｔｈがＶ ＧＶよりも小さい
のが好ましい。より理想的には、 ０＜Ｖｔｈ＜０．９１×Ｖｄｄ との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体
装置を使用する。反対に電源電圧Ｖｄｄに負電源を用い
る場合には信号増幅用ＭＩＳ型薄膜半導体装置としてエ
ンハンスメント型（ノーマリーオフ型）Ｐ型トランジス
タを用ており、理想的には信号増幅用Ｐ型ＭＩＳ薄膜半
導体装置の閾値電圧ＶｔｈがＶＧＶよりも大きいのが好
ましい。より理想的には、 ０．９１×Ｖｄｄ＜Ｖｔｈ＜０ との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置
を使用する事である。斯うする事に依り対象物の凹部
が、電流値Ｉが非常に大きいとの形態にて確実に検出さ
れるに至る。
【００２６】結局、指紋の山等に相当する対象物の凸部
が静電容量検出装置に接した時に信号増幅素子が殆ど電
流を通さず、同時に指紋の谷等に相当する対象物の凹部
が静電容量検出装置に近づいた時に信号増幅素子が大き
な電流を通して対象物の凹凸を正しく認識するには、静
電容量検出素子にて容量検出誘電体膜が静電容量検出装
置の最表面に位置し、信号増幅用ＭＩＳ型薄膜半導体装
置のゲート電極長Ｌ（μｍ）やゲート電極幅Ｗ（μ
ｍ）、ゲート絶縁膜の厚みｔｏｘ（μｍ）、ゲート絶縁
膜の比誘電率εｏｘ、容量検出電極面積Ｓ（μｍ２）、
容量検出誘電体膜の厚みｔＤ（μｍ）、容量検出誘電体
膜の比誘電率εＤを素子容量ＣＤがトランジスタ容量Ｃ
Ｔよりも十分に大きくなる様に設定する必要があり、且
つ対象物が容量検出誘電体膜に接しずに対象物距離ｔＡ
を以て離れて居る際にトランジスタ容量ＣＴが対象物容
量ＣＡよりも十分に大く成る様に静電容量検出装置を構
成づけるのが理想的と言える。より具体的には素子容量
ＣＤとトランジスタ容量ＣＴと対象物容量ＣＡとが ＣＤ＞１０×ＣＴ＞１００×ＣＡ との関係を満たす様に静電容量検出装置を特徴付ける。
又、電源電圧Ｖｄｄに正電源を用いる場合には信号増幅
用ＭＩＳ型薄膜半導体装置としてエンハンスメント型
（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好
まく、此のＮ型トランジスタの最小ゲート電圧は ０＜Ｖｍｉｎ＜０．１×Ｖｄｄ との関係を満たし、更に閾値電圧ＶｔｈがＶＧＶよりも
小さく、具体的には ０＜Ｖｔｈ＜０．９１×Ｖｄｄ との関係を満たしているエンハンスメント型Ｎ型トラン
ジスタを用いるのが理想的である。反対に電源電圧Ｖ
ｄｄに負電源を用いる場合には信号増幅用ＭＩＳ型薄膜
半導体装置としてエンハンスメント型（ノーマリーオフ
型）Ｐ型トランジスタを用いるのが好ましく、此のＰ型
トランジスタの最小ゲート電圧Ｖｍｉｎは ０．１×Ｖｄｄ＜Ｖｍｉｎ＜０ との関係を満たし、更に閾値電圧ＶｔｈがＶＧＶよりも
大きく、具体的には ０．９１×Ｖｄｄ＜Ｖｔｈ＜０ との関係を満たしているエンハンスメント型Ｐ型トラン
ジスタを用いるのが理想的である。
が静電容量検出装置に接した時に信号増幅素子が殆ど電
流を通さず、同時に指紋の谷等に相当する対象物の凹部
が静電容量検出装置に近づいた時に信号増幅素子が大き
な電流を通して対象物の凹凸を正しく認識するには、静
電容量検出素子にて容量検出誘電体膜が静電容量検出装
置の最表面に位置し、信号増幅用ＭＩＳ型薄膜半導体装
置のゲート電極長Ｌ（μｍ）やゲート電極幅Ｗ（μ
ｍ）、ゲート絶縁膜の厚みｔｏｘ（μｍ）、ゲート絶縁
膜の比誘電率εｏｘ、容量検出電極面積Ｓ（μｍ２）、
容量検出誘電体膜の厚みｔＤ（μｍ）、容量検出誘電体
膜の比誘電率εＤを素子容量ＣＤがトランジスタ容量Ｃ
Ｔよりも十分に大きくなる様に設定する必要があり、且
つ対象物が容量検出誘電体膜に接しずに対象物距離ｔＡ
を以て離れて居る際にトランジスタ容量ＣＴが対象物容
量ＣＡよりも十分に大く成る様に静電容量検出装置を構
成づけるのが理想的と言える。より具体的には素子容量
ＣＤとトランジスタ容量ＣＴと対象物容量ＣＡとが ＣＤ＞１０×ＣＴ＞１００×ＣＡ との関係を満たす様に静電容量検出装置を特徴付ける。
又、電源電圧Ｖｄｄに正電源を用いる場合には信号増幅
用ＭＩＳ型薄膜半導体装置としてエンハンスメント型
（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好
まく、此のＮ型トランジスタの最小ゲート電圧は ０＜Ｖｍｉｎ＜０．１×Ｖｄｄ との関係を満たし、更に閾値電圧ＶｔｈがＶＧＶよりも
小さく、具体的には ０＜Ｖｔｈ＜０．９１×Ｖｄｄ との関係を満たしているエンハンスメント型Ｎ型トラン
ジスタを用いるのが理想的である。反対に電源電圧Ｖ
ｄｄに負電源を用いる場合には信号増幅用ＭＩＳ型薄膜
半導体装置としてエンハンスメント型（ノーマリーオフ
型）Ｐ型トランジスタを用いるのが好ましく、此のＰ型
トランジスタの最小ゲート電圧Ｖｍｉｎは ０．１×Ｖｄｄ＜Ｖｍｉｎ＜０ との関係を満たし、更に閾値電圧ＶｔｈがＶＧＶよりも
大きく、具体的には ０．９１×Ｖｄｄ＜Ｖｔｈ＜０ との関係を満たしているエンハンスメント型Ｐ型トラン
ジスタを用いるのが理想的である。
【００２７】次に本発明に依る静電容量検出装置の全体
構成を図６を用いて説明する。対象物の表面形状を読み
取る静電容量検出装置はＭ行Ｎ列の行列状に配置された
Ｍ本（Ｍは１以上の整数）の個別電源線と、Ｎ本（Ｎは
１以上の整数）の個別出力線、及び個別電源線と個別出
力線との交点に設けられた静電容量検出素子とを最小限
の構成要素としている。此等に加えて本発明に依る静電
容量検出装置はＭ本の個別電源線に接続する電源選択回
路や、Ｎ本の個別出力線に接続する出力信号選択回路の
どちらか一方、或いは両者をも具備して居ても良い。静
電容量検出素子は容量検出電極と容量検出誘電体膜と信
号増幅素子とを含み、対象物との距離に応じて変化する
静電容量を検出する。静電容量検出素子がＭ行Ｎ列の行
列状に配置されているので、対象物の表面形状を読み取
るには行と列とを其々順次走査してＭ×Ｎ個の静電容量
検出素子を適当な順番に選択して行かねばならない。各
静電容量検出素子に如何なる順序にて電源を供給して行
くかを定めるのが電源選択回路である。電源選択回路は
少なくとも共通電源線と電源用パスゲートとを含んで居
り、Ｍ本の個別電源線の何れに電源供給するかを選択す
る。此とは対照的に各静電容量検出素子から如何なる順
序にて検出された信号を読み出すかを定めるのが出力信
号選択回路である。出力信号選択回路は少なくとも共通
出力線と出力信号用パスゲートとを含んで居り、Ｎ本の
個別出力線の何れから出力信号を取り出すかを選択す
る。
構成を図６を用いて説明する。対象物の表面形状を読み
取る静電容量検出装置はＭ行Ｎ列の行列状に配置された
Ｍ本（Ｍは１以上の整数）の個別電源線と、Ｎ本（Ｎは
１以上の整数）の個別出力線、及び個別電源線と個別出
力線との交点に設けられた静電容量検出素子とを最小限
の構成要素としている。此等に加えて本発明に依る静電
容量検出装置はＭ本の個別電源線に接続する電源選択回
路や、Ｎ本の個別出力線に接続する出力信号選択回路の
どちらか一方、或いは両者をも具備して居ても良い。静
電容量検出素子は容量検出電極と容量検出誘電体膜と信
号増幅素子とを含み、対象物との距離に応じて変化する
静電容量を検出する。静電容量検出素子がＭ行Ｎ列の行
列状に配置されているので、対象物の表面形状を読み取
るには行と列とを其々順次走査してＭ×Ｎ個の静電容量
検出素子を適当な順番に選択して行かねばならない。各
静電容量検出素子に如何なる順序にて電源を供給して行
くかを定めるのが電源選択回路である。電源選択回路は
少なくとも共通電源線と電源用パスゲートとを含んで居
り、Ｍ本の個別電源線の何れに電源供給するかを選択す
る。此とは対照的に各静電容量検出素子から如何なる順
序にて検出された信号を読み出すかを定めるのが出力信
号選択回路である。出力信号選択回路は少なくとも共通
出力線と出力信号用パスゲートとを含んで居り、Ｎ本の
個別出力線の何れから出力信号を取り出すかを選択す
る。
【００２８】静電容量検出素子内の信号増幅素子はゲー
ト電極とゲート絶縁膜と半導体膜とから成る信号増幅用
ＭＩＳ型薄膜半導体装置から構成される。又、電源用パ
スゲートもゲート電極とゲート絶縁膜と半導体膜とから
成る電源パスゲート用ＭＩＳ型薄膜半導体装置から構成
され、出力信号用パスゲートもゲート電極とゲート絶縁
膜と半導体膜とから成る出力信号パスゲート用ＭＩＳ型
薄膜半導体装置から成る。本願発明では信号増幅素子用
ＭＩＳ型薄膜半導体装置のソース領域は個別出力線に接
続され、信号増幅素子用ＭＩＳ型薄膜半導体装置のドレ
イン領域は個別電源線に接続され、信号増幅素子用ＭＩ
Ｓ型薄膜半導体装置のゲート電極は容量検出電極に接続
される。（図６ではＭＩＳ型薄膜半導体装置のソース領
域をＳ、ドレイン領域をＤ、ゲート電極をＧにて表示し
て居る。）斯うして個別電源線と個別出力線とは、容量
検出電極にて検出された電荷Ｑに感応するチャンネル形
成領域を介在してお互いに接続される。
ト電極とゲート絶縁膜と半導体膜とから成る信号増幅用
ＭＩＳ型薄膜半導体装置から構成される。又、電源用パ
スゲートもゲート電極とゲート絶縁膜と半導体膜とから
成る電源パスゲート用ＭＩＳ型薄膜半導体装置から構成
され、出力信号用パスゲートもゲート電極とゲート絶縁
膜と半導体膜とから成る出力信号パスゲート用ＭＩＳ型
薄膜半導体装置から成る。本願発明では信号増幅素子用
ＭＩＳ型薄膜半導体装置のソース領域は個別出力線に接
続され、信号増幅素子用ＭＩＳ型薄膜半導体装置のドレ
イン領域は個別電源線に接続され、信号増幅素子用ＭＩ
Ｓ型薄膜半導体装置のゲート電極は容量検出電極に接続
される。（図６ではＭＩＳ型薄膜半導体装置のソース領
域をＳ、ドレイン領域をＤ、ゲート電極をＧにて表示し
て居る。）斯うして個別電源線と個別出力線とは、容量
検出電極にて検出された電荷Ｑに感応するチャンネル形
成領域を介在してお互いに接続される。
【００２９】一方、電源パスゲート用ＭＩＳ型薄膜半導
体装置のソース領域は個別電源線に接続され、電源パス
ゲート用ＭＩＳ型薄膜半導体装置のドレイン領域は共通
電源線に接続され、電源パスゲート用ＭＩＳ型薄膜半導
体装置のゲート電極はＭ本の個別電源線の内からどの個
別電源線を選択するかと云った信号を供給する電源選択
用出力線に接続される。電源選択用出力線は一例として
電源用シフトレジスタの各出力段となし得るし（図６の
場合）、或いは電源用シフトレジスタに代わる電源用デ
コーダーの各出力段ともなし得る。電源用シフトレジス
タはＭ個の出力段に転送されて来た選択信号を順次供給
して行く。又、電源用デコーダーはデコーダーへの入力
信号に応じてＭ個の出力段から特定の出力段を選定す
る。斯うしてＭ個の電源用パスゲートには順次選択信号
が入力され、結果としてＭ本の個別電源線が共通電源線
と順次電気的な導通が取られて行く。信号増幅素子用Ｍ
ＩＳ薄膜半導体装置のドレイン領域は個別電源線に接続
しているので、選択された個別電源線に接続する信号増
幅素子は一斉に対象物の表面形状に応じた電流を各個別
出力線に供給する事に成る。
体装置のソース領域は個別電源線に接続され、電源パス
ゲート用ＭＩＳ型薄膜半導体装置のドレイン領域は共通
電源線に接続され、電源パスゲート用ＭＩＳ型薄膜半導
体装置のゲート電極はＭ本の個別電源線の内からどの個
別電源線を選択するかと云った信号を供給する電源選択
用出力線に接続される。電源選択用出力線は一例として
電源用シフトレジスタの各出力段となし得るし（図６の
場合）、或いは電源用シフトレジスタに代わる電源用デ
コーダーの各出力段ともなし得る。電源用シフトレジス
タはＭ個の出力段に転送されて来た選択信号を順次供給
して行く。又、電源用デコーダーはデコーダーへの入力
信号に応じてＭ個の出力段から特定の出力段を選定す
る。斯うしてＭ個の電源用パスゲートには順次選択信号
が入力され、結果としてＭ本の個別電源線が共通電源線
と順次電気的な導通が取られて行く。信号増幅素子用Ｍ
ＩＳ薄膜半導体装置のドレイン領域は個別電源線に接続
しているので、選択された個別電源線に接続する信号増
幅素子は一斉に対象物の表面形状に応じた電流を各個別
出力線に供給する事に成る。
【００３０】本願発明では出力信号パスゲート用ＭＩＳ
型薄膜半導体装置のソース領域は共通出力線に接続さ
れ、出力信号パスゲート用ＭＩＳ型薄膜半導体装置のド
レイン領域は個別出力線に接続され、出力信号パスゲー
ト用ＭＩＳ型薄膜半導体装置のゲート電極はＮ本の個別
出力線の内からどの個別出力線を選択するかと云った信
号を供給する出力選択用出力線に接続されて居る。出力
選択用出力線は一例として出力信号用シフトレジスタの
各出力段となし得るし（図６の場合）、或いは出力信号
用シフトレジスタに代わる出力信号用デコーダーの各出
力段ともなし得る。出力信号用シフトレジスタはＮ個の
出力段に転送されて来た選択信号を順次供給して行く。
又、出力信号用デコーダーはデコーダーへの入力信号に
応じてＭ個の出力段から特定の出力段を選定する。斯う
してＮ個の出力信号用パスゲートには順次適時選択信号
が入力され、結果としてＮ本の個別出力線が共通出力線
と順次電気的な導通が取られて行く。信号増幅素子用Ｍ
ＩＳ型薄膜半導体装置のソース領域は個別出力線に接続
しているので、電源選択回路にて選択された個別電源線
に接続するＮ個の信号増幅素子の内で唯一出力信号選択
回路にて選択された個別出力線に接続する信号増幅素子
だけが、対象物の表面形状に応じた電流を共通出力線に
供給する事に成る。以降同様にして、Ｍ本の個別出力線
の内の一本が選択された状態にてＮ本の個別出力線を順
次走査して行く事で、Ｍ行Ｎ列の行列状静電容量検出素
子からの信号が順番に共通出力線に供給されて行くので
ある。
型薄膜半導体装置のソース領域は共通出力線に接続さ
れ、出力信号パスゲート用ＭＩＳ型薄膜半導体装置のド
レイン領域は個別出力線に接続され、出力信号パスゲー
ト用ＭＩＳ型薄膜半導体装置のゲート電極はＮ本の個別
出力線の内からどの個別出力線を選択するかと云った信
号を供給する出力選択用出力線に接続されて居る。出力
選択用出力線は一例として出力信号用シフトレジスタの
各出力段となし得るし（図６の場合）、或いは出力信号
用シフトレジスタに代わる出力信号用デコーダーの各出
力段ともなし得る。出力信号用シフトレジスタはＮ個の
出力段に転送されて来た選択信号を順次供給して行く。
又、出力信号用デコーダーはデコーダーへの入力信号に
応じてＭ個の出力段から特定の出力段を選定する。斯う
してＮ個の出力信号用パスゲートには順次適時選択信号
が入力され、結果としてＮ本の個別出力線が共通出力線
と順次電気的な導通が取られて行く。信号増幅素子用Ｍ
ＩＳ型薄膜半導体装置のソース領域は個別出力線に接続
しているので、電源選択回路にて選択された個別電源線
に接続するＮ個の信号増幅素子の内で唯一出力信号選択
回路にて選択された個別出力線に接続する信号増幅素子
だけが、対象物の表面形状に応じた電流を共通出力線に
供給する事に成る。以降同様にして、Ｍ本の個別出力線
の内の一本が選択された状態にてＮ本の個別出力線を順
次走査して行く事で、Ｍ行Ｎ列の行列状静電容量検出素
子からの信号が順番に共通出力線に供給されて行くので
ある。
【００３１】斯うした構成にて静電容量検出装置が機能
する為には、個別出力線と共通出力線と電源選択用出力
線とが第一配線にて配線され、個別電源線と共通電源線
と出力選択用出力線とが第二配線にて配線され、此等第
一配線と該第二配線とは絶縁膜を介して電気的に分離さ
れる必要が有る。容量検出電極は第一配線にて配線され
ても良いし、或いは第二配線にて配線されても良い。斯
うした構成を成す事で余分な配線を除去し、以て各配線
間に生ずる寄生容量を最小化せしめ、故に微少な静電容
量を高感度にて検出せしめる訳である。
する為には、個別出力線と共通出力線と電源選択用出力
線とが第一配線にて配線され、個別電源線と共通電源線
と出力選択用出力線とが第二配線にて配線され、此等第
一配線と該第二配線とは絶縁膜を介して電気的に分離さ
れる必要が有る。容量検出電極は第一配線にて配線され
ても良いし、或いは第二配線にて配線されても良い。斯
うした構成を成す事で余分な配線を除去し、以て各配線
間に生ずる寄生容量を最小化せしめ、故に微少な静電容
量を高感度にて検出せしめる訳である。
【００３２】斯様な静電容量検出素子は前述の転写技術
を用いて、プラスティック基板上に形成され得る。単結
晶硅素技術に基づく指紋センサはプラスティック上では
直ぐに割れてしまったり、或いは十分な大きさを有さぬ
が為に実用性に乏しい。これに対して本願発明に依るプ
ラスティック基板上の静電容量検出素子は、プラスティ
ック基板上で指を被うに十分に大きい面積としても静電
容量検出素子が割れる心配もなく、プラスティック基板
上での指紋センサとして利用し得る。具体的には本願発
明により個人認証機能を兼ね備えたスマートカードが実
現される。個人認証機能を備えたスマートカードはキャ
ッシュカード(bankcard)やクレジットカード(credit ca
rd)、身分証明書(Identity card)等で使用され、此等の
セキュリティーレベルを著しく高めた上で尚、個人指紋
情報をカード外に流出させずに保護するとの優れた機能
を有する。
を用いて、プラスティック基板上に形成され得る。単結
晶硅素技術に基づく指紋センサはプラスティック上では
直ぐに割れてしまったり、或いは十分な大きさを有さぬ
が為に実用性に乏しい。これに対して本願発明に依るプ
ラスティック基板上の静電容量検出素子は、プラスティ
ック基板上で指を被うに十分に大きい面積としても静電
容量検出素子が割れる心配もなく、プラスティック基板
上での指紋センサとして利用し得る。具体的には本願発
明により個人認証機能を兼ね備えたスマートカードが実
現される。個人認証機能を備えたスマートカードはキャ
ッシュカード(bankcard)やクレジットカード(credit ca
rd)、身分証明書(Identity card)等で使用され、此等の
セキュリティーレベルを著しく高めた上で尚、個人指紋
情報をカード外に流出させずに保護するとの優れた機能
を有する。
【００３３】（実施例１）ガラス基板上に薄膜半導体装
置からなる静電容量検出装置を製造した上で、此の静電
容量検出装置を特開平１１−３１２８１１やS. Utsunom
iya et. al. Society for Information Display p. 916
(2000)に開示された転写技術を用いてプラスティック
基板上に転写し、プラスティック基板上に静電容量検出
装置を作成した。静電容量検出装置は４００行４００列
の行列状に並んだ静電容量検出素子から構成される。行
列部の大きさは２０．３２ｍｍ角の正方形である。
置からなる静電容量検出装置を製造した上で、此の静電
容量検出装置を特開平１１−３１２８１１やS. Utsunom
iya et. al. Society for Information Display p. 916
(2000)に開示された転写技術を用いてプラスティック
基板上に転写し、プラスティック基板上に静電容量検出
装置を作成した。静電容量検出装置は４００行４００列
の行列状に並んだ静電容量検出素子から構成される。行
列部の大きさは２０．３２ｍｍ角の正方形である。
【００３４】基板は厚み４００μｍのポリエーテルスル
フォン（ＰＥＳ）である。信号増幅用ＭＩＳ型薄膜半導
体装置も出力信号パスゲート用ＭＩＳ型薄膜半導体装置
も、電源パスゲート用ＭＩＳ型薄膜半導体装置も、出力
信号用シフトレジスタを構成するＭＩＳ型薄膜半導体装
置も、電源用シフトレジスタを構成するＭＩＳ型薄膜半
導体装置も、総て同じ断面構造を有する薄膜トランジス
タにて作られている。薄膜トランジスタは図４に示すト
ップゲート型で工程最高温度４２５℃の低温工程にて作
成される。半導体膜はレーザー結晶化にて得られた多結
晶硅素薄膜でその厚みは５９ｎｍである。又、ゲート絶
縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４８
ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍの
タンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜
の比誘電率はＣＶ測定により略３．９と求められた。第
一層間絶縁膜と第二層間絶縁膜は原料物質としてテトラ
エチルオーソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣＨ２Ｃ
Ｈ３）４）と酸素とを用いてＣＶＤ法にて形成した酸化
硅素膜である。第一層間絶縁膜はゲート電極（本実施例
では４００ｎｍ）よりも２０％程度以上厚く、第二層間
絶縁膜よりも薄いのが望ましい。斯うするとゲート電極
を確実に覆って、ゲート電極と第一配線乃至は第二配線
との短絡を防止し、同時に第二層間絶縁膜を厚くし得る
からである。本実施例では第一層間絶縁膜を５００ｎｍ
とした。第二層間絶縁膜は第一配線と容量検出電極とを
分離して居る。従って第一配線と容量検出電極との間に
生ずる寄生容量を最小とし、好感度の静電容量検出装置
を実現するには第二層間絶縁膜の誘電率は出来る限り小
さく、その厚みは出来る限り厚い方が好ましい。而るに
ＣＶＤ法にて積層された酸化硅素膜の総厚みが２μｍ程
度を越えると酸化膜に亀裂が生ずる場合があり、歩留ま
りの低下をもたらす。従って第一層間絶縁膜と第二層間
絶縁膜との和は２μｍ程度以下とする。斯うする事で静
電容量検出装置の生産性が向上する。先にも述べた様に
第二層間絶縁膜は厚い方が好ましいので、第一層間絶縁
膜よりも厚くする。第一層間絶縁膜はゲート電極よりも
２０％程度以上厚く、第二層間絶縁膜は第一層間絶縁膜
よりも厚く、第一層間絶縁膜と第二層間絶縁膜との和は
２μｍ程度以下が理想的と言える。本実施例では第二層
間絶縁膜の厚みを１μｍとした。第一配線と第二配線は
何れも５００ｎｍ厚のアルミニウムより成り、配線幅は
５μｍである。第一配線に依り電源選択用出力線と共通
出力線、及び個別出力線が形成され、第二配線にて個別
電源線と共通電源線、出力選択用出力線、及び容量検出
電極が形成された。個別電源線と容量検出電極との間隔
は５μｍで、個別出力線と容量検出電極との間隔も矢張
り５μｍである。本実施例では静電容量検出装置を成す
行列のピッチを５０.８μｍとし、解像度を５００ｄｐ
ｉ（dots per inch）としている。従って容量検出電極
は４０．８μｍ×４０．８μｍの大きさとなる。容量検
出誘電体膜は厚み４００ｎｍの窒化硅素膜にて形成され
た。ＣＶ測定からこの窒化硅素膜の比誘電率は略７．５
であったから、素子容量ＣＤは凡そ２７６ｆＦ（フェム
トファラッド）となる。本実施例の静電容量検出装置を
指紋センサと想定すると、指紋の凹凸は４０μｍ程度な
ので、静電容量検出装置表面に指紋の谷が来た時の対象
物容量ＣＡは０．３６８ｆＦと計算される。一方、信号
増幅用ＭＩＳ薄膜半導体装置のゲート電極長Ｌを４μｍ
とし、ゲート電極幅Ｗを５μｍとしたから、トランジス
タ容量ＣＴは凡そ１４．４ｆＦとなる。斯うして本実施
例に示す静電容量検出素子は ＣＤ＞１０×ＣＴ＞１００×ＣＡ との関係を満たす。斯くして電源電圧Ｖｄｄを３．３Ｖ
とすると、指紋の山が静電容量検出装置表面に接した時
に信号増幅用ＭＩＳ薄膜半導体装置のゲート電極に印可
される電圧ＶＧＴは０．１６Ｖとなり、指紋の谷が来た
時に此のゲート電極に印可される電圧ＶＧＶは３．２２
Ｖとなる。
フォン（ＰＥＳ）である。信号増幅用ＭＩＳ型薄膜半導
体装置も出力信号パスゲート用ＭＩＳ型薄膜半導体装置
も、電源パスゲート用ＭＩＳ型薄膜半導体装置も、出力
信号用シフトレジスタを構成するＭＩＳ型薄膜半導体装
置も、電源用シフトレジスタを構成するＭＩＳ型薄膜半
導体装置も、総て同じ断面構造を有する薄膜トランジス
タにて作られている。薄膜トランジスタは図４に示すト
ップゲート型で工程最高温度４２５℃の低温工程にて作
成される。半導体膜はレーザー結晶化にて得られた多結
晶硅素薄膜でその厚みは５９ｎｍである。又、ゲート絶
縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４８
ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍの
タンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜
の比誘電率はＣＶ測定により略３．９と求められた。第
一層間絶縁膜と第二層間絶縁膜は原料物質としてテトラ
エチルオーソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣＨ２Ｃ
Ｈ３）４）と酸素とを用いてＣＶＤ法にて形成した酸化
硅素膜である。第一層間絶縁膜はゲート電極（本実施例
では４００ｎｍ）よりも２０％程度以上厚く、第二層間
絶縁膜よりも薄いのが望ましい。斯うするとゲート電極
を確実に覆って、ゲート電極と第一配線乃至は第二配線
との短絡を防止し、同時に第二層間絶縁膜を厚くし得る
からである。本実施例では第一層間絶縁膜を５００ｎｍ
とした。第二層間絶縁膜は第一配線と容量検出電極とを
分離して居る。従って第一配線と容量検出電極との間に
生ずる寄生容量を最小とし、好感度の静電容量検出装置
を実現するには第二層間絶縁膜の誘電率は出来る限り小
さく、その厚みは出来る限り厚い方が好ましい。而るに
ＣＶＤ法にて積層された酸化硅素膜の総厚みが２μｍ程
度を越えると酸化膜に亀裂が生ずる場合があり、歩留ま
りの低下をもたらす。従って第一層間絶縁膜と第二層間
絶縁膜との和は２μｍ程度以下とする。斯うする事で静
電容量検出装置の生産性が向上する。先にも述べた様に
第二層間絶縁膜は厚い方が好ましいので、第一層間絶縁
膜よりも厚くする。第一層間絶縁膜はゲート電極よりも
２０％程度以上厚く、第二層間絶縁膜は第一層間絶縁膜
よりも厚く、第一層間絶縁膜と第二層間絶縁膜との和は
２μｍ程度以下が理想的と言える。本実施例では第二層
間絶縁膜の厚みを１μｍとした。第一配線と第二配線は
何れも５００ｎｍ厚のアルミニウムより成り、配線幅は
５μｍである。第一配線に依り電源選択用出力線と共通
出力線、及び個別出力線が形成され、第二配線にて個別
電源線と共通電源線、出力選択用出力線、及び容量検出
電極が形成された。個別電源線と容量検出電極との間隔
は５μｍで、個別出力線と容量検出電極との間隔も矢張
り５μｍである。本実施例では静電容量検出装置を成す
行列のピッチを５０.８μｍとし、解像度を５００ｄｐ
ｉ（dots per inch）としている。従って容量検出電極
は４０．８μｍ×４０．８μｍの大きさとなる。容量検
出誘電体膜は厚み４００ｎｍの窒化硅素膜にて形成され
た。ＣＶ測定からこの窒化硅素膜の比誘電率は略７．５
であったから、素子容量ＣＤは凡そ２７６ｆＦ（フェム
トファラッド）となる。本実施例の静電容量検出装置を
指紋センサと想定すると、指紋の凹凸は４０μｍ程度な
ので、静電容量検出装置表面に指紋の谷が来た時の対象
物容量ＣＡは０．３６８ｆＦと計算される。一方、信号
増幅用ＭＩＳ薄膜半導体装置のゲート電極長Ｌを４μｍ
とし、ゲート電極幅Ｗを５μｍとしたから、トランジス
タ容量ＣＴは凡そ１４．４ｆＦとなる。斯うして本実施
例に示す静電容量検出素子は ＣＤ＞１０×ＣＴ＞１００×ＣＡ との関係を満たす。斯くして電源電圧Ｖｄｄを３．３Ｖ
とすると、指紋の山が静電容量検出装置表面に接した時
に信号増幅用ＭＩＳ薄膜半導体装置のゲート電極に印可
される電圧ＶＧＴは０．１６Ｖとなり、指紋の谷が来た
時に此のゲート電極に印可される電圧ＶＧＶは３．２２
Ｖとなる。
【００３５】図７には本実施例にて用いたＭＩＳ型薄膜
半導体装置の伝達特性を示す。出力信号用シフトレジス
タと電源用シフトレジスタはＣＭＯＳ構成とされ、信号
増幅用ＭＩＳ型薄膜半導体装置と電源パスゲート用ＭＩ
Ｓ型薄膜半導体装置、及び出力信号パスゲート用ＭＩＳ
型薄膜半導体装置はＮＭＯＳトランジスタにて形成され
た。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置の最小ゲート
電圧Ｖｍｉｎは０．１Ｖで有り、 ０＜Ｖｍｉｎ＜０．１×Ｖｄｄ＝０．３３Ｖ との関係を満たして居る。又、閾値電圧Ｖｔｈは１．４
７Ｖで、矢張り ０＜Ｖｔｈ＜０．９１×Ｖｄｄ＝３．００Ｖ との関係を満たして居る。この結果、指紋の山が静電容
量検出装置表面に接した時に信号増幅素子から出力され
る電流値は５．６×１０−１３Ａと窮めて微弱となる。
反対に指紋の谷が来た時には信号増幅素子から２．４×
１０−５Ａと大きな電流が出力され、指紋等の凹凸情報
を精度良く検出するに至った。
半導体装置の伝達特性を示す。出力信号用シフトレジス
タと電源用シフトレジスタはＣＭＯＳ構成とされ、信号
増幅用ＭＩＳ型薄膜半導体装置と電源パスゲート用ＭＩ
Ｓ型薄膜半導体装置、及び出力信号パスゲート用ＭＩＳ
型薄膜半導体装置はＮＭＯＳトランジスタにて形成され
た。信号増幅用Ｎ型ＭＩＳ薄膜半導体装置の最小ゲート
電圧Ｖｍｉｎは０．１Ｖで有り、 ０＜Ｖｍｉｎ＜０．１×Ｖｄｄ＝０．３３Ｖ との関係を満たして居る。又、閾値電圧Ｖｔｈは１．４
７Ｖで、矢張り ０＜Ｖｔｈ＜０．９１×Ｖｄｄ＝３．００Ｖ との関係を満たして居る。この結果、指紋の山が静電容
量検出装置表面に接した時に信号増幅素子から出力され
る電流値は５．６×１０−１３Ａと窮めて微弱となる。
反対に指紋の谷が来た時には信号増幅素子から２．４×
１０−５Ａと大きな電流が出力され、指紋等の凹凸情報
を精度良く検出するに至った。
【００３６】
【発明の効果】以上詳述してきた様に、従来の単結晶硅
素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静
電容量検出装置しかプラスティック基板上に形成出来な
かったが、本願発明に依るとその百倍もの面積を有する
静電容量検出装置をプラスティク基板上に作成する事が
実現し、しかも対象物の凹凸情報を窮めて高精度に検出
出来る様になった。その結果、例えはスマートカードの
セキュリティーレベルを著しく向上せしめるとの効果が
認められる。又、単結晶硅素基板を用いた従来の静電容
量検出装置は装置面積の極一部しか単結晶硅素半導体を
利用して居らず、莫大なエネルギーと労力とを無駄に費
やしていた。これに対し本願発明では斯様な浪費を排除
し、地球環境の保全に役立つとの効果を有する。
素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静
電容量検出装置しかプラスティック基板上に形成出来な
かったが、本願発明に依るとその百倍もの面積を有する
静電容量検出装置をプラスティク基板上に作成する事が
実現し、しかも対象物の凹凸情報を窮めて高精度に検出
出来る様になった。その結果、例えはスマートカードの
セキュリティーレベルを著しく向上せしめるとの効果が
認められる。又、単結晶硅素基板を用いた従来の静電容
量検出装置は装置面積の極一部しか単結晶硅素半導体を
利用して居らず、莫大なエネルギーと労力とを無駄に費
やしていた。これに対し本願発明では斯様な浪費を排除
し、地球環境の保全に役立つとの効果を有する。
【図１】 従来技術に於ける動作原理を説明した図。
【図２】 本願発明に於ける動作原理を説明した図。
【図３】 本願発明に於ける動作原理を説明した図。
【図４】 本願発明の素子構造を説明した図。
【図５】 本願発明の原理を説明した図。
【図６】 本願発明全体構成を説明した図。
【図７】 本実施例にて用いた薄膜半導体装置の伝達特
性図。
性図。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2F063 AA43 BA29 BB02 BB08 BD05
BD11 CA08 CA29 DA02 DA05
DD07 HA04 LA11 LA30
4C038 FF01 FF05 FG00
5B047 AA25 AB02 BA02 BB10 BC01
5F110 AA24 AA28 BB04 BB09 CC01
DD01 EE04 FF02 FF29 GG02
GG13 GG25 HL03 NN03 NN04
NN23 NN35 NN72 PP03
Claims (24)
- 【請求項１】 対象物との距離に応じて変化する静電容
量を検出する事に依り、該対象物の表面形状を読み取る
静電容量検出装置に於いて、 該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ
本の個別電源線と、Ｎ本の個別出力線、及び該個別電源
線と該個別出力線との交点に設けられた静電容量検出素
子とを具備し、 該静電容量検出素子は信号検出素子と信号増幅素子とを
含み、 該信号検出素子は容量検出電極と容量検出誘電体膜とを
含み、 該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜
とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成る
事を特徴とする静電容量検出装置。 - 【請求項２】 前記信号増幅用ＭＩＳ型薄膜半導体装置
のソース領域は前記個別出力線に接続され、 前記信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域
は前記個別電源線に接続され、 前記信号増幅用ゲート電極は前記容量検出電極に接続さ
れる事を特徴とした請求項１記載の静電容量検出装置。 - 【請求項３】 前記信号増幅用ＭＩＳ型薄膜半導体装置
のゲート電極長をＬ（μｍ）、ゲート電極幅をＷ（μ
ｍ）、ゲート絶縁膜の厚みをｔｏｘ（μｍ）、ゲート絶
縁膜の比誘電率をεｏｘとして前記信号増幅用ＭＩＳ型
薄膜半導体装置のトランジスタ容量ＣＴを ＣＴ＝ε０・εｏｘ・Ｌ・Ｗ／ｔｏｘ にて定義し（ε０は真空の誘電率）、 前記容量検出電極の面積をＳ（μｍ２）、前記容量検出
誘電体膜の厚みをｔＤ（μｍ）、前記容量検出誘電体膜
の比誘電率をεＤとして前記信号検出素子の素子容量Ｃ
Ｄを ＣＤ＝ε０・εＤ・Ｓ／ｔＤ と定義した時に（ε０は真空の誘電率）、 該素子容量ＣＤは該トランジスタ容量ＣＴよりも十分に
大きい事を特徴とした請求項２記載の静電容量検出装
置。 - 【請求項４】 前記容量検出誘電体膜は前記静電容量検
出装置の最表面に位置する事を特徴とした請求項２記載
の静電容量検出装置。 - 【請求項５】 前記対象物が前記容量検出誘電体膜に接
しずに対象物距離ｔＡを以て離れて居り、対象物容量Ｃ
Ａを真空の誘電率ε０と空気の比誘電率εＡと前記容量
検出電極の面積Ｓとを用いて、 ＣＡ＝ε０・εＡ・Ｓ／ｔＡ と定義した時に、 前記トランジスタ容量ＣＴは該対象物容量ＣＡよりも十
分に大きい事を特徴とする請求項４記載の静電容量検出
装置。 - 【請求項６】 前記容量検出誘電体膜は前記静電容量検
出装置の最表面に位置し、 前記信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極長
をＬ（μｍ）、ゲート電極幅をＷ（μｍ）、ゲート絶縁
膜の厚みをｔｏｘ（μｍ）、ゲート絶縁膜の比誘電率を
εｏｘとして前記信号増幅用ＭＩＳ型薄膜半導体装置の
トランジスタ容量ＣＴを ＣＴ＝ε０・εｏｘ・Ｌ・Ｗ／ｔｏｘ にて定義し（ε０は真空の誘電率）、 前記容量検出電極の面積をＳ（μｍ２）、前記容量検出
誘電体膜の厚みをｔＤ（μｍ）、前記容量検出誘電体膜
の比誘電率をεＤとして前記信号検出素子の素子容量Ｃ
Ｄを ＣＤ＝ε０・εＤ・Ｓ／ｔＤ と定義した時に（ε０は真空の誘電率）、 該素子容量ＣＤは該トランジスタ容量ＣＴよりも十分に
大きく、 前記対象物が前記容量検出誘電体膜に接しずに対象物距
離ｔＡを以て離れて居り、対象物容量ＣＡを真空の誘電
率ε０と空気の比誘電率εＡと前記容量検出電極の面積
Ｓとを用いて、 ＣＡ＝ε０・εＡ・Ｓ／ｔＡ と定義した時に、 該トランジスタ容量ＣＴは該対象物容量ＣＡよりも十分
に大きい事を特徴とした請求項２記載の静電容量検出装
置。 - 【請求項７】 対象物との距離に応じて変化する静電容
量を検出する事に依り、該対象物の表面形状を読み取る
静電容量検出装置に於いて、 該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ
本の個別電源線と、Ｎ本の個別出力線、及び該個別電源
線と該個別出力線との交点に設けられた静電容量検出素
子、該Ｍ本の個別電源線に接続する電源選択回路とを具
備し、 該静電容量検出素子は容量検出電極と容量検出誘電体膜
と信号増幅素子とを含み、 該電源選択回路は共通電源線と電源用パスゲートとを含
み、 該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜
とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成
り、 該電源用パスゲートはゲート電極とゲート絶縁膜と半導
体膜とから成る電源パスゲート用ＭＩＳ型薄膜半導体装
置から成る事を特徴とする静電容量検出装置。 - 【請求項８】 前記信号増幅素子用ＭＩＳ型薄膜半導体
装置のソース領域は前記個別出力線に接続され、 前記信号増幅素子用ＭＩＳ型薄膜半導体装置のドレイン
領域は前記個別電源線に接続され、 前記信号増幅素子用ＭＩＳ型薄膜半導体装置のゲート電
極は前記容量検出電極に接続され、 前記電源パスゲート用ＭＩＳ型薄膜半導体装置のソース
領域は前記個別電源線に接続され、 前記電源パスゲート用ＭＩＳ型薄膜半導体装置のドレイ
ン領域は前記共通電源線に接続される事を特徴とする請
求項７記載の静電容量検出装置。 - 【請求項９】 前記電源パスゲート用ＭＩＳ型薄膜半導
体装置のゲート電極は電源選択用出力線に接続される事
を特徴とする請求項８記載の静電容量検出装置。 - 【請求項１０】 前記個別出力線と前記電源選択用出力
線とは第一配線にて配線され、 前記個別電源線と前記共通電源線とは第二配線にて配線
され、該第一配線と該第二配線とは絶縁膜を介して電気
的に分離されて居る事を特徴とする請求項９記載の静電
容量検出装置。 - 【請求項１１】 前記容量検出電極が第一配線にて配線
されて居る事を特徴とする請求項１０記載の静電容量検
出装置。 - 【請求項１２】 前記容量検出電極が第二配線にて配線
されて居る事を特徴とする請求項１０記載の静電容量検
出装置。 - 【請求項１３】 対象物との距離に応じて変化する静電
容量を検出する事に依り、該対象物の表面形状を読み取
る静電容量検出装置に於いて、 該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ
本の個別電源線と、Ｎ本の個別出力線、及び該個別電源
線と該個別出力線との交点に設けられた静電容量検出素
子、該Ｎ本の個別出力線に接続する出力信号選択回路と
を具備し、 該静電容量検出素子は容量検出電極と容量検出誘電体膜
と信号増幅素子とを含み、 該出力信号選択回路は共通出力線と出力信号用パスゲー
トとを含み、 該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜
とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成
り、 該出力信号用パスゲートはゲート電極とゲート絶縁膜と
半導体膜とから成る出力信号パスゲート用ＭＩＳ型薄膜
半導体装置から成る事を特徴とする静電容量検出装置。 - 【請求項１４】 前記信号増幅素子用ＭＩＳ型薄膜半導
体装置のソース領域は前記個別出力線に接続され、 前記信号増幅素子用ＭＩＳ型薄膜半導体装置のドレイン
領域は前記個別電源線に接続され、 前記信号増幅素子用ＭＩＳ型薄膜半導体装置のゲート電
極は前記容量検出電極に接続され、 前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のソ
ース領域は前記共通出力線に接続され、 前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のド
レイン領域は前記個別出力線に接続される事を特徴とす
る請求項１３記載の静電容量検出装置。 - 【請求項１５】 前記出力信号パスゲート用ＭＩＳ型薄
膜半導体装置のゲート電極は出力選択用出力線に接続さ
れる事を特徴とする請求項１４記載の静電容量検出装
置。 - 【請求項１６】 前記個別出力線と前記共通出力線とは
第一配線にて配線され、 前記個別電源線と前記出力選択用出力線とは第二配線に
て配線され、該第一配線と該第二配線とは絶縁膜を介し
て電気的に分離されて居る事を特徴とする請求項１５記
載の静電容量検出装置。 - 【請求項１７】 前記容量検出電極が第一配線にて配線
されて居る事を特徴とする請求項１６記載の静電容量検
出装置。 - 【請求項１８】 前記容量検出電極が第二配線にて配線
されて居る事を特徴とする請求項１６記載の静電容量検
出装置。 - 【請求項１９】 対象物との距離に応じて変化する静電
容量を検出する事に依り、該対象物の表面形状を読み取
る静電容量検出装置に於いて、 該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ
本の個別電源線と、Ｎ本の個別出力線、及び該個別電源
線と該個別出力線との交点に設けられた静電容量検出素
子、該Ｍ本の個別電源線に接続する電源選択回路、該Ｎ
本の個別出力線に接続する出力信号選択回路とを具備
し、 該静電容量検出素子は容量検出電極と容量検出誘電体膜
と信号増幅素子とを含み、 該電源選択回路は共通電源線と電源用パスゲートとを含
み、 該出力信号選択回路は共通出力線と出力信号用パスゲー
トとを含み、 該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜
とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成
り、 該電源用パスゲートはゲート電極とゲート絶縁膜と半導
体膜とから成る電源パスゲート用ＭＩＳ型薄膜半導体装
置から成り、 該出力信号用パスゲートはゲート電極とゲート絶縁膜と
半導体膜とから成る出力信号パスゲート用ＭＩＳ型薄膜
半導体装置から成る事を特徴とする静電容量検出装置。 - 【請求項２０】 前記信号増幅素子用ＭＩＳ型薄膜半導
体装置のソース領域は前記個別出力線に接続され、 前記信号増幅素子用ＭＩＳ型薄膜半導体装置のドレイン
領域は前記個別電源線に接続され、 前記信号増幅素子用ＭＩＳ型薄膜半導体装置のゲート電
極は前記容量検出電極に接続され、 前記電源パスゲート用ＭＩＳ型薄膜半導体装置のソース
領域は前記個別電源線に接続され、 前記電源パスゲート用ＭＩＳ型薄膜半導体装置のドレイ
ン領域は前記共通電源線に接続され、 前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のソ
ース領域は前記共通出力線に接続され、 前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のド
レイン領域は前記個別出力線に接続される事を特徴とす
る請求項１９記載の静電容量検出装置。 - 【請求項２１】 前記電源パスゲート用ＭＩＳ型薄膜半
導体装置のゲート電極は電源選択用出力線に接続され、 前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のゲ
ート電極は出力選択用出力線に接続される事を特徴とす
る請求項２０記載の静電容量検出装置。 - 【請求項２２】 前記個別出力線と前記共通出力線と前
記電源選択用出力線とは第一配線にて配線され、 前記個別電源線と前記共通電源線と前記出力選択用出力
線とは第二配線にて配線され、該第一配線と該第二配線
とは絶縁膜を介して電気的に分離されて居る事を特徴と
する請求項２１記載の静電容量検出装置。 - 【請求項２３】 前記容量検出電極が第一配線にて配線
されて居る事を特徴とする請求項２２記載の静電容量検
出装置。 - 【請求項２４】 前記容量検出電極が第二配線にて配線
されて居る事を特徴とする請求項２２記載の静電容量検
出装置。
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|---|---|---|---|
| JP2002058071A JP3858728B2 (ja) | 2002-03-04 | 2002-03-04 | 静電容量検出装置 |
| US10/375,111 US7127089B2 (en) | 2002-03-04 | 2003-02-28 | Electrostatic capacitance detection device |
| EP03251269A EP1343111B1 (en) | 2002-03-04 | 2003-03-04 | Electrostatic capacitance detection device |
| DE60332788T DE60332788D1 (de) | 2002-03-04 | 2003-03-04 | Elektrostatische Kapazitätsdetektionsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002058071A JP3858728B2 (ja) | 2002-03-04 | 2002-03-04 | 静電容量検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003254706A true JP2003254706A (ja) | 2003-09-10 |
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ID=27751071
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US7127089B2 (ja) |
| EP (1) | EP1343111B1 (ja) |
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| DE (1) | DE60332788D1 (ja) |
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