JP2003229000A5 - - Google Patents

Claims (34)

1. データ処理装置であって、
   それぞれのメモリ・アドレスに関連する複数のメモリ記憶位置を有する少なくとも１個のメモリと、
   前記少なくとも１個のメモリの自己テストを制御する自己テスト・コントローラと、
   を含み、
   前記自己テスト・コントローラは自己テスト命令に応答して一連のメモリ記憶位置内の各メモリ位置に少なくとも一度メモリ・アクセスを行い、前記自己テスト命令により選択された前記一連のメモリ記憶位置内で順次にアクセスされるメモリ位置に従ってメモリ・アドレスは変化し、前記自己テスト・コントローラは前記自己テスト命令により形成されて異なるメモリ・テスト方法を実現する、
   データ処理装置。
2. 前記自己テスト・コントローラは複数の自己テスト命令を実行して一連のメモリ・テストを行い、前記自己テスト命令はプログラム可能であって異なるユーザはメモリ・テストの異なるシーケンスを指定できる、請求項１記載のデータ処理装置。
3. 前記メモリ・テストのシーケンスは異なるメモリに適合するように変更できる、請求項２記載のデータ処理装置。
4. 前記メモリ・テストのシーケンスは異なる製作特性とテスト要求に適合するように変更できる、請求項２記載のデータ処理装置。
5. 前記メモリ・アドレスは前記少なくとも１個のメモリ内の物理的行アドレスと列アドレスである、請求項１記載のデータ処理装置。
6. 前記自己テスト命令は前記少なくとも１つのメモリ・アクセスの一部として前記メモリに書き込むデータを指定する、請求項１記載のデータ処理装置。
7. 前記メモリ・アドレスは前記自己テスト命令により選択された順次のメモリ位置に従って変化し、また前記自己テスト・コントローラは次の１つ以上のメモリ・テスト動作を実行する、すなわち、
   (i) 指定されたデータを或る範囲内のメモリ・アドレスの全てのメモリ位置に書き込み、
   (ii) データを或る範囲内のメモリ・アドレスの全てのメモリ位置から読み取り、
   (iii) 指定されたデータをチェッカー盤パターンのメモリ・アドレスを有するメモリ位置に書き込み、
   (iv) データをチェッカー盤パターンのメモリ・アドレスを有するメモリ位置から読み取り、
   (v) マーチＣメモリ・テストを行い、
   (vi) メモリ位置の行と列に配列されたメモリ内の一連のメモリ位置からデータを読み取りまた指定されたデータを書き込み、メモリ位置の或る行内のメモリ位置に順にアクセスした後でメモリ位置の次の行を選択してアクセスし、
   (vii) メモリ位置の行と列に配列されたメモリ内の一連のメモリ位置からデータを読み取りまた指定されたデータを書き込み、メモリ位置の或る列内のメモリ位置に順にアクセスした後でメモリ位置の次の列を選択してアクセスし、
   (viii) メモリ位置の行と列に配列されたメモリ内の一連のメモリ位置からデータを読み取り、指定されたデータを書き込み、またデータを読み取り、メモリ位置の或る行内のメモリ位置に順にアクセスした後でメモリ位置の次の行を選択してアクセスし、
   (ix) メモリ位置の行と列に配列されたメモリ内の一連のメモリ位置からデータを読み取り、指定されたデータを書き込み、またデータを読み取り、メモリ位置の或る列内のメモリ位置に順にアクセスした後でメモリ位置の次の列を選択してアクセスし、
   (x) 一連のメモリ位置において、前記メモリ内の１つ以上のビット線に或る値を繰り返し書き込み、次に前記１つまたは複数のビット線を共用するメモリ位置内に記憶されている相補値を読み取り、
   (xi) 一連のメモリ位置において、或るメモリ位置から或る値を繰り返し読み取ると共に逆のデータ書込みを行い、
   (xii) メーカのテスト方法が特定の要求を持たない実行/不実行テストについて(i)から(xi)に規定された所定の組み合わせのメモリ・テスト動作を行い、
   (xiii) 不合格検出を有効化するために特定の点で偽読取りデータを生成する
   請求項１記載のデータ処理装置。
8. プロセッサ・コアを更に備え、前記プロセッサ・コアと前記少なくとも１個のメモリと前記自己テスト・コントローラを１つの集積回路上に形成する、請求項１記載のデータ処理装置。
9. 前記少なくとも１個のメモリは合成メモリか特注メモリのどちらかである、請求項１記載のデータ処理装置。
10. インターフェース回路を前記自己テスト・コントローラと前記少なくとも１個のメモリの間に設け、前記インターフェース回路を通して信号の値とタイミングを前記自己テスト・コントローラと前記少なくとも１個のメモリの間で送って前記少なくとも１個のメモリの異なる値およびタイミング特性に対処する、請求項１記載のデータ処理装置。
11. 前記インターフェース回路は前記自己テスト・コントローラが生成したメモリ・アドレス値を、前記少なくとも１個のメモリに入力する論理アドレス値にマッピングする、請求項１０記載のデータ処理装置。
12. 複数のメモリを備え、前記自己テスト命令は前記自己テスト命令を前記複数のメモリのどれに与えるかを指定する、請求項１記載のデータ処理装置。
13. 前記自己テスト命令は、検出されたメモリ誤りを前記自己テスト・コントローラが複数の異なる方法のどれを用いて報告するかを指定する、請求項１記載のデータ処理装置。
14. 前記インターフェース回路は前記少なくとも１個のメモリのテストから得られたデータを収集する結果データ・レジスタを含み、また前記自己テスト・コントローラは自己テスト命令に応じて結果データを前記結果データ・レジスタから読み取る、請求項１０記載のデータ処理装置。
15. 前記自己テスト命令はテスト対象の前記少なくとも１個のメモリのサイズを指定する、請求項１記載のデータ処理装置。
16. 前記自己テスト命令は前記自己テスト・コントローラに直列にロードされる、請求項１記載のデータ処理装置。
17. 前記少なくとも１個のメモリと前記自己テスト・コントローラを複数個の外部信号ピンを有する集積回路上に形成し、前記自己テスト・コントローラは１つ以上の自己テスト命令を前記自己テスト・コントローラに与えるのに用いる１個以上の外部信号ピンを有する、請求項１記載のデータ処理装置。
18. それぞれのメモリ・アドレスに関連する複数のメモリ記憶位置を有するメモリ・テスト方法であって、
    前記メモリに結合する自己テスト・コントローラに自己テスト命令を与え、
    前記自己テスト命令に応答して一連のメモリ記憶位置内の各メモリ位置に少なくとも一度メモリ・アクセスを行い、前記自己テスト命令により選択された前記一連のメモリ記憶位置内で順次にアクセスされるメモリ位置に従ってメモリ・アドレスは変化し、前記自己テスト・コントローラは前記自己テスト命令により形成されて異なるメモリ・テスト方法を実現する、
    ステップを含む、メモリ・テスト方法。
19. 前記自己テスト・コントローラで複数の自己テスト命令を実行して一連のメモリ・テストを行い、前記自己テスト命令はプログラム可能であって異なるユーザはメモリ・テストの異なるシーケンスを指定できる、請求項１８記載のメモリ・テスト方法。
20. 前記メモリ・テストのシーケンスは異なるメモリに適合するように変更できる、請求項１９記載のメモリ・テスト方法。
21. 前記メモリ・テストのシーケンスは異なる製作特性とテスト要求に適合するように変更できる、請求項１９記載のメモリ・テスト方法。
22. 前記メモリ・アドレスは前記少なくとも１個のメモリ内の物理的行アドレスと列アドレスである、請求項１８記載のメモリ・テスト方法。
23. 前記自己テスト命令は前記少なくとも１つのメモリ・アクセスの一部として前記メモリに書き込むデータを指定する、請求項１８記載のメモリ・テスト方法。
24. 前記メモリ・アドレスは前記自己テスト命令により選択された順次のメモリ位置に従って変化し、また前記自己テスト・コントローラは次の１つ以上のメモリ・テスト動作を実行する、すなわち、
    (i) 指定されたデータを或る範囲内のメモリ・アドレスの全てのメモリ位置に書き込み、
    (ii) データを或る範囲内のメモリ・アドレスの全てのメモリ位置から読み取り、
    (iii) 指定されたデータをチェッカー盤パターンのメモリ・アドレスを有するメモリ位置に書き込み、
    (iv) データをチェッカー盤パターンのメモリ・アドレスを有するメモリ位置から読み取り、
    (v) マーチＣメモリ・テストを行い、
    (vi) メモリ位置の行と列に配列されたメモリ内の一連のメモリ位置からデータを読み取りまた指定されたデータを書き込み、メモリ位置の或る行内のメモリ位置に順にアクセスした後でメモリ位置の次の行を選択してアクセスし、
    (vii) メモリ位置の行と列に配列されたメモリ内の一連のメモリ位置からデータを読み取りまた指定されたデータを書き込み、メモリ位置の或る列内のメモリ位置に順にアクセスした後でメモリ位置の次の列を選択してアクセスし、
    (viii) メモリ位置の行と列に配列されたメモリ内の一連のメモリ位置からデータを読み取り、指定されたデータを書き込み、またデータを読み取り、メモリ位置の或る行内のメモリ位置に順にアクセスした後でメモリ位置の次の行を選択してアクセスし、
    (ix) メモリ位置の行と列に配列されたメモリ内の一連のメモリ位置からデータを読み取り、指定されたデータを書き込み、またデータを読み取り、メモリ位置の或る列内のメモリ位置に順にアクセスした後でメモリ位置の次の列を選択してアクセスし、
    (x) 一連のメモリ位置において、前記メモリ内の１つまたは複数のビット線に或る値を繰り返し書き込み、次に前記１つ以上のビット線を共用するメモリ位置内に記憶されている相補値を読み取り、
    (xi) 一連のメモリ位置において、或るメモリ位置から或る値を繰り返し読み取ると共に逆のデータ書込みを行い、
    (xii) メーカのテスト方法が特定の要求を持たない実行/不実行テストについて(i)から(xi)に規定された所定の組み合わせのメモリ・テスト動作を行い、
    (xiii) 不合格検出を確認するために特定の点で偽読取りデータを生成する
    請求項１８記載のメモリ・テスト方法。
25. 前記少なくとも１個のメモリと前記自己テスト・コントローラを１つの集積回路上に形成する、請求項１８記載のメモリ・テスト方法。
26. 前記少なくとも１個のメモリは合成メモリと特注メモリのどちらかである、請求項１８記載のメモリ・テスト方法。
27. 前記自己テスト・コントローラと前記少なくとも１個のメモリの間に送られる信号の値とタイミングは前記自己テスト・コントローラと前記少なくとも１個のメモリの間に設けられたインターフェース回路により処理され、前記少なくとも１個のメモリの異なる値およびタイミング特性に対処する、請求項１８記載のメモリ・テスト方法。
28. 前記インターフェース回路は前記自己テスト・コントローラが生成したメモリ・アドレス値を、前記少なくとも１個のメモリに入力する論理アドレス値にマッピングする、請求項２７記載のメモリ・テスト方法。
29. 前記自己テスト命令は前記自己テスト命令を前記複数のメモリのどれに与えるかを指定する、請求項１８記載のメモリ・テスト方法。
30. 前記自己テスト命令は、検出されたメモリ誤りを前記自己テスト・コントローラが複数の異なる方法のどれを用いて報告するかを指定する、請求項１８記載のメモリ・テスト方法。
31. 前記インターフェース回路は前記少なくとも１個のメモリのテストから得られたデータを収集する結果データ・レジスタを含み、また前記自己テスト・コントローラは自己テスト命令に応答して結果データを前記結果データ・レジスタから読み取る、請求項２７記載のメモリ・テスト方法。
32. 前記自己テスト命令はテスト対象の前記少なくとも１個のメモリのサイズを指定する、請求項１８記載のメモリ・テスト方法。
33. 前記自己テスト命令は前記自己テスト・コントローラに直列にロードされる、請求項１８記載のメモリ・テスト方法。
34. 前記少なくとも１個のメモリと前記自己テスト・コントローラを複数個の外部信号ピンを有する集積回路上に形成し、前記自己テスト・コントローラは１つ以上の自己テスト命令を前記自己テスト・コントローラに与えるのに用いる１個以上の外部信号ピンを有する、請求項１８記載のメモリ・テスト方法。