JP2003215218A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、半導体試験装置に関し、例えば論
理回路の動作を試験に適用して、測定可能なチャンネル
数の減少を有効に回避してピンマルチにより試験するこ
とができるようにする。 【解決手段】 本発明は、１つの試験回路２３Ａに、テ
スト波形の生成手段２５Ａ、２５Ｂ、２９、応答波形の
判定手段３０Ａ、３０Ｂ、３１Ａ、３１Ｂを２系統設け
て処理する。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、半導体試験装置に
関し、例えば論理回路の動作を試験に適用することがで
きる。本発明は、１つの試験回路に、テスト波形の生成
手段、応答波形の判定手段を２系統設けて処理すること
により、測定可能なチャンネル数の減少を有効に回避す
ることができるピンマルチによる半導体試験装置を提案
する。 【０００２】 【従来の技術】従来、半導体試験装置においては、いわ
ゆるパートナーピンマルチによりチャンネル当たりのビ
ットレートを増大させて測定時間を短縮し、またパター
ン発生用のメモリの容量を小容量化することができるよ
うになされている。 【０００３】すなわち図５は、従来のパートナーピンマ
ルチによる半導体試験装置の一部を示すブロック図であ
る。半導体試験装置１は、集積回路素子である測定対象
（ＤＵＴ）２の各端子にそれぞれ接続される複数の試験
回路３Ａ、３Ｂ、……と、これら試験回路３Ａ、３Ｂ、
……の周辺回路とにより構成される。 【０００４】試験回路３Ａ、３Ｂ、……は、それぞれ試
験用のテスト波形を対応する端子に印加すると共に、こ
のテスト用波形の印加による応答を確認するようになさ
れ、パートナーピンマルチによる半導体試験装置におい
ては、これら複数の試験回路３Ａ、３Ｂ、……がそれぞ
れ２個づつの組を形成するようになされている。 【０００５】すなわち試験回路３Ａ、３Ｂ、……におい
て、パターンメモリ４Ａ及び４Ｂは、それぞれテスト波
形生成用のデータ、応答波形検証用のデータを記録し、
図示しないコントローラの制御により保持したデータを
順次出力するようになされている。フォーマット発生器
５Ａ及び５Ｂは、それぞれパターンメモリ４Ａ及び４Ｂ
より出力されるテスト波形生成用のデータの論理値に応
じて、タイミングジェネレータ（ＴＧ）６から出力され
るタイミング信号を２系統に選択して出力する。 【０００６】試験回路３Ａ、３Ｂ、……は、この２系統
の選択出力がＲＳフリップフロップ回路７Ａ及び７Ｂの
セット端子及びリセット端子にそれぞれ入力され、この
ＲＳフリップフロップ回路７Ａ及び７Ｂの出力信号がバ
ッファ回路８Ａ及び８Ｂを介して測定対象に出力される
ようになされている。これにより試験回路３Ａ、３Ｂ、
……は、タイミングジェネレータ６から出力されるタイ
ミング信号を基準にして、テスト波形生成用のデータの
論理値に応じて信号レベルが切り換わってなるテスト波
形を測定対象に印加できるようになされ、このタイミン
グ信号の設定により種々の変調方式によるテスト波形を
生成できるようになされている。 【０００７】また試験回路３Ａ、３Ｂ、……において、
コンパレータ９Ａ、９Ｂは、各端子より得られる応答を
２値化して２値化信号を出力する。論理比較器１０Ａ及
び１０Ｂは、フォーマット発生器５Ａ及び５Ｂと同様
に、タイミングジェネレータ６から出力されるタイミン
グ信号を基準にした応答波形検証用のデータの処理によ
り、２値による応答波形を生成する。論理比較器１０Ａ
及び１０Ｂは、この２値による応答波形を基準にして、
コンパレータ９Ａ、９Ｂから得られる２値化信号の信号
レベルを判定することにより、正しい応答が得られたか
否か判定し、判定結果を図示しないコントローラに出力
するようになされている。 【０００８】パートナーピンマルチによる半導体試験装
置１において、組を形成する試験回路３Ａ、３Ｂの一方
の試験回路３Ａにおいては、フォーマット発生器５Ａか
ら出力される２系統の出力信号がオア回路１１及び１２
を介してＲＳフリップフロップ回路７Ａ及び７Ｂのセッ
ト端子及びリセット端子にそれぞれ入力される。またこ
のオア回路１１及び１２の他方の入力に、アンド回路１
３及び１４を介して、それぞれ他方の試験回路３Ｂのフ
ォーマット発生器５Ａから出力される２系統の出力信号
が入力される。また一方の試験回路３Ａにおけるコンパ
レータ９Ａから出力が他方の試験回路３Ｂの論理比較器
１０Ｂに入力される。 【０００９】これによりこの半導体試験装置１において
は、タイミングジェネレータ６から出力されるタイミン
グ信号を切り換え、またアンド回路１３及び１４のゲー
ト制御により、試験回路３Ａ及び３Ｂにより交互にテス
ト波形を生成して１つの端子に印加できるようになされ
ている。また同様にして、１つの端子より得られる応答
波形を試験回路３Ａ及び３Ｂにより交互に判定すること
ができるようになされ、これらにより各試験回路３Ａ及
び３Ｂにおけるパターンメモリの容量を増大させること
なく、長大なテスト波形を測定対象２に印加して試験で
きるようになされている。これによりパートナーピンマ
ルチによる半導体試験装置１においては、パターン発生
用のメモリの容量を小容量化することができるようにな
されている。 【００１０】またパターンメモリ４Ａの出力データの各
ビット周期に対して、各試験回路３Ａ及び３Ｂに出力す
るタイミング信号を、それぞれ各周期の前半側及び後半
側に設定することにより、各試験回路３Ａ及び３Ｂでそ
れぞれ各端子にテスト波形を印加する周期の１／２倍の
繰り返し周期でテスト波形を測定対象２に印加できるよ
うになされ、これによりチャンネル当たりのビットレー
トを増大させて測定時間を短縮することができるように
なされている。 【００１１】 【発明が解決しようとする課題】ところで上述した従来
構成によるピンマルチによる半導体試験装置１において
は、チャンネル当たりのビットレートを増大させて測定
時間を短縮し、またパターン発生用のメモリの容量を小
容量化することができる反面、測定可能なチャンネル数
が減少する問題がある。 【００１２】本発明は以上の点を考慮してなされたもの
で、測定可能なチャンネル数の減少を有効に回避するこ
とができるピンマルチによる半導体試験装置を提案しよ
うとするものである。 【００１３】 【課題を解決するための手段】かかる課題を解決するた
め請求項１の発明においては、試験回路により、試験対
象にテスト波形を印加して応答を判定する半導体試験装
置において、試験回路は、試験対象の各端子にそれぞれ
割り当てられ、テスト波形生成用のデータ及び又は応答
波形検証用のデータを記録して、少なくとも２系統によ
り出力するパターンメモリと、パターンメモリからの一
方の系統の出力と、第１のタイミング信号とにより、第
１のテスト波形を生成する第１のテスト波形生成手段
と、パターンメモリからの他方の系統の出力と、第２の
タイミング信号とにより、第２のテスト波形を生成する
第２のテスト波形生成手段と、第１及び第２のテスト波
形を合成する波形合成手段と、パターンメモリからの他
方の系統の出力と、第２のタイミング信号とにより、端
子より得られる応答を判定する第１の判定手段と、パタ
ーンメモリからの一方の系統の出力と、第１のタイミン
グ信号とにより、端子より得られる応答を判定する第２
の判定手段とを備え、半導体試験装置は、第１の動作モ
ードにおいて、テスト波形生成用のデータ又は応答波形
検証用のデータに同期して、第１又は第２のタイミング
信号のみを第１のテスト波形生成手段又は第１の判定手
段に供給し、又はテスト波形生成用のデータ及び応答波
形検証用のデータに同期して、第１及び第２のタイミン
グ信号をそれぞれ第１のテスト波形生成手段及び第１の
判定手段に供給し、第２の動作モードにおいて、テスト
波形生成用のデータに同期して、テスト波形生成用のデ
ータのビット周期の前半側及び後半側において、それぞ
れ第１及び第２のタイミング信号を第１及び第２のテス
ト信号生成手段に供給し、又は応答波形検証用のデータ
に同期して、応答波形検証用のデータのビット周期の前
半側及び後半側において、それぞれ第１及び第２のタイ
ミング信号を第１及び第２の判定手段に供給する。 【００１４】請求項１の構成によれば、試験回路によ
り、試験対象にテスト波形を印加して応答を判定する半
導体試験装置において、試験回路は、試験対象の各端子
にそれぞれ割り当てられ、テスト波形生成用のデータ及
び又は応答波形検証用のデータを記録して、少なくとも
２系統により出力するパターンメモリと、パターンメモ
リからの一方の系統の出力と、第１のタイミング信号と
により、第１のテスト波形を生成する第１のテスト波形
生成手段と、パターンメモリからの他方の系統の出力
と、第２のタイミング信号とにより、第２のテスト波形
を生成する第２のテスト波形生成手段と、第１及び第２
のテスト波形を合成する波形合成手段と、パターンメモ
リからの他方の系統の出力と、第２のタイミング信号と
により、端子より得られる応答を判定する第１の判定手
段と、パターンメモリからの一方の系統の出力と、第１
のタイミング信号とにより、端子より得られる応答を判
定する第２の判定手段とを備えることにより、必要に応
じて第１及び第２のタイミング信号のタイミングの設定
により、１つの試験回路内でピンマルチの処理を実行す
ることができる。すなわち第１の動作モードにおいて、
テスト波形生成用のデータ又は応答波形検証用のデータ
に同期して、第１又は第２のタイミング信号のみを第１
のテスト波形生成手段又は第１の判定手段に供給し、又
はテスト波形生成用のデータ及び応答波形検証用のデー
タに同期して、第１及び第２のタイミング信号をそれぞ
れ第１のテスト波形生成手段及び第１の判定手段に供給
することにより、パターンメモリからの出力データのビ
ット周期によるテスト波形を測定対象に印加し、またそ
の応答を判定することができ、これにより通常の動作に
より測定対象を検査することができる。また第２の動作
モードにおいて、テスト波形生成用のデータに同期し
て、テスト波形生成用のデータのビット周期の前半側及
び後半側において、それぞれ第１及び第２のタイミング
信号を第１及び第２のテスト信号生成手段に供給し、又
は応答波形検証用のデータに同期して、応答波形検証用
のデータのビット周期の前半側及び後半側において、そ
れぞれ第１及び第２のタイミング信号を第１及び第２の
判定手段に供給することにより、ピンマルチにより測定
対象にテスト波形を印加し、また応答を確認することが
できる。 【００１５】 【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。 【００１６】（１）実施の形態の構成 図１は、本発明の実施の形態に係る半導体試験装置を示
すブロック図である。この半導体試験装置２１は、例え
ば論理回路による集積回路素子の試験に適用され、測定
対象の各端子にそれぞれ接続される複数の試験回路２３
Ａ、２３Ｂ、……と、これら試験回路２３Ａ、２３Ｂ、
……の周辺回路とにより構成される。 【００１７】試験回路２３Ａ、２３Ｂ、……は、それぞ
れ試験用のテスト波形を対応する端子に印加すると共
に、このテスト用波形の印加による応答を確認するよう
になされている。この半導体試験装置２１において、こ
れら試験回路２３Ａ、２３Ｂ、……は、同一に構成さ
れ、これにより以下の説明においては、試験回路２３Ａ
についてのみ構成を説明し、他の試験回路２３Ｂ……に
ついては重複した説明を省略する。 【００１８】試験回路２３Ａにおいて、パターンメモリ
２４は、テスト波形生成用のデータＰＡＴ、ＥＸＰ及び
又は応答波形検証用のデータＰＡＴ、ＥＸＰを記録し、
図示しないコントローラの制御により保持したデータを
順次出力するようになされている。フォーマット発生器
２５Ａ及び２５Ｂは、それぞれパターンメモリ２４より
出力されるテスト波形生成用のデータＰＡＴ、ＥＸＰの
論理値に応じて、タイミングジェネレータ（ＴＧ）２６
から出力されるタイミング信号ＴＧ１、ＴＧ２及びＴＧ
５及びＴＧ６を２系統に選択して出力する。 【００１９】ノア回路２７Ａ及び２７Ｂは、それぞれフ
ォーマット発生器２５Ａ及び２５Ｂから出力される各系
統の出力信号を入力して論理和の反転信号を生成し、Ｒ
Ｓフリップフロップ回路２８は、このノア回路２７Ａ及
び２７Ｂの出力信号をそれぞれセット端子Ｓ及びリセッ
ト端子Ｒに入力するようになされている。バッファ回路
２９は、このＲＳフリップフロップ回路２８の出力信号
Ｓ１を測定対象の端子に出力する。 【００２０】これによりこの試験回路２３Ａにおいて
は、必要に応じて２系統のフォーマット発生器２５Ａ及
び２５Ｂを交互に使用して、ピンマルチによるテスト信
号を測定対象に印加できるようになされている。 【００２１】すなわちタイミングジェネレータ２６は、
上位のコントローラにより設定される動作モード、各試
験回路２３Ａ、２３Ｂより出力するテスト信号の変調方
式に応じて、タイミング信号ＴＧ１〜ＴＧ６のタイミン
グを切り換えて出力する。 【００２２】ここで測定対象の各端子に１つのフォーマ
ット発生器２５Ａを割り当てるノーマルモード（第１の
動作モードである）による場合、タイミングジェネレー
タ２６は、これら２系統のフォーマット発生器２５Ａ及
び２５Ｂのうち、一方のフォーマット発生器２５Ａにつ
いてのみタイミング信号ＴＧ１、ＴＧ２を出力する。 【００２３】すなわち図２は、試験回路２３ＡよりＮＲ
Ｚ（Non Return to Zero）変調方式によるテスト波形を
出力する場合のタイムチャートであり、この場合、タイ
ミングジェネレータ２６は、パターンメモリ２４から出
力されるテスト波形生成用のデータＰＡＴ（図２
（Ａ））に同期した所定のタイミングで、フォーマット
発生器２５Ａにタイミング信号ＴＧ１（図２（Ｂ））を
出力する。これによりこの試験回路２３Ａにおいては、
テスト波形生成用のデータＰＡＴの論理値に応じて、ノ
ア回路２７Ａ及び２７Ｂを介してタイミング信号ＴＧ１
がＲＳフリップフロップ回路２８に出力され、テスト波
形生成用のデータＰＡＴによるシリアルデータ列をＮＲ
Ｚ変調方式により変調してなるテスト波形信号Ｓ１（図
２（Ａ））を測定対象に印加できるようになされてい
る。 【００２４】これに対して第２の動作モードであるピン
マルチモードによる場合、タイミングジェネレータ２６
は、同様にパターンメモリ４Ａの出力データＰＡＴ、Ｅ
ＸＰに同期して、パターンメモリ４Ａの出力データＰＡ
Ｔ、ＥＸＰの各ビット周期に対して、それぞれこの周期
の前半側及び後半側において、フォーマット発生器２５
Ａ及び２５Ｂにタイミング信号ＴＧ１、ＴＧ２及びＴＧ
５、ＴＧ６を出力し、これによりフォーマット発生器２
５Ａ及び２５Ｂを交互に動作させてテスト波形信号Ｓ１
を生成する。 【００２５】すなわち図３は、このピンマルチモードよ
りＮＲＺ変調方式によるテスト波形を出力する場合のタ
イムチャートであり、この場合、タイミングジェネレー
タ２６は、パターンメモリ２４から出力されるテスト波
形生成用のデータＰＡＴ、ＥＸＰ（図３（Ａ）及び
（Ｂ））に同期した所定のタイミングで、このデータＰ
ＡＴ、ＥＸＰの前半側でフォーマット発生器２５Ａにタ
イミング信号ＴＧ１（図３（Ｃ））を出力する。またこ
の周期の後半側でフォーマット発生器２５Ｂにタイミン
グ信号ＴＧ５（図３（Ｄ））を出力する。 【００２６】これによりこの試験回路２３Ａにおいて
は、テスト波形生成用のデータＰＡＴ及びＥＸＰの論理
値に応じて、ノア回路２７Ａ及び２７Ｂを介してタイミ
ング信号ＴＧ１及びＴＧ５が交互にＲＳフリップフロッ
プ回路２８に出力され、テスト波形生成用のデータＰＡ
Ｔ及びＥＸＰをビット毎に多重化してなるシリアルデー
タ列に対して、このシリアルデータ列をＮＲＺ変調して
なるテスト波形信号Ｓ１（図３（Ｅ））を測定対象に印
加できるようになされている。 【００２７】これに対して図４は、同様のピンマルチモ
ードよりＲＺ（Return to Zero）変調方式によるテスト
波形を出力する場合のタイムチャートであり、タイミン
グジェネレータ２６は、この場合も、パターンメモリ２
４から出力されるテスト波形生成用のデータＰＡＴ、Ｅ
ＸＰ（図４（Ａ）及び（Ｂ））に同期した所定のタイミ
ングで、このデータＰＡＴ、ＥＸＰの前半側でフォーマ
ット発生器２５Ａにタイミング信号ＴＧ１、ＴＧ２（図
４（Ｃ）及び（Ｄ））を出力し、またこの周期の後半側
でフォーマット発生器２５Ｂにタイミング信号ＴＧ５、
ＴＧ６（図４（Ｅ）及び（Ｆ））を出力する。 【００２８】これによりこの試験回路２３Ａにおいて
は、テスト波形生成用のデータＰＡＴ及びＥＸＰの論理
値に応じて、ノア回路２７Ａ及び２７Ｂを介してタイミ
ング信号ＴＧ１、ＴＧ２及びＴＧ５、ＴＧ６が交互にＲ
Ｓフリップフロップ回路２８に出力され、テスト波形生
成用のデータＰＡＴ及びＥＸＰをビット毎に多重化して
なるシリアルデータ列に対して、このシリアルデータ列
をＲＺ変調してなるテスト波形信号Ｓ１（図４（Ｇ））
を測定対象に印加できるようになされている。なお図４
（Ｈ）は、ノーマルモードにおける対応するＲＺ変調方
式によるテスト波形信号Ｓ１である。 【００２９】試験回路２３Ａにおいて（図１）、コンパ
レータ３０Ａ及び３０Ｂは、測定対象より得られる応答
信号をそれぞれ第１及び第２のしきい値ＶＯＨ及びＶＯ
Ｌにより２値化して２値化信号ＨＣＯＭＰ及びＬＣＯＭ
Ｐを出力する。論理比較器３１Ａ及び３１Ｂは、フォー
マット発生器２５Ａ及び２５Ｂと同様に、タイミングジ
ェネレータ２６から出力されるタイミング信号を基準に
した応答波形検証用のデータＥＸＰ及びＰＡＴの処理に
より、２値による応答波形を生成する。論理比較器３１
Ａ及び３１Ｂは、この２値による応答波形を基準にし
て、コンパレータ３０Ａ及び３０Ｂによる２値化信号Ｈ
ＣＯＭＰ及びＬＣＯＭＰを判定することにより、正しい
応答が得られたか否か判定し、判定結果ＰＡＳＳ／ＦＡ
ＩＬを出力する。オア回路３２は、これら論理比較器３
１Ａ及び３１Ｂによる判定結果ＰＡＳＳ／ＦＡＩＬの論
理和信号ＰＡＳＳ／ＦＡＩＬを図示しないコントローラ
に出力する。 【００３０】タイミングジェネレータ２６は、これら論
理比較器３１Ａ及び３１Ｂに対しても、ノーマルモード
において応答を確認する場合には、応答波形検証用のデ
ータＥＸＰに同期して、一方の論理比較器３１Ａに対し
てのみタイミング信号ＴＧ５、ＴＧ６を出力するのに対
し、ピンマルチモードにおいて応答を確認する場合に
は、応答波形検証用のデータＰＡＴ、ＥＸＰに同期し
て、応答波形検証用のデータＰＡＴ、ＥＸＰの周期の前
半側及び後半側に纏めてそれぞれ論理比較器３１Ａ及び
３１Ｂにタイミング信号ＴＧ５、ＴＧ６及びＴＧ１、Ｔ
Ｇ２を出力する。 【００３１】これらによりこの実施の形態において、パ
ターンメモリ２４は、テスト波形生成用のデータ及び又
は応答波形検証用のデータを記録して、少なくとも２系
統により出力するように構成されるのに対し、フォーマ
ット発生器２５Ａ、ＲＳフリップフロップ回路２８は、
このパターンメモリ２４からの一方の系統の出力と、第
１のタイミング信号ＴＧ１、ＴＧ２とにより、第１のテ
スト波形を生成する第１のテスト波形生成手段を構成す
るようになされている。またフォーマット発生器２５
Ｂ、ＲＳフリップフロップ回路２８は、パターンメモリ
２４からの他方の系統の出力と、第２のタイミング信号
ＴＧ５、ＴＧ６とにより、第２のテスト波形を生成する
第２のテスト波形生成手段を構成するようになされ、ノ
ア回路２７Ａ及び２７Ｂは、これら第１及び第２のテス
ト波形を合成する波形合成手段を構成するようになされ
ている。 【００３２】また論理比較器３１Ａは、コンパレータ３
０Ａ及び３０Ｂと共に、パターンメモリ２４からの他方
の系統の出力と、第２のタイミング信号ＴＧ５、ＴＧ６
とにより、端子より得られる応答を判定する第１の判定
手段を構成するのに対し、論理比較器３１Ｂは、コンパ
レータ３０Ａ及び３０Ｂと共に、パターンメモリ２４か
らの一方の系統の出力と、第１のタイミング信号ＴＧ
１、ＴＧ２とにより、端子より得られる応答を判定する
第２の判定手段を構成するようになされている。 【００３３】（２）実施の形態の動作 以上の構成において、この半導体試験装置２１は、例え
ば集積回路素子の製造ラインにおいて、順次搬送される
集積回路素子を試験対象にして、この試験対象にテスト
波形を印加して応答を判定することにより、この試験対
象の良否を判定する。 【００３４】半導体試験装置２１において、パターンメ
モリ２４からのデータ転送速度が測定対象の試験に十分
な場合、試験対象のテスト波形印加用端子に接続される
試験回路２３Ａにおいては、パターンメモリ２４からフ
ォーマット発生器２５Ａにテスト波形生成用のデータＰ
ＡＴが入力され、このテスト波形生成用のデータＰＡＴ
のビット周期で、テスト波形の変調方式に対応するタイ
ミング信号ＴＧ１、ＴＧ２がタイミングジェネレータ２
６からフォーマット発生器２５Ａに入力される。試験回
路２３Ａにおいては、このフォーマット発生器２５Ａに
おいて、テスト波形生成用のデータＰＡＴの論理値に応
じて、このタイミング信号ＴＧ１、ＴＧ２が選択的にＲ
Ｓフリップフロップ回路２８のセット端子Ｓ及びリセッ
ト端子Ｒに供給され、これによりテスト波形生成用のデ
ータＰＡＴを対応する変調方式により変調してなるテス
ト波形が生成され、このテスト波形が対応する測定対象
の端子に印加される。 【００３５】またこのようなテスト波形を印加して、こ
のテスト波形に対する応答を検出する試験回路２３Ａに
おいては、パターンメモリ２４から論理比較器３１Ａに
応答波形検証用のデータＥＸＰが入力され、またこの応
答波形検証用のデータＥＸＰのビット周期で、タイミン
グ信号ＴＧ５、ＴＧ６がタイミングジェネレータ２６か
ら論理比較器３１Ａに入力される。試験回路２３Ａにお
いては、この論理比較器３１Ａにおいて、フォーマット
発生器２５Ａと同様にして、予測される応答波形が生成
され、この応答波形と、コンパレータ３０Ａ、３０Ｂを
介して得られる実際の応答波形とが比較され、この比較
結果により正しい応答が得られたか否か判断される。 【００３６】これに対して例えば３ステートバッファ回
路等を介してなる入出力兼用の端子に接続される場合、
試験回路２３Ａにおいては、上述したテスト波形の生成
処理と、応答波形の判定処理とが１つの試験回路で実行
される。これらによりこの半導体試験装置２１において
は、ノーマルモードにより各種処理を実行して、従来の
半導体試験装置と同様の処理を実行することができる。 【００３７】これに対して端子に印加するテスト波形の
レートを増大させて試験する場合、この半導体試験装置
２１においては、ピンマルチモードにより、パターンメ
モリ２４からのデータ転送速度に対して、２倍のデータ
転送速度によりテスト波形を生成し、また応答波形を判
定する。 【００３８】この場合、半導体試験装置２１において、
テスト波形の印加に供する試験回路２３Ａにおいては、
パターンメモリ２４からそれぞれフォーマット発生器２
５Ａ及び２５Ｂにテスト波形生成用のデータＰＡＴ、Ｅ
ＸＰが同時並列的に供給される。またこのテスト波形生
成用のデータＰＡＴ、ＥＸＰに同期して、テスト波形生
成用のデータＰＡＴ、ＥＸＰのビット周期の前半側及び
後半側において、テスト波形の変調方式に対応するタイ
ミング信号ＴＧ１、ＴＧ２及びＴＧ５、ＴＧ６がそれぞ
れタイミングジェネレータ２６からフォーマット発生器
２５Ａ及び２５Ｂに入力される。 【００３９】試験回路２３Ａにおいては、フォーマット
発生器２５Ａ及び２５Ｂにおいて、テスト波形生成用の
データＰＡＴ及びＥＸＰの論理値に応じて、このタイミ
ング信号ＴＧ１、ＴＧ２及びＴＧ５、ＴＧ６が選択的に
ノア回路２７Ａ及び２７Ｂに入力され、ここでフォーマ
ット発生器２５Ａ及び２５Ｂの各出力信号が合成され
る。またこの合成結果がＲＳフリップフロップ回路２８
のセット端子Ｓ及びリセット端子Ｒに供給され、これに
よりテスト波形生成用のデータＰＡＴを対応する変調方
式により変調してなるテスト波形であって、ノーマルモ
ードの２倍のレートによるテスト波形が生成され、この
テスト波形が対応する測定対象の端子に印加される。 【００４０】また応答波形を判定する試験回路２３Ａに
おいては、パターンメモリ２４からそれぞれ論理比較器
３１Ａ及び３１Ｂに応答波形検証用のデータＥＸＰ、Ｐ
ＡＴが同時並列的に供給され、またこの応答波形検証用
のデータＥＸＰ、ＰＡＴに同期して、テスト波形生成用
のデータＥＸＰ、ＰＡＴのビット周期の前半側及び後半
側において、対応するタイミング信号ＴＧ５、ＴＧ６及
びＴＧ１、ＴＧ２がそれぞれタイミングジェネレータ２
６から論理比較器３１Ａ及び３１Ｂにに入力される。 【００４１】試験回路２３Ａにおいては、それぞれ論理
比較器３１Ａ及び３１Ｂにおいて、応答波形検証用のデ
ータＥＸＰ、ＰＡＴに応じて予測される応答波形が生成
され、この応答波形が、コンパレータ３０Ａ、３０Ｂを
介して得られる実際の応答波形と交互に比較され、この
比較結果により正しい応答が得られたか否か判断され
る。 【００４２】これらによりこの試験回路２３Ａにおいて
は、ピンマルチモードにおいて、ノーマルモードの２倍
のレートによりテスト波形を生成し、また応答波形を判
定することができる。 【００４３】このようにして処理するにつき、試験回路
２３Ａにおいては、ノーマルモードによりテスト波形を
生成し、また応答波形を確認するフォーマット発生器２
５Ａ、論理比較器３１Ａに加えて、ピンマルチモードに
使用するフォーマット発生器２５Ｂ、論理比較器３１Ｂ
を備えることにより、他の試験回路の構成を利用するこ
となく、ピンマルチモードにより動作することができ
る。従って半導体試験装置２１においては、測定可能な
チャンネル数の減少を有効に回避してピンマルチにより
試験することができる。 【００４４】（３）実施の形態の効果 以上の構成によれば、１つの試験回路に、テスト波形の
生成手段、応答波形の判定手段を２系統設けて処理する
ことにより、測定可能なチャンネル数の減少を有効に回
避してピンマルチによる各種試験対象を試験することが
できる。 【００４５】（４）他の実施の形態 なお上述の実施の形態においては、１つの試験回路だけ
でＲＳフリップフロップ回路を駆動する場合について述
べたが、本発明はこれに限らず、さらに他の試験回路の
フォーマット発生器の出力と合成してＲＳフリップフロ
ップ回路を駆動するようにしてもよい。このようにすれ
ばパターンメモリの出力データに対して、レートを４倍
に設定してなるテスト波形を生成することができる。 【００４６】また上述の実施の形態においては、ピンマ
ルチにおいては、１つの試験回路において、テスト波形
の生成又は応答波形の判定の何れかの処理のみを実行す
る場合について述べたが、本発明はこれに限らず、これ
らの処理を同時に実行するように構成してもよい。 【００４７】 【発明の効果】上述のように本発明によれば、１つの試
験回路に、テスト波形の生成手段、応答波形の判定手段
を２系統設けて処理することにより、測定可能なチャン
ネル数の減少を有効に回避してピンマルチによる各種試
験対象を試験することができる。

【図面の簡単な説明】 【図１】本発明の実施の形態に係る半導体試験装置を示
すブロック図である。 【図２】図１の半導体試験装置におけるノーマルモード
の処理を示すタイムチャートである。 【図３】図１の半導体試験装置におけるピンマルチの処
理を示すタイムチャートである。 【図４】図１の半導体試験装置においてピンマルチによ
りＲＺ変調方式によるテスト波形の生成を示すタイムチ
ャートである。 【図５】従来のピンマルチによる半導体試験装置を示す
ブロック図である。 【符号の説明】 １、２１……半導体試験装置、２……試験対象、３Ａ、
３Ｂ、２３Ａ、２３Ｂ……試験回路、４Ａ、４Ｂ、２４
……パターンメモリ、５Ａ、５Ｂ、２５Ａ、２５Ｂ……
フォーマット発生器、６、２６……タイミングジェネレ
ータ、７Ａ、７Ｂ、２９……ＲＳフリップフロップ、８
Ａ、８Ｂ、２８……バッファ回路、１０Ａ、１０Ｂ、３
１Ａ、３１Ｂ……論理比較器、２７Ａ、２７Ｂ……ノア
回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】試験回路により、試験対象にテスト波形を
   印加して応答を判定する半導体試験装置において、 前記試験回路は、 前記試験対象の各端子にそれぞれ割り当てられ、 テスト波形生成用のデータ及び又は応答波形検証用のデ
   ータを記録して、少なくとも２系統により出力するパタ
   ーンメモリと、 前記パターンメモリからの一方の系統の出力と、第１の
   タイミング信号とにより、第１のテスト波形を生成する
   第１のテスト波形生成手段と、 前記パターンメモリからの他方の系統の出力と、第２の
   タイミング信号とにより、第２のテスト波形を生成する
   第２のテスト波形生成手段と、 前記第１及び第２のテスト波形を合成する波形合成手段
   と、 前記パターンメモリからの他方の系統の出力と、第２の
   タイミング信号とにより、前記端子より得られる応答を
   判定する第１の判定手段と、 前記パターンメモリからの一方の系統の出力と、第１の
   タイミング信号とにより、前記端子より得られる応答を
   判定する第２の判定手段とを備え、 前記半導体試験装置は、 第１の動作モードにおいて、 前記テスト波形生成用のデータ又は前記応答波形検証用
   のデータに同期して、前記第１又は第２のタイミング信
   号のみを前記第１のテスト波形生成手段又は第１の判定
   手段に供給し、 又は前記テスト波形生成用のデータ及び前記応答波形検
   証用のデータに同期して、前記第１及び第２のタイミン
   グ信号をそれぞれ前記第１のテスト波形生成手段及び前
   記第１の判定手段に供給し、 第２の動作モードにおいて、 前記テスト波形生成用のデータに同期して、前記テスト
   波形生成用のデータのビット周期の前半及び後半におい
   て、それぞれ前記第１及び第２のタイミング信号を前記
   第１及び第２のテスト信号生成手段に供給し、 又は前記応答波形検証用のデータに同期して、前記応答
   波形検証用のデータのビット周期の前半及び後半におい
   て、それぞれ前記第２及び第１のタイミング信号を前記
   第１及び第２の判定手段に供給することを特徴とする半
   導体試験装置。