JP2003204256A - 基準電源回路 - Google Patents

Abstract

(57)【要約】 【課題】 パワーダウン機能付基準電源回路(Ｍ１〜Ｍ
６） は、カレントミラー回路によって、基準出力電圧
ＢＩＡＳ１、ＢＩＡＳ２を発生する機能と、パワーダウ
ン時にトランジスタＭ５、Ｍ６をオン状態にすることに
より、各基準出力電圧を電源電圧ＶＤＤおよび接地電圧
ＧＮＤに固定する機能とを有する。しかし、パワーダウ
ン後にトランジスタＭ５、Ｍ６をオフ状態に設定したと
してもトランジスタＭ３、Ｍ４に電流が流れずに必要な
基準出力電圧が発生しなかった。そこで、再度復帰可能
な基準電源回路を提供する。 【解決手段】 カレントミラー回路に電流を流すための
スイッチ素子Ｍ１３を設け、パワーダウン後そのスイッ
チ素子を一時的に動作させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電圧駆動される
ＬＳＩに用いて好適な基準電源回路に関する。特にＩＳ
ＤＮ回線等の有線通信装置、具体的には加入者線から電
力が供給される装置に用いられる。

【０００２】

【従来の技術】ＩＳＤＮ回線等の有線通信装置において
加入者線から電力を供給される場合は、低消費電力が要
求される。特に、特にＩＴＵ勧告 Ｉ．４３０ では、
制限給電状態において指定した端末がパワーダウンして
いる場合には、起動検出等が行えるだけの電力に抑える
ことが望ましく、この場合、２５ｍＷ以下とすべきであ
るとされている。したがって、通信用集積回路では通信
状態によっては、全く使用していないアナログブロック
回路も存在するため、上記パワーダウン状態ではその不
必要なアナログブロック回路への電源供給をスイッチを
用いて停止するなどの措置がとられることがある。

【０００３】しかし、スイッチを用いて電源供給自体を
停止すると、スイッチのオン抵抗の影響で電源電圧が低
下する問題がある。高電圧ＬＳＩではこの電圧降下は無
視することが出来るが低電圧ＬＳＩではこの電圧を無視
することが出来ない。また、アナログブロック回路の動
作が必要になった際に回路の立ち上がりが遅れる。そこ
で、本発明者は、そのアナログブロック回路（外部回
路）に電圧を印加しながらも電流供給を停止し電力供給
を減少させる手段を検討した。図２にその基準電圧回路
１の構成を示す。なお、同図の回路は公知技術ではな
い。図示の基準電圧回路１は基準出力電圧 ＢＩＡＳ
１、ＢＩＡＳ２を発生するための回路（Ｍ１、Ｍ２、Ｍ
３、Ｍ４）およびそのパワーダウンを行うために一旦基
準出力電圧を電源電圧ＶＤＤまたは接地電圧ＧＮＤに固
定するトランジスタＭ５、Ｍ６から構成される。

【０００４】まず、基準出力電圧 ＢＩＡＳ１、ＢＩＡ
Ｓ２を発生させるための基準電圧回路１の構成を説明す
る。Ｍ１ないしＭ６はトランジスタ（ＭＯＳ形ＦＥＴ）
である。まず、トランジスタＭ３、Ｍ４はＰチャンネル
形であり、双方のゲート端が相互に接続され、双方のソ
ース端には電源電圧ＶＤＤが印加され双方のゲート端は
Ｍ３のドレイン端に接続されている。これにより、トラ
ンジスタＭ３、Ｍ４はカレントミラー回路を構成する。

【０００５】そして、トランジスタＭ３のドレイン端に
はＮチャンネル形のトランジスタＭ１のドレイン端が接
続され、その接続点の電位が基準出力電圧ＢＩＡＳ１と
して出力される。また、トランジスタＭ２はＮチャンネ
ル形のトランジスタであり、トランジスタＭ１、Ｍ２双
方のゲート端は、トランジスタＭ２のドレイン端に接続
され、その接続点の電位が基準出力電圧ＢＩＡＳ２とし
て出力される。また、トランジスタＭ１のソース端は抵
抗Ｒ１を介し、トランジスタＭ２のソース端は直接的
に、各々接地電圧ＧＮＤと接続される。

【０００６】次に、パワーダウンを行うための回路構成
を説明する。トランジスタＭ５はＮチャンネル形であ
り、そのソース端が接地電圧ＧＮＤに、そのドレイン端
が基準出力電圧端ＢＩＡＳ２に、そのゲート端がＰＤ信
号に接続されている。なお、ＰＤ信号はパワーダウン時
に電源電圧ＶＤＤにされ、パワーダウンが解除されると
接地電圧ＧＮＤにされる信号である。また、トランジス
タＭ６はＰチャンネル形であり、そのソース端が電源電
圧ＶＤＤに、そのドレイン端が基準出力電圧端ＢＩＡＳ
１に、そのゲート端がＰＤ信号の反転信号（ＰＤＮ信
号）に接続されている。なお、各トランジスタＭ１〜Ｍ
６の各サブストレートは電源電圧ＶＤＤまたは接地電圧
ＧＮＤに接続されている。

【０００７】ここで、基準出力電圧 ＢＩＡＳ１、ＢＩ
ＡＳ２は、パワーダウンが行われる外部回路に入力され
る。本外部回路には差動増幅回路２、３が設けられてお
り、トランジスタＭ１４、Ｍ１６によってそれらのバイ
アス電流の制御が行われる。また、これら差動増幅器の
出力電圧はトランジスタＭ１５、Ｍ１７によってＯＮ／
ＯＦＦされる。ここで、トランジスタＭ１４、Ｍ１５は
Ｎチャンネル形ＭＯＳＦＥＴであり、トランジスタＭ１
６、Ｍ１７はＰチャンネルＭＯＳＦＥＴである。

【０００８】ここで、ＰＤ信号がＧＮＤ電位にされ、Ｐ
ＤＮ信号が電源電圧ＶＤＤにされれば、トランジスタＭ
５、Ｍ６はＯＦＦ状態にされる。この場合、トランジス
タＭ３に流れるドレイン電流は抵抗Ｒ１を介して流れる
電流に等しく、トランジスタＭ３、Ｍ４がカレントミラ
ー回路を構成しているから、双方の特性が等しければ、
トランジスタＭ４のドレイン電流はトランジスタＭ３の
ドレイン電流に等しい。このドレイン電流によるトラン
ジスタＭ３の電圧降下を電源電圧ＶＤＤから差し引いた
電圧がＢＩＡＳ１として出力される。また、このドレイ
ン電流によるトランジスタＭ２の電圧降下がＢＩＡＳ２
として出力される。差動増幅回路２、３においてはトラ
ンジスタＭ１４、Ｍ１６のゲート端に所定のバイアス電
圧が印加されると、トランジスタＭ１４、Ｍ１６が能動
状態となり、差動増幅回路２、３が動作する。

【０００９】一方、ＰＤ信号が電源電圧ＶＤＤにされ、
ＰＤＮ信号がＧＮＤ電位にされれば、トランジスタＭ
５、Ｍ６の双方がＯＮ状態となり、基準出力電圧ＢＩＡ
Ｓ２がＧＮＤ電位にされ、基準出力電圧ＢＩＡＳ１が電
源電圧ＶＤＤにされる。

【００１０】トランジスタＭ１４のゲート電圧が基準出
力電圧ＢＩＡＳ２により接地電圧ＧＮＤに、トランジス
タＭ１６のゲート電圧が基準出力電圧端ＢＩＡＳ１によ
り電源電圧ＶＤＤに各々設定されれば、トランジスタＭ
１４〜Ｍ１７はオープン状態となり差動増幅回路２、３
は動作しなくなる。

【００１１】

【発明が解決しようとする課題】ところで、上述したパ
ワーダウン機能付基準電圧回路１においては、トランジ
スタＭ５、Ｍ６をＯＮ状態に設定することによって基準
出力電圧 ＢＩＡＳ１、ＢＩＡＳ２を一旦電源電圧ＶＤ
Ｄおよび接地電圧ＧＮＤに固定した後に、トランジスタ
Ｍ５、Ｍ６をＯＦＦ状態に設定してもトランジスタＭ
３、Ｍ４に電流が流れずに必要な基準出力電圧が発生し
ないという問題があった。この発明は、上述した事情に
鑑みてなされたものであり、パワーダウンと復帰とを自
在に行う事ができる基準電源回路を提供することを目的
としている。

【００１２】

【課題を解決するための手段】上記課題を解決するため
本発明にあっては、下記構成を具備することを特徴とす
る。なお、括弧内は例示である。請求項１記載の構成に
あっては、第一のスイッチング素子（Ｍ３）と、前記第
一のスイッチング素子に対して直列に接続した第一のイ
ンピーダンス素子（Ｍ１、Ｒ１）と、前記第一のスイッ
チング素子に対して並列に接続され、必要に応じオン状
態に設定されることにより、前期第一のスイッチング素
子の端子電圧を低下させる第二のスイッチング素子（Ｍ
６）と、前記第二のスイッチング素子がオン状態からオ
フ状態に切り替えられる際に、前記第一のスイッチング
素子に一時的に電流を流すように、前記第一のインピー
ダンス素子に対して並列に接続された第三のスイッチン
グ素子（Ｍ１３）とを具備することを特徴とする。さら
に、請求項２記載の構成にあっては、前記第一のスイッ
チング素子に流れる電流に対応した電流を流す第四のス
イッチング素子（Ｍ４）と、前記第四のスイッチング素
子に対して直列に接続された第二のインピーダンス素子
（Ｍ２）と、前記第二のインピーダンス素子に対して並
列に接続され、必要に応じオン状態に設定されることに
より、前記第二のインピーダンス素子の端子電圧を低下
させる第五のスイッチング素子（Ｍ５）とをさらに具備
することを特徴とする。

【００１３】

【発明の実施の形態】1．実施形態の構成 次に、本発明による一実施形態の基準電源回路の構成を
図１を参照し説明する。なお、図１において図２の各部
に対応する部分には同一の符号を付し、その説明を省略
する。なお上述したように、トランジスタＭ３は、ソー
ス端とドレイン端とが短絡状態にされた後、その短絡状
態が解消されたとしても、ハイインピーダンス状態にさ
れたままでありドレイン電流が流れない特性を有する。

【００１４】図１において、トランジスタＭ７、Ｍ９、
Ｍ１０、Ｍ１３はＮチャンネル形であり、Ｍ８、Ｍ１
１、Ｍ１２はＰチャンネル形である。ＰＤ信号は、トラ
ンジスタＭ７、Ｍ１０、Ｍ１１のゲート端に入力され、
トランジスタＭ７、Ｍ９、Ｍ１０、Ｍ１３のソース端が
接地されている。トランジスタＭ７のドレイン端はトラ
ンジスタＭ８のドレイン端、トランジスタＭ９、Ｍ１２
のゲート端に接続されており、この接続点をＢ点とい
う。トランジスタＭ８のゲート端は基準出力電圧端ＢＩ
ＡＳ１に、トランジスタＭ１３のドレイン端と共に接続
されている。

【００１５】ここで、トランジスタＭ１３は、パワーダ
ウン状態から回復させた場合においても、トランジスタ
Ｍ３、Ｍ４のソース、ドレイン間に電流が流れず基準電
源回路として機能しなくなる問題を回避すべく、一時的
にＯＮ状態にしてトランジスタＭ３に強制的に電流を流
す役割を果たす。

【００１６】トランジスタＭ８、Ｍ１２のソース端は電
源電圧ＶＤＤに接続され、トランジスタＭ１２のドレイ
ン端はトランジスタＭ１１のソース端に接続され、この
接続点をＣ点という。トランジスタＭ１１のドレイン
端、トランジスタＭ９、Ｍ１０のドレイン端、トランジ
スタＭ１３のゲート端が互いに接続され、この接続点を
Ａ点という。なお、各トランジスタのサブストレート
は、電源電圧ＶＤＤまたは接地電圧ＧＮＤに接続されて
いる。

【００１７】2．実施形態の動作 （１）通常の動作 パワーダウン状態以外の通常の状態では、ＰＤ信号が接
地電圧ＧＮＤ＝０Ｖに、ＰＤＮ信号が電源電圧ＶＤＤ＝
３Ｖに各々設定される。これにより、トランジスタＭ
５、Ｍ６、Ｍ７、Ｍ１０がＯＦＦ状態にされ、トランジ
スタＭ１１がＯＮ状態にされる。一方、図２において説
明したように基準出力電圧端ＢＩＡＳ１として所定の電
圧が出力され、その所定の電圧がトランジスタＭ８のゲ
ート閾値電圧よりも低い電圧であれば、トランジスタＭ
８がＯＮ状態になりＢ点が電源電圧ＶＤＤになる。した
がって、トランジスタＭ９がＯＮ状態になりＡ点が接地
電圧ＧＮＤになる。その結果、トランジスタＭ１３がＯ
ＦＦ状態にされる。 なお、Ｂ点の電位が電源電圧であ
るのでトランジスタＭ１２はＯＦＦ状態であり、トラン
ジスタＭ１１がＯＮ状態にされていてもＡ点の電位はト
ランジスタＭ９により接地電圧にされる。

【００１８】（２）パワーダウン状態における動作 ここで、ＰＤ信号、Ａ点、基準出力電圧端ＢＩＡＳ１、
Ｂ点、Ｃ点の各部の電圧波形を図３に示す。この図にお
いて横軸は時刻ｔ（単位μSEC）、縦軸は電圧（単位
Ｖ）であり、パワーダウン状態は時刻ｔ１の状態であ
る。この状態においては、電源電圧ＶＤＤ＝３ＶのＰＤ
信号により、トランジスタＭ１０がＯＮ状態にされるか
ら、Ａ点が接地電圧ＧＮＤ＝０Ｖになり、これによって
トランジスタＭ１３がＯＦＦ状態にされる。また、接地
電圧ＧＮＤのＰＤＮ信号により、トランジスタＭ６がＯ
Ｎ状態にされ、トランジスタＭ８のゲート端が電源電圧
ＶＤＤに設定され、これによってトランジスタＭ８がＯ
ＦＦ状態にされる。一方、電源電圧ＶＤＤのＰＤ信号に
より、トランジスタＭ７がＯＮ状態にされ、Ｂ点の電位
が接地電圧ＧＮＤにされる。したがって、トランジスタ
Ｍ１２がＯＮ状態にされ、Ｃ点も電源電圧ＶＤＤの３Ｖ
にされる。なお、トランジスタＭ９、トランジスタＭ１
１はＯＦＦ状態にされている。

【００１９】（３）パワーダウン状態解除時（過渡状
態）での動作 パワーダウン状態を解除すべき場合は、ＰＤ信号が立ち
下げられるとともにＰＤＮ信号が立ち上げられる。図３
の時刻ｔ２において、ＰＤ信号が立ち下げられると、ト
ランジスタＭ５、Ｍ６がオフ状態にされる。ただし、こ
の時点ではまだトランジスタＭ３、Ｍ４には電流が流れ
ない。また、トランジスタＭ８がＯＦＦ状態であるとこ
ろ、接地電圧ＧＮＤのＰＤ信号によりトランジスタＭ７
がＯＦＦ状態にされるため、Ｂ点はハイインピーダンス
状態にされる。

【００２０】このＢ点の電位はパワーダウン時より接地
電圧ＧＮＤ＝０Ｖであるため、寄生容量によりトランジ
スタＭ９はＯＦＦ状態のままにされている。接地電圧Ｇ
ＮＤのＰＤ信号によりトランジスタＭ１０がＯＦＦ状態
にされる一方、トランジスタＭ１１がＯＮ状態にされる
ため、Ａ点はＣ点と同電位にされる。したがって、Ａ点
の電位は電源電圧ＶＤＤ＝３Ｖに上昇し、トランジスタ
Ｍ１３が一時的にＯＮ状態にされ、トランジスタＭ１３
を介してトランジスタＭ３に電流が流れる。これによ
り、寄生容量に蓄えられた電荷が放電され、基準出力電
圧端ＢＩＡＳ１は、徐々に規定の電圧（約２Ｖ）にされ
る（時刻ｔ２からｔ５の状態）。

【００２１】（４）パワーダウン解除状態における動作 トランジスタＭ３に電流が流れると、２Ｖ程度の基準出
力電圧ＢＩＡＳ１が出力される。それにより、トランジ
スタＭ８が徐々にＯＮ状態に復帰し、そのゲート電圧が
所定の閾値電圧に達すると、Ｂ点の電位が徐々に上昇し
電源電圧ＶＤＤにされる。なお、トランジスタＭ８のゲ
ート閾値電圧に達した時点が時刻ｔ３である。

【００２２】トランジスタＭ９のゲート閾値電圧までＢ
点の電位が上昇するとトランジスタＭ９がＯＮ状態にさ
れ、Ａ点の電位が接地電圧ＧＮＤにされる。このゲート
閾値電圧に達した時点が時刻ｔ４である。なお、接地電
圧ＧＮＤのＰＤ信号により、トランジスタＭ１０がＯＦ
Ｆ状態であり、トランジスタＭ１１はＯＮ状態となる。
一方、トランジスタＭ１２はＯＦＦ状態になるため、Ｃ
点の電位はＡ点の電位によって定められ約１Ｖである。
このように、本実施態様によれば、ＰＤ信号およびＰＤ
Ｎ信号を切り替える事により、基準出力電圧を自在に切
り替える事ができる。

【００２３】

【発明の効果】以上説明したように本発明によれば、第
二のスイッチング素子がオン状態からオフ状態に切り替
えられる際に、第三のスイッチング素子によって第一の
スイッチング素子に一時的に電流が流されるからパワー
ダウンと復帰を自在に行うことができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態の基準電源回路の回路図
である。

【図２】 従来の基準電源回路の回路図である。

【図３】 一実施形態の基準電源回路の各部の波形図で
ある。

【符号の説明】

１…基準電圧回路、２，３…差動増幅回路、Ｍ１…トラ
ンジスタ（第一のインピーダンス素子）、Ｍ２…トラン
ジスタ（第二のインピーダンス素子）、Ｍ３…トランジ
スタ（第一のスイッチング素子）、Ｍ４…トランジスタ
（第四のスイッチング素子）、Ｍ５…トランジスタ（第
五のスイッチング素子）、Ｍ６…トランジスタ（第二の
スイッチング素子）、Ｍ７〜Ｍ１２…トランジスタ（ス
イッチング素子）、Ｍ１３…トランジスタ（第三のスイ
ッチング素子）、Ｒ１…抵抗（第一のインピーダンス素
子）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第一のスイッチング素子と、 前記第一のスイッチング素子に対して直列に接続された
   第一のインピーダンス素子と、 前記第一のスイッチング素子に対して並列に接続され、
   必要に応じオン状態に設定されることにより、前記第一
   のスイッチング素子の端子電圧を低下させる第二のスイ
   ッチング素子と、 前記第二のスイッチング素子がオン状態からオフ状態に
   切り替えられる際に、前記第一のスイッチング素子に一
   時的に電流を流すように、前記第一のインピーダンス素
   子に対して並列に接続された第三のスイッチング素子と
   を具備することを特徴とする基準電源回路。
2. 【請求項２】 前記第一のスイッチング素子に流れる電
   流に対応した電流を流す第四のスイッチング素子と、 前記第四のスイッチング素子に対して直列に接続された
   第二のインピーダンス素子と、 前記第二のインピーダンス素子に対して並列に接続さ
   れ、必要に応じオン状態に設定されることにより、前記
   第二のインピーダンス素子の端子電圧を低下させる第五
   のスイッチング素子とをさらに具備することを特徴とす
   る請求項１記載の基準電源回路。