JP2003203987A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ基板に固有のバイメタル効果に起因し
てＭＯＳ型素子のゲート絶縁膜が劣化するのを防止す
る。 【解決手段】 ＳＯＩ基板１１の素子形成領域を取り囲
むように溝３５を形成し、側壁に厚い酸化膜１７ａを形
成した上で多結晶シリコン１７ｂで埋め込み、トレンチ
分離層１７を形成する。厚い酸化膜１７ａはシリコン半
導体層１１ｃ，１１ｄと熱膨張係数が異なるので、その
後の熱処理でも素子に悪影響を与えるのを緩和できる。
ＭＯＳキャパシタ１３のゲート絶縁膜２０の膜質劣化を
防止でき、バルクシリコン基板に形成する場合と同等の
歩留で形成できるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた複合
半導体装置に使用されるＭＯＳ型半導体素子の構造とそ
の製造方法に係り、特にＭＯＳ型キャパシタの電極間の
絶縁層としての特性を改善することができるようにした
半導体装置およびその製造方法に関する。

【０００２】

【発明が解決しようとする課題】近年、半導体基板上に
複数種類の半導体素子を複合的に形成する構成の半導体
装置では、ＳＯＩ基板を用いたものが広く適用されつつ
ある。これは、半導体素子を形成する領域層を下地の支
持基板とは絶縁物として酸化膜を介した状態で設けた構
成であることから、電気的特性に優れたものとして利用
することができるからである。

【０００３】しかし、このようなＳＯＩ基板上に形成さ
れたＭＯＳ型半導体素子のゲート絶縁膜の膜質は、通常
のバルクシリコン基板上に形成したゲート絶縁膜の膜質
よりも劣っていることが、数多く報告されている。

【０００４】ＳＯＩ基板上に形成したＭＯＳキャパシタ
として、例えば図１６に示すような断面構造を有するＭ
ＯＳキャパシタ１がある。これは、支持基板２上に酸化
膜３を介して形成されているシリコン層４を有するＳＯ
Ｉ基板５に、電極となる拡散層６およびＬＯＣＯＳ７を
形成した状態で、熱酸化膜をゲート絶縁膜８として形成
し、上側の電極としてキャパシタ上部電極９を形成した
ものである。

【０００５】このＭＯＳキャパシタ１の電流電圧特性
（Ｉ−Ｖ特性）を多数のサンプルについて測定した結果
を図１７に示す。この図１７からわかるように、ＳＯＩ
基板上に形成したＭＯＳキャパシタにおいては、ゲート
絶縁膜８の真性絶縁破壊電圧よりも低い電圧で破壊する
中間耐圧不良（Ｂモード不良）が多発しており、これは
同一の製造方法によりＭＯＳキャパシタを形成したとし
ても通常のバルクシリコン基板を用いた場合に比べ、顕
著な不良モードとして発生している。

【０００６】この原因を考察すると、次のように考えら
れる。

【０００７】ＳＯＩ基板上にＭＯＳ型半導体素子を形成
する場合、ＳＯＩ基板がシリコン支持基板上に熱膨張係
数の異なる埋込酸化膜を介してシリコン半導体層が形成
された構造を有することから、半導体素子の製造過程で
実施する熱処理時に、ＳＯＩ基板に固有のバイメタル効
果が発生する。

【０００８】このＳＯＩ基板に固有のバイメタル効果に
より少なくともシリコン半導体層およびシリコン半導体
層の表面に形成した熱酸化膜（ゲート絶縁膜）は、バル
クシリコン基板に形成した場合とは異なった挙動を示
し、これがゲート絶縁膜の膜質に影響を与えているもの
と推定される。

【０００９】なお、バルクシリコン基板に形成したＭＯ
Ｓキャパシタのゲート絶縁膜として、シリコン酸化膜と
シリコン窒化膜との誘電体積層膜で、両者の特徴を併せ
持つＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリ
コン酸化膜）が知られている。このＯＮＯ（Ｏｘｉｄｅ
Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜をゲート絶縁膜とし
て用いて図１６に示したＭＯＳキャパシタ１を構成して
電流電圧特性（Ｉ−Ｖ特性）を測定すると、図１８に示
す結果が得られた。

【００１０】この結果から、ゲート絶縁膜としてＯＮＯ
膜を用いると、初期的な特性として、Ｂモード不良の発
生を抑制することができることが分かる。しかしなが
ら、時間的な特性として、定電圧ＴＤＤＢ（Ｔｉｍｅ
Ｄｅｐｅｎｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅ
ａｋｄｏｗｎ）法にて経時破壊寿命特性を測定したとこ
ろ、図１９に示すように、偶発故障が多発していること
が新たに判明し、ゲート絶縁膜としてＯＮＯ膜を用いて
もＳＯＩ基板を用いる限り依然として歩留りが低いとい
うことが明らかとなった。

【００１１】本発明は、上記事情に鑑みてなされたもの
で、その目的は、ＳＯＩ基板上にＭＯＳ型素子を形成す
る場合において、熱処理により発生すると考えられるＳ
ＯＩ基板に固有のバイメタル効果で発生する特性の劣化
を極力防止できるようにすることにある。

【００１２】また、本発明の他の目的は、ＳＯＩ基板上
にＭＯＳ型素子を形成する場合において、当該ＭＯＳ型
素子のゲート絶縁膜としてＯＮＯ膜を用いて中間耐圧不
良を低減して高い絶縁耐圧を得ると共に、経時破壊寿命
を向上させることができるようにすることにある。

【００１３】

【課題を解決するための手段】請求項１の発明によれ
ば、支持基板上に埋込絶縁膜を介してシリコン半導体層
を形成したＳＯＩ基板に、ＭＯＳ型素子を複数個形成す
る構成の半導体装置において、前記ＭＯＳ型素子のうち
少なくともＭＯＳ型キャパシタの形成領域を絶縁分離す
るように、前記埋込絶縁膜まで達し且つ前記シリコン半
導体層と熱膨張係数が異なるトレンチ分離層を設けたの
で、ＳＯＩ基板に固有のバイメタル効果の影響をトレン
チ分離層により緩和させることができるようになり、Ｍ
ＯＳ型素子の中でも特にサージ吸収のために内蔵される
ような容量，サイズの大きいＭＯＳ型キャパシタにおい
てそのゲート絶縁膜の膜質劣化を効果的に抑止すること
ができ、ＭＯＳ型素子の特性改善を図ることができるよ
うになる。

【００１４】請求項２の発明によれば、上記請求項１の
発明において、トレンチ分離層を、溝の側面に形成され
た絶縁層と多結晶シリコンとから構成し、絶縁層の合計
の厚さ寸法を溝の幅寸法の１／３以上となるように形成
したので、ＭＯＳ型素子の中でもＭＯＳ型キャパシタの
形成領域の周囲は厚い絶縁層で囲まれる構成とすること
ができ、前述した緩衝の効果を効果的に果たすことがで
きるようになる。

【００１５】なお、ＭＯＳ型キャパシタが複数集積化さ
れる場合、各ＭＯＳ型キャパシタを各々トレンチ分離層
で包囲することが望ましいが、ＭＯＳ型キャパシタの容
量，サイズが小さければ、トレンチ分離層で包囲された
一つの島領域内に複数のＭＯＳ型キャパシタを配置する
ようにしてもよい。

【００１６】請求項３の発明によれば、支持基板上に埋
込絶縁膜を介してシリコン半導体層を形成したＳＯＩ基
板にＭＯＳ型素子を複数個形成する構成の半導体装置に
おいて、複数個のＭＯＳ型素子のうち少なくともＭＯＳ
型キャパシタのゲート絶縁膜にＯＮＯ膜を用い、そのＯ
ＮＯ膜の下層酸化膜の膜厚を５０ｎｍ以下に設定するよ
うにしている。このように半導体領域の表面欠陥の影響
を受けやすいＯＮＯ膜の下層酸化膜の膜厚を薄くするこ
とにより、偶発故障による経時破壊寿命の劣化を抑制す
ることができ、高い絶縁耐圧を持ち且つ経時破壊寿命の
長いＳＯＩ基板上のＯＮＯ膜を得ることができるように
なる。

【００１７】請求項４の発明によれば、上記発明におい
て、ＯＮＯ膜を、下層酸化膜の膜厚が２５ｎｍ以上とな
るように設定したので、ＯＮＯ膜を利用したＭＯＳ型キ
ャパシタの容量のばらつきを低減して安定した特性のＭ
ＯＳ型キャパシタを得ることができる。これは次のよう
な理由によるものである。すなわち、ＳＯＩ基板を利用
したＭＯＳ型素子において、ＯＮＯ膜の下層酸化膜を薄
膜化すると、シリコン／酸化膜界面の状態に起因したＭ
ＯＳ型キャパシタの容量のばらつきが顕著となることに
着目したものである。

【００１８】請求項５の発明によれば、上記した請求項
３または４の発明において、ＯＮＯ膜を、窒化膜の膜厚
が４０ｎｍ以上となるように設定したので、ＳＯＩ基板
上にＯＮＯ膜を用いた構造において、高い絶縁耐圧を持
ち且つ偶発故障による経時破壊寿命の劣化を抑制するこ
とができるようになる。

【００１９】請求項６の発明によれば、前述した請求項
１および２の発明において、請求項３ないし５に記載の
ＯＮＯ膜をＭＯＳ型キャパシタのゲート絶縁膜として設
けるので、上記したトレンチ分離層を設ける効果に加え
てＯＮＯ膜の膜厚構成を最適化することで、ゲート絶縁
膜の膜質の向上を図ると共にＯＮＯ膜の膜厚に依存して
発生する偶発故障を抑制することができるようになる。

【００２０】請求項７の発明によれば、上記各発明にお
いて、ＳＯＩ基板としてシリコン半導体層の膜厚が１０
μｍ以上のものを用いているので、ＳＯＩ基板に固有の
バイメタル効果の影響が出やすいシリコン半導体層の膜
厚が厚いものについて特に顕著な効果を得ることがで
き、ゲート絶縁膜の信頼性の高い半導体装置を提供する
ことができるようになる。

【００２１】請求項８の発明によれば、上記各発明にお
いて、ＭＯＳ型キャパシタの下部電極となるシリコン半
導体層の拡散領域をその表面不純物濃度が１０¹⁸ａｔｏ
ｍｓ／ｃｍ³ 以上となるように設定したので、ＭＯＳ型
キャパシタにおいて容量の電圧依存性を低減した特性を
得ることができるようになる。

【００２２】請求項９の発明によれば、支持基板上に埋
込絶縁膜を介してシリコン半導体層を形成したＳＯＩ基
板に、ＭＯＳ型素子を複数個形成する構成の半導体装置
の製造方法において、前記ＭＯＳ型素子のうち少なくと
もＭＯＳ型キャパシタの形成領域を絶縁分離するトレン
チ分離層を設ける工程として、前記シリコン半導体層の
表面から前記埋込絶縁膜まで達する深さで溝を形成する
工程と、前記溝内を前記シリコン半導体層とは異なる熱
膨張係数を有する材料により埋める工程とを実施するの
で、ＳＯＩ基板に固有のバイメタル効果の影響をトレン
チ分離層により緩和させることができるようになり、Ｍ
ＯＳ型素子の中でも特にＭＯＳ型キャパシタのゲート絶
縁膜の膜質劣化を効果的に防止することができ、ＭＯＳ
型素子の特性改善を図ることができるようになる。

【００２３】請求項１０の発明によれば、上記した請求
項９の発明において、溝を形成する工程として、溝形成
のためのドライエッチング処理工程と、そのドライエッ
チング処理で発生したエッチングダメージ層を回復もし
くは除去する処理工程とを実施し、溝内を前記シリコン
半導体層とは異なる熱膨張係数を有する材料により埋め
る工程として、溝の側壁に絶縁層をその合計の厚さ寸法
がその溝の幅寸法の１／３以上となるように形成する絶
縁層形成工程と、その溝内の空隙部に多結晶シリコンを
埋め込む工程とを実施するようにしたので、特殊な工程
を設けることなくトレンチ分離層を形成することがで
き、ゲート絶縁膜の劣化を防止してＳＯＩ基板に固有の
バイメタル効果に起因した不具合を極力低減した半導体
装置を得ることができるようになる。

【００２４】請求項１１の発明によれば、支持基板上に
埋込絶縁膜を介してシリコン半導体層を形成したＳＯＩ
基板に、ＭＯＳ型素子を複数個形成する構成の半導体装
置の製造方法において、ＭＯＳ型素子のうち少なくとも
ＭＯＳ型キャパシタのゲート絶縁膜の形成工程では、Ｏ
ＮＯ膜をその下層酸化膜の膜厚が５０ｎｍ以下となる条
件で形成するようにしたので、請求項３と同様に、ＯＮ
Ｏ膜の下層酸化膜について半導体領域の表面欠陥の影響
を受けにくい構成とでき、偶発故障による経時破壊寿命
の劣化を抑制することができるようになる。

【００２５】請求項１２の発明によれば、上記した請求
項１１の発明において、ＯＮＯ膜の形成工程では、下層
酸化膜の膜厚が２５ｎｍ以上となる条件で形成するよう
にしたので、請求項４の発明と同様に、ＯＮＯ膜を利用
したＭＯＳ型キャパシタの容量のばらつきを低減して安
定した特性のＭＯＳ型キャパシタを得ることができるよ
うになる。

【００２６】請求項１３の発明によれば、上記した請求
項１１および１２の発明において、ＯＮＯ膜の形成工程
では、窒化膜の膜厚が４０ｎｍ以上となる条件で形成す
るようにしたので、請求項５の発明と同様に、高い絶縁
耐圧を確保して且つ偶発故障による経時破壊寿命の劣化
を抑制することができるようになる。

【００２７】請求項１４の発明によれば、上記した請求
項１１ないし１３の発明において、ＯＮＯ膜の上層酸化
膜の形成を他のＭＯＳ型素子のゲート絶縁膜と同時に形
成するようにしたので、製造工程を簡略化してコストの
低減を図ることができる。

【００２８】請求項１５の発明によれば、上記した請求
項９または１０の発明において、トレンチ分離層を設け
る工程を実施した後に、請求項１１ないし１４のいずれ
かに記載のＯＮＯ膜の形成工程を実施するので、上記し
たトレンチ分離層を設ける効果に加えてＯＮＯ膜の膜厚
構成を最適化することで、ゲート絶縁膜の膜質の向上を
図ると共にＯＮＯ膜の膜厚に依存して発生する偶発故障
を抑制することができるようになる。

【００２９】

【発明の実施の形態】以下、本発明をＭＯＳキャパシ
タ，ＣＭＯＳ，ＬＤＭＯＳおよびバイポーラトランジス
タを一体に集積した半導体装置に適用した場合の一実施
形態について図１ないし図１５を参照しながら説明す
る。なお、以下の説明では、２つの構成例について３つ
の製造工程の例と共に述べる。

【００３０】［第１の構成の例］図１および図２はＳＯ
Ｉ基板１１を用いた半導体装置１２の製造工程の各段階
で示す模式的な断面図である。図２（ｉ）は完成した状
態の集積回路１２を示している。この半導体装置１２に
は、ＭＯＳ型素子としてのＭＯＳキャパシタ１３，ＣＭ
ＯＳ１４ａ，１４ｂおよびＬＤＭＯＳ（Ｌａｔｅｒａｌ
Ｄｉｆｆｕｓｅｄ ＭＯＳ）１５が設けられると共
に、バイポーラトランジスタ１６が設けられた構成であ
る。

【００３１】ＳＯＩ基板１１は、シリコン支持基板１１
ａ上に、例えば１．３μｍ程度の膜厚の埋込酸化膜１１
ｂが形成されると共に、単結晶で第１導電型のシリコン
半導体層１１ｃ，１１ｄが形成されたものである。この
場合、シリコン半導体層１１ｃは高不純物濃度に形成さ
れており、シリコン半導体層１１ｄは低不純物濃度に形
成されたもので、例えば両者を併せた膜厚として１６μ
ｍ程度のものが形成されている。

【００３２】ＭＯＳキャパシタ１３，ＣＭＯＳ１４ａ，
１４ｂ，ＬＤＭＯＳ１５およびバイポーラトランジスタ
１６のそれぞれは、後述するトレンチ分離層１７により
囲まれるようにして電気的に絶縁された状態に形成され
ている。トレンチ分離層１７は、溝の側壁に形成された
酸化膜１７ａと中心部に充填された多結晶シリコン１７
ｂとからなる。各素子を形成した表面部分には電気的な
素子分離を行なうためのＬＯＣＯＳ１８が随所に形成さ
れている。

【００３３】ＭＯＳキャパシタ１３において、シリコン
半導体層１１ｄに、下層電極として機能する埋込第１導
電型層１９が形成され、その表面にはキャパシタ絶縁層
２０が形成されると共にその上部に多結晶シリコン膜か
らなる上層電極２１が形成されている。また、埋込第１
導電型層１９と電気的に接続するために、第１導電型高
濃度領域２２が形成されている。

【００３４】ＣＭＯＳ１４ａ，１４ｂにおいて、シリコ
ン半導体層１１ｄに、第１導電型ウェル２３，第２導電
型ウェル２４がそれぞれ形成され、各ウェル２３，２４
内にはソース・ドレイン領域として高濃度第２導電型層
２５、高濃度第１導電型層２６が形成されている。そし
て、チャンネル形成領域の表面部にゲート絶縁膜２７が
形成されており、その上にはゲート電極２８が形成され
ている。

【００３５】ＬＤＭＯＳ１５において、シリコン半導体
層１１ｄに、第２導電型チャンネル層２９が形成されて
おり、これには、ソース領域としての高濃度第１導電型
層２６が形成されると共にチャンネルコンタクト領域と
しての高濃度第２導電型層２５が形成されている。チャ
ンネル形成領域の表面部にゲート絶縁膜２７が形成さ
れ、この上にゲート電極３０が形成されている。

【００３６】バイポーラトランジスタ１６において、シ
リコン半導体層１１ｄに、シリコン半導体層１１ｃまで
届くように拡散形成された高濃度第１導電型シンク層３
１が設けられ、さらに、シリコン半導体層１１ｄ内に第
２導電型ベース領域３２が形成されている。ベース領域
３２の内部に、第１導電型エミッタ領域３３が形成され
ている。

【００３７】［第１の製造工程の例］次に、上記構成の
半導体装置１２の製造工程について説明する。図１
（ａ）に示すように、ＳＯＩ基板１１は、前述のように
支持基板１１ａ上に埋込酸化膜１１ｂを介して高濃度シ
リコン半導体層１１ｃ及び低濃度シリコン半導体層１１
ｄが積層形成されたものである。このＳＯＩ基板１１に
トレンチ形成時のマスク材３４を成膜してＭＯＳ型素子
の各領域に対応した形状に分離するようにパターニング
される。このマスク材３４をエッチングマスクとしてド
ライエッチング処理を行って溝３５を形成する（同図
（ｂ）参照）。この溝３５は、トレンチ分離層１７を形
成するためのものである。この後、ドライエッチング処
理で発生したエッチングダメージ層を回復もしくは除去
する処理工程として、アニール，犠牲酸化，ウエットエ
ッチング等あるいはこれらを組合せた処理を実施する。

【００３８】次に、溝３５の側壁部に厚い酸化膜１７ａ
を形成する（同図（ｃ）参照）。この厚い酸化膜１７ａ
は、膜厚の合計が溝３５の幅寸法の１／３以上となるよ
うに形成している。この酸化膜１７ａを形成した後に、
残りの空隙部分を多結晶シリコン１７ｂで埋め込む。そ
して、この後、不要なマスク材３４を除去し、基板表面
を平坦化することにより、シリコン半導体層１１ｂとは
異なる熱膨張係数を有するトレンチ分離層１７が形成さ
れる（同図（ｄ）参照）。トレンチ分離層１７を形成し
た後、ＭＯＳ型キャパシタ１３の下層電極となる埋込第
１導電型層１９および高濃度第１導電型シンク層３１を
形成する。続いて、ＣＭＯＳ１４ａ，１４ｂの第１導電
型ウェル２３，第２導電型ウェル２４およびバイポーラ
トランジスタ１６の第２導電型のベース領域３２を形成
する（同図（ｅ）参照）。

【００３９】この後、微細な素子分離を行なうためのＬ
ＯＣＯＳ１８を表面の所定部位に形成する。続いて、犠
牲酸化処理を行なった後、キャパシタ絶縁層２０および
ゲート絶縁膜２７を熱酸化により形成する。犠牲酸化処
理は、良質な素子領域を形成するための表面処理である
（図２（ｆ）参照）。次に、多結晶シリコン膜を表面に
形成してパターニングの処理を行なうことにより、ＭＯ
Ｓキャパシタ１３の上部電極２１，ＣＭＯＳ１４ａ，１
４ｂのゲート電極２８およびＬＤＭＯＳ１５のゲート電
極３０を形成する（同図（ｇ）参照）。

【００４０】多結晶シリコンからなる各種電極を形成し
た後、適宜不純物注入処理と熱処理とを実施することに
より、バイポーラトランジスタ１６の第１導電型エミッ
タ領域３３を形成すると共に、ＬＤＭＯＳ１５の第２導
電型チャンネル層２９を形成する（同図（ｈ）参照）。
さらに、第２導電型高濃度層２５および第１導電型高濃
度層２６を形成する（同図（ｉ）参照）。この後、図示
はしないが、厚い絶縁層を介してコンタクト孔を形成し
て金属配線を形成することで、ＳＯＩ基板１１上にＭＯ
Ｓキャパシタ１３，ＣＭＯＳ１４ａ，１４ｂ，ＬＤＭＯ
Ｓ１５およびバイポーラトランジスタ１６が一体に複合
形成された半導体装置１２を得る。

【００４１】［第２の構成の例］次に、上記実施形態の
構成にＯＮＯ膜を設ける構成とした場合の構成と製造工
程について図３および図４を参照して説明する。上記し
た実施形態と異なるところは、ＯＮＯ膜をゲート絶縁膜
として用いたところであり、以下、異なる部分を中心と
して説明する。なお、ここでは、ＯＮＯ膜をＭＯＳキャ
パシタのキャパシタ絶縁膜として適用した場合について
示している。

【００４２】図４（ｆ）は第１の実施形態で説明した図
２（ｈ）の工程における断面図に相当している。この図
において、半導体装置３６は、第１の実施形態で示した
ＭＯＳキャパシタ１３に代えてＭＯＳキャパシタ３７を
設けている。図では、他のＭＯＳ型素子としてＬＤＭＯ
Ｓ１５を示しており、ＣＭＯＳ１４ａ，１４ｂおよびバ
イポーラトランジスタ１６については省略している。

【００４３】さて、この構成においては、ＭＯＳキャパ
シタ３７のキャパシタ絶縁膜としてＯＮＯ膜３８を配設
している。ＯＮＯ膜３８は、下層酸化膜３８ａ，中間の
シリコン窒化膜３８ｂ，上層酸化膜３８ｃから構成され
る。下層酸化膜３８ａは、膜厚が５０ｎｍ以下の成膜条
件で形成している。下層酸化膜３８ａの膜厚は、２５ｎ
ｍ以上で且つ４０ｎｍ以下より望ましくは３５ｎｍ以下
の範囲の条件で形成するとさらに良い。また、中間のシ
リコン窒化膜３８ｂは、膜厚が４０ｎｍ以上の成膜条件
で形成している。シリコン窒化膜３８ｂは、５０ｎｍ以
上の成膜条件で形成するとさらに良い。

【００４４】なお、ＯＮＯ膜３８を挟んでキャパシタを
形成するための下層電極は、シリコン半導体層１１ｄに
形成する埋込第１導電型層１９であるが、この不純物濃
度は、１Ｅ１８（１×１０¹⁸）ａｔｏｍｓ／ｃｍ³ 以上
となるように設定している。これは、後述するように、
容量の電圧依存性を低減するためである。

【００４５】［第２の製造工程の例］上記構成におい
て、ＯＮＯ膜３８を形成する工程は次のようになってい
る。すなわち、図３（ａ）から示す工程は、第１の実施
形態における図１（ｅ）の工程に続く工程から示してお
り、同図はＬＯＣＯＳ１８を形成した状態である。この
状態から、良質な素子領域を得るための犠牲酸化処理を
実施した後に、ＯＮＯ膜３８の下層酸化膜３８ａを熱酸
化により形成する（同図（ｂ）参照）。膜厚は上述した
とおり、５０ｎｍ以下で好ましくは４０ｎｍ以下更に望
ましくは３５ｎｍ以下で且つ２５ｎｍ以上となるように
形成する。

【００４６】次に、中間のシリコン窒化膜３８ｂを４０
ｎｍ以上好ましくは５０ｎｍ以上となる成膜条件でＬＰ
ＣＶＤ法にて堆積形成し（同図（ｃ）参照）、最後に上
層酸化膜３８ｃを熱酸化にて形成する（図４（ｄ）参
照）。これにより三層構造のＯＮＯ膜３８が形成され
る。この後、ＭＯＳキャパシタ３７のＯＮＯ膜３８を残
しつつ他の部分のＯＮＯ膜３８を除去し、他のＭＯＳ型
素子（図示例では例えばＬＤＭＯＳ１５）のゲート絶縁
膜２７を熱酸化にて形成する（同図（ｅ）参照）。

【００４７】以下、多結晶シリコンを成膜・加工するこ
とによりゲート電極３０を形成し、複合する半導体素子
に必要な他の拡散層を形成し、厚い絶縁膜を介してコン
タクト孔を形成し金属配線を行なうことで半導体装置３
６を形成する。これにより、ＳＯＩ基板１１上に、高い
絶縁耐圧であると共に偶発故障が無く十分な経時破壊寿
命を持ち、且つ電圧依存性の無いＭＯＳキャパシタ３７
を複合した構成の半導体装置３６とすることができる。

【００４８】［第３の製造工程の例］図５は上記第２の
構成の例について上記第２の製造工程とは異なる製造工
程を採用した場合の例を示すものである。第２の製造工
程の例と異なるところは、ＯＮＯ膜３８の形成工程であ
る。すなわち、第２の製造工程の例においては、ＯＮＯ
膜３８として上層酸化膜３８ｃまで形成した後にＬＤＭ
ＯＳ１５や他のＭＯＳ型素子のゲート絶縁膜２７を別途
に形成していたのに対して、これを同時に形成するよう
にしたところが異なるところである。

【００４９】この実施形態では、第２の製造工程の例に
おいて図３（ｃ）で示した工程に続いて、図５（ｄ）に
示すように、ＭＯＳキャパシタ３７に対応した部分の下
層酸化膜３８ａ，中間のシリコン窒化膜３８ｂを残し
て、ＯＮＯ膜３８をゲート絶縁膜として用いない他のＭ
ＯＳ型素子（ＬＤＭＯＳ１５など）の下層酸化膜３８ａ
および窒化膜３８ｂを除去する。

【００５０】この後、ＯＮＯ膜３８としての上層酸化膜
３８ｃとＬＤＭＯＳ１５のゲート絶縁膜２７とを同じ熱
酸化工程において同時に形成する（同図（ｅ）参照）。
これにより、第２の実施形態において別々に行うように
為した工程を同時に行なうことができるようになり、工
程の簡略化を図ることができる。

【００５１】次に、上記した構成および製造工程を採用
した半導体装置１２，３６について、従来構成のものと
の比較をしながらその特性について図も参照して説明す
る。

【００５２】ＳＯＩ基板１１上に複合形成されたＭＯＳ
型素子１３，１４ａ，１４ｂ，１５などのキャパシタ絶
縁膜２０やゲート絶縁膜２７が熱酸化膜またはＯＮＯ膜
（３８）のいずれの場合においても、前記の製造工程に
おける熱処理時に発生するＳＯＩ基板１１に固有のバイ
メタル効果でゲート絶縁膜の膜質が劣化する。ＭＯＳ型
素子の中でも特にサージ吸収のために内蔵されるような
容量の大きいＭＯＳキャパシタは例えば１ｍｍ² 以上と
サイズも大きく、バイメタル効果の影響を受けやすく、
そのゲート絶縁膜の膜質劣化を抑制する必要がある。加
えて、ＬＤＭＯＳ１５を代表とするＭＯＳ型素子を複合
して形成した場合には、拡散層の形成時期などその製造
上の制約により、ゲート絶縁膜２７の形成後に高温の熱
処理工程による熱履歴を受け、ＳＯＩ基板１１に固有の
バイメタル効果によってゲート絶縁膜の劣化はさらに顕
在化する。

【００５３】このＳＯＩ基板１１に固有のバイメタル効
果によるゲート絶縁膜の膜質劣化に関して、ＭＯＳ型ト
ランジスタであるＣＭＯＳ１４ａ，１４ｂ、ＬＤＭＯＳ
１５およびＭＯＳキャパシタ１３，３７についてその特
性を測定すべく、ＳＯＩ基板上に熱酸化膜をそのゲート
絶縁膜とするＭＯＳキャパシタ（ＳＯＩ−ＭＯＳキャパ
シタ）を作成した。また、通常のバルクシリコン基板上
に、同様の複合半導体装置を同条件で形成した場合にお
けるＭＯＳキャパシタ（バルクＭＯＳキャパシタ）で比
較を行なった。

【００５４】下部電極としての拡散領域の表面不純物濃
度を１Ｅ１９（１×１０¹⁹）ａｔｏｍｓ／ｃｍ³ に形成
し、その上に熱酸化膜をゲート絶縁膜として用い、ゲー
ト面積を１．００ｍｍ² としたＭＯＳ型キャパシタのサ
ンプルを多数作成し、その絶縁耐圧分布を測定した。図
６（ａ）は、バルクシリコン基板に当該ＭＯＳ型キャパ
シタを形成した場合の絶縁耐圧分布を示すヒストグラム
である。また、同一構造の素子を同一の製造方法でＳＯ
Ｉ基板に形成した場合のＭＯＳ型キャパシタの絶縁耐圧
分布を同図（ｂ）に示す。

【００５５】これら図６（ａ），（ｂ）を比較すると明
らかなように、同一製造方法により形成した同一構造の
ＭＯＳ型キャパシタであっても、ＳＯＩ基板に形成する
ことによりＭＯＳキャパシタのゲート絶縁膜の絶縁耐圧
は、バルクシリコン基板上に形成したものに比べると、
ＳＯＩ基板に固有のバイメタル効果によって低く分布し
ており、しかもＢモード不良が多く発生している。この
Ｂモード不良の発生は、ＭＯＳ型キャパシタにおいて容
量の電圧依存性を低減するために、下層電極として表面
濃度が高濃度（１Ｅ１８ａｔｏｍｓ／ｃｍ³以上）とな
るように不純物を添加した拡散層を用いた場合により顕
著に現れる。

【００５６】そこで、上記の第１の構成例においては、
ＳＯＩ基板１１上に種々のＭＯＳ型素子１３，１４ａ，
１４ｂ，１５などを形成することに先だって、半導体素
子を形成するシリコン半導体層１１ｃ，１１ｄに、埋込
酸化膜１１ｂまで達する溝３５を形成し、シリコン半導
体層１１ｃ，１１ｄと熱膨張係数が異なる材質として厚
い酸化膜１７ａを溝内に形成し、残った空隙に多結晶シ
リコン１７ｂを充填してトレンチ分離層１７を形成して
いるので、ＳＯＩ基板１１に固有のバイメタル効果がト
レンチ分離層により緩和させることができ、シリコン半
導体層１１ｄの表面に形成している酸化膜の膜質がバイ
メタル効果に起因して劣化するのを抑制することができ
る。

【００５７】例えば、上述の場合に、溝３５の幅が２μ
ｍで、溝側面に片側膜厚約０．５μｍずつ併せて１μｍ
の厚い酸化膜１７ａを形成し、その後溝３５内の空隙に
多結晶シリコン１７ｂを埋め込み、トレンチ分離層１７
を形成する。この厚い酸化膜１７ａの膜厚は溝３５の幅
２μｍに対して１／３以上であり、シリコン半導体層１
１ｃ，１１ｄとは異なる熱膨張係数を有するトレンチ分
離層１７を形成している。

【００５８】このトレンチ分離層１７を形成し、上述の
図６（ａ），（ｂ）と同一構造のＭＯＳ型キャパシタの
形成領域を包囲する様に構成した場合の絶縁耐圧分布を
図６（ｃ）に示す。この結果から明らかなように、トレ
ンチ分離層１７を形成した上記の第１の構成例のもので
は、熱処理時に発生するＳＯＩ基板１１に固有のバイメ
タル効果に起因したゲート絶縁膜２０の劣化を抑制する
ことができ、図６（ｂ）の構成のものに比べて、中間耐
圧不良（Ｂモード不良）の発生を大幅に抑制して絶縁耐
圧の向上を図ることができる。

【００５９】なお、ＭＯＳ型キャパシタを複数集積化さ
れる場合、各ＭＯＳ型キャパシタを各々トレンチ分離層
で包囲することが望ましい。しかしながら、ＭＯＳ型キ
ャパシタの容量，サイズが小さければ、個々にトレンチ
分離層を設定する必要はなく、トレンチ分離層で包囲さ
れた一つの島領域内に複数のＭＯＳ型キャパシタを配置
するようにしてもよい。

【００６０】なお、図６（ｂ）の場合のＭＯＳキャパシ
タ構造（ＳＯＩ基板に形成したＭＯＳ型キャパシタ）に
ゲート絶縁膜としてＯＮＯ膜を用いれば、図１８に示し
たようにＢモード不良を抑止して絶縁耐圧分布は向上す
る。また、図６（ｃ）の場合のＭＯＳキャパシタ構造
（トレンチ分離層にて包囲されたＳＯＩ基板上のＭＯＳ
型キャパシタ）にゲート絶縁膜としてＯＮＯ膜を用いれ
ば、さらにＢモード不良の発生は抑止されて絶縁耐圧分
布は向上する。しかしながら、上記の第２の構成例のよ
うに下層酸化膜膜厚，窒化膜膜厚が調整されたＯＮＯ３
８を用いることにより、初めて偶発故障による経時破壊
寿命の劣化を効果的に抑制することができることが判明
した。

【００６１】ＳＯＩ基板のシリコン半導体層の表面を熱
酸化して得た熱酸化膜と通常のバルクシリコン基板の表
面を熱酸化して得た熱酸化膜とを比較すると、ＳＯＩ基
板の場合、上記のバイメタル効果に加えて、埋め込み絶
縁膜の存在により表面領域の欠陥を効果的にゲッタリン
グできないことに起因して表面の熱酸化膜は半導体表面
の欠陥の影響を受け、熱酸化膜に内在するトラップもバ
ルクシリコン上の熱酸化膜に比べ、そのサイズ，発生率
において大きくなることが推定される。

【００６２】上記第２の構成例によれば、ＯＮＯ膜をゲ
ート絶縁膜として用いた場合に、その下層酸化膜膜厚，
窒化膜膜厚を調整し、ＳＯＩ基板表面の影響を最も受け
るＯＮＯ膜３８の下層酸化膜３８ａの膜厚を薄膜化する
ようにしており、熱酸化膜内のトラップの影響を抑止し
偶発故障による経時破壊寿命の劣化を抑制することがで
きる。また、それに加えてＯＮＯ膜３８の中間層を構成
するシリコン窒化膜３８ｂの膜厚を４０ｎｍ以上望まし
くは５０ｎｍ以上に最適設定するようにしており、高い
絶縁耐圧を確保し、偶発故障による経時破壊寿命の劣化
をさらに抑制して経時破壊寿命の長いＯＮＯ膜３８を得
ることができる。すなわち、ＯＮＯ膜３８のシリコン窒
化膜３８ｂの膜厚を４０ｎｍ以上望ましくは５０ｎｍ以
上に厚く堆積することにより、窒化膜の堆積時にＯＮＯ
膜３８の下層酸化膜３８ａに内在する上記トラップが水
素（Ｈ）により十分に終端され、偶発故障による経時破
壊寿命の劣化をより抑制できるものと推定される。

【００６３】図６（ｃ）の場合のＭＯＳキャパシタにＯ
ＮＯ膜を適用したＭＯＳキャパシタの定電流ＴＤＤＢ特
性を測定した結果、下層酸化膜３８ａの膜厚依存性は図
７に示すようになる。下層酸化膜３８ａの膜厚が５６ｎ
ｍと厚い場合には、酸化膜中のトラップに起因した偶発
不良が多発している。この挙動を累積故障率５０％時の
破壊総電荷量５０％Ｑｂｄにより整理すると、図８に示
すように、５０％Ｑｂｄは、ＯＮＯ膜３８の下層酸化膜
３８ａの膜厚が厚くなるほど劣化する傾向となることが
わかった。

【００６４】このため、ＳＯＩ基板１１に、膜厚５０ｎ
ｍ以下好ましくは４０ｎｍ以下で更に望ましくは３５ｎ
ｍ以下の下層酸化膜３８ａのＯＮＯ膜３８を形成するこ
とにより、ＭＯＳ型半導体素子は偶発故障が抑制され、
経時破壊寿命の長いＭＯＳ型素子を得ることができる。
なお、下層酸化膜の上限値は、許容できる条件に応じて
設定すればよく、例えば５０％Ｑｂｄが３０Ｃ／ｃｍ²
以上となるのを許容条件に設定すれば、下層酸化膜の目
標上限値は４０ｎｍとなる。

【００６５】また、図９に示すように、ＯＮＯ膜３８の
下層酸化膜３８ａが薄くなるにしたがい、シリコン／酸
化膜界面の状態により、ＯＮＯ膜３８を用いたＳＯＩ基
板１１上のＭＯＳ型キャパシタ３７における容量のばら
つきが増大する。従って、容量ばらつきの許容条件を例
えば５〜６％以下とする場合、ＳＯＩ基板１１上のＭＯ
Ｓ型素子に用いるＯＮＯ膜３８の下層酸化膜３８ａの膜
厚は２５ｎｍ以上に設定することが望ましい条件とな
る。

【００６６】さらに、ＯＮＯ膜３８の中間層であるシリ
コン窒化膜３８ｂの膜厚に関して、下層酸化膜３８ａの
場合と同様に、ＳＯＩ基板１１に形成したゲート面積が
１．０ｍｍ² のＭＯＳ型キャパシタ３７の定電流ＴＤＤ
Ｂを測定した結果を図１０に示す。また、ＯＮＯ膜３８
内のシリコン窒化膜３８ｂの膜厚と５０％Ｑｂｄの関係
を図１１に示す。これら図１０および図１１から明らか
なように、ＳＯＩ基板１１上に形成したＯＮＯ膜３８の
中間層であるシリコン窒化膜３８ｂの膜厚が３０ｎｍと
薄くなると、偶発故障が多発する。このため、ＳＯＩ基
板１１上に形成したＯＮＯ膜３８の中間層であるシリコ
ン窒化膜３８ｂの膜厚は厚くすることが望ましい。シリ
コン窒化膜３８ｂの膜厚は、許容できる条件に応じて設
定すればよく、例えば５０％Ｑｂｄが３０Ｃ／ｃｍ² 以
上となるのを許容条件に設定する場合、膜厚４０ｎｍ以
上好ましくは５０ｎｍ以上のものとすることが望まし
い。

【００６７】以上のＯＮＯ膜３８における下層酸化膜３
８ａの膜厚とシリコン窒化膜３８ｂの膜厚の最適要件を
まとめた結果を図１２に示す。図１２の高品位保証領域
の膜厚条件でＯＮＯ膜を成膜することにより、ＳＯＩ基
板上に形成した際でも高絶縁耐圧で且つ経時破壊寿命の
長いＯＮＯ膜を得ることができ、ＭＯＳ型半導体装置の
ゲート絶縁膜として信頼性の高いものを得ることができ
る。

【００６８】また、特にＳＯＩ基板としてシリコン半導
体層の膜厚（シリコン半導体層１１ｃ，１１ｄの合計膜
厚）が１０μｍ以上のものを用いた半導体装置におい
て、ゲートの信頼性の高い半導体装置を得ることができ
る。

【００６９】図１２中、高品位保証領域のＯＮＯ膜の一
例として、下層酸化膜３５ｎｍ，シリコン窒化膜５５ｎ
ｍ，上層酸化膜２ｎｍのＳＯＩ構造ＭＯＳ型半導体素子
のサンプルを多数製造し、１５０℃雰囲気において定電
圧ＴＤＤＢを測定した。電圧印加条件は、電界強度で
８．３ＭＶ／ｃｍ，８．５ＭＶ／ｃｍ，９．０ＭＶ／ｃ
ｍとした。測定結果を図１３に示す。また累積故障率が
１．０％，２．５ｐｐｍとなるまでの寿命と印加した電
界強度との関係で整理した結果を図１４に示す。

【００７０】これら図１３，１４より明らかなとおり、
高品位保証領域のＯＮＯ膜を用いることにより、図１９
の場合と異なり、ＭＯＳ型半導体素子は偶発故障が抑制
され、経時破壊寿命の長いＭＯＳ型素子を得ることがで
きる。また例えば２４Ｖ印加条件で１９年以上の寿命を
実現することができる。

【００７１】また、上記した第２の構成例におけるＳＯ
Ｉ基板１１を用いた半導体装置３６として、ゲート面積
１．０ｍｍ² のＭＯＳ型キャパシタ３７のＩ−Ｖ特性測
定における真性絶縁耐圧値に対する歩留（絶縁耐圧歩
留）およびＴＤＤＢ測定における摩耗故障となる歩留
（ＴＤＤＢ歩留）の評価結果を図１５に示す。

【００７２】この図１５においては、本実施形態でいう
ところのトレンチ分離層１７を設けたＳＯＩ基板１１の
ものとして、シリコン半導体層１１ｃ，１１ｄに下部電
極１９として不純物の表面濃度が１Ｅ１９（１×１
０¹⁹）ａｔｏｍｓ／ｃｍ³ となる高濃度の埋込拡散層１
９を形成し、その埋込拡散層１９の上にＯＮＯ膜３８に
よりゲート絶縁膜として形成したＭＯＳ型キャパシタ３
７を用い、図中、ＤｅｅｐＮ／ＳＯＩと表記している。
これに対して、比較するＭＯＳ型キャパシタとして、バ
ルクシリコン基板上にゲート絶縁膜として同一条件で形
成したＯＮＯ膜を設けた構成の理想的なＭＯＳキャパシ
タを用い、図中、Ｎ^-／Ｂｕｌｋとして表記している。

【００７３】この結果からも明らかなように、両者の特
性はほぼ同じであり、厳しい条件で作成された本実施形
態の半導体装置３６であるＤｅｅｐＮ／ＳＯＩのもので
も、絶縁耐圧歩留およびＴＤＤＢ歩留のいずれにおいて
も、最も良好な結果が出ることが予想されるＮ^-／Ｂｕ
ｌｋのものと比べて同等であり遜色のない歩留特性のも
のとして得られている。

【００７４】換言すれば、本実施形態の構成および製造
方法を適用することで、ＳＯＩ基板１１に固有の悪影響
をほとんど受けることのない良質な特性のゲート絶縁膜
２０，２７およびＯＮＯ膜３８を得ることができ、これ
によってＳＯＩ基板１１を用いることによる電気的特性
上の利点を十分に生かしつつ、バルクシリコン基板を用
いた場合と同等の絶縁耐圧歩留およびＴＤＤＢ歩留を確
保することができるようになる。

【００７５】（他の実施形態）本発明は、上記実施形態
にのみ限定されるものではなく、次のように変形また拡
張できる。

【００７６】シリコン半導体層とは熱膨張係数が異なる
トレンチ分離層としては、上記した溝３５に厚い酸化膜
１７ａおよび多結晶シリコン１７ｂを形成するもの以外
に、単一の材料を用いても良いし、多種類の材料を複合
的に形成したものとしても良いし、さらには、溝を形成
して埋め込むもの以外に、ＳＯＩ基板として既にトレン
チ分離層が埋め込み形成された状態のものでも良い。

【００７７】ＯＮＯ膜３８は、ＭＯＳキャパシタ３７に
適用した場合について説明したが、他のＭＯＳ型素子で
あるＣＭＯＳ１４ａ，１４ｂやＬＤＭＯＳ１５などにお
いてもゲート絶縁膜として適用することができ、これに
よってゲート信頼性の向上をより図ることができるよう
になる。

【００７８】ＳＯＩ基板１１は、シリコン半導体層１１
ｃ，１１ｄの合計の厚さ寸法が１０μｍ以下のもので
も、本実施形態に適用することができる。

【００７９】ＭＯＳ型素子として、ＭＯＳキャパシタ１
３，ＣＭＯＳ１４ａ，１４ｂ、ＬＤＭＯＳ１５などを用
いる構成のもので説明したが、これら個々を集積化ある
いは複合的に集積化するものであれば、全種類のものを
組み合わせるものでなくとも適用することができる。ま
た、ゲート絶縁膜を形成した後に熱処理を行なう製造工
程を含んだ半導体装置全般に適用することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す第１の構造の半導体
装置の製造工程の各段階に対応した模式的断面図（その
１）。

【図２】第１の構造の半導体装置の製造工程の各段階に
対応した模式的断面図（その２）。

【図３】第２の構造の半導体装置の製造工程の各段階に
対応した模式的断面図（その１）。

【図４】第２の構造の半導体装置の製造工程の各段階に
対応した模式的断面図（その２）。

【図５】第２の構造の半導体装置の異なる製造工程に対
応した図４相当図。

【図６】（ａ）〜（ｃ）はバルクシリコン基板、トレン
チ分離層なしでＳＯＩ基板、トレンチ分離層有りでＳＯ
Ｉ基板にそれぞれ作製したＭＯＳキャパシタの絶縁耐圧
の分布を示す図。

【図７】ＭＯＳキャパシタの定電流ＴＤＤＢ特性の下層
酸化膜厚依存性を示す図。

【図８】ＯＮＯ膜の破壊総電荷量の下層酸化膜厚依存性
を示す特性図。

【図９】ＭＯＳキャパシタの容量の均一性を示す特性
図。

【図１０】ＭＯＳキャパシタの定電流ＴＤＤＢ特性の窒
化膜厚依存性を示す図。

【図１１】ＯＮＯ膜の破壊総電荷量の窒化膜厚依存性を
示す特性図。

【図１２】ＯＮＯ膜の下層酸化膜，窒化膜の各膜厚にお
ける最適条件を示す図。

【図１３】ＭＯＳキャパシタの定電圧ＴＤＤＢ特性の印
加電界強度依存性を示す図。

【図１４】ＭＯＳキャパシタの膜寿命評価結果を示す
図。

【図１５】実施形態のものとバルクシリコンで形成した
ものとの絶縁耐圧歩留およびＴＤＤＢ歩留の値を示す
図。

【図１６】ＳＯＩ構造のＭＯＳキャパシタの模式的断面
図。

【図１７】酸化膜をゲート絶縁膜としてＳＯＩ基板上に
形成したＭＯＳキャパシタのＩ−Ｖ特性図。

【図１８】ＯＮＯ膜をゲート絶縁膜としてＳＯＩ基板上
に形成したＭＯＳキャパシタのＩ−Ｖ特性図。

【図１９】ＯＮＯ膜をゲート絶縁膜としてＳＯＩ基板上
に形成したＭＯＳキャパシタの定電圧ＴＤＤＢ特性を示
す図。

【符号の説明】

１１ ＳＯＩ基板 １１ａ 支持基板 １１ｂ 埋込酸化膜 １１ｃ，１１ｄ シリコン半導体層 １２，３６ 半導体装置 １３，３７ ＭＯＳキャパシタ（ＭＯＳ型素子、ＭＯＳ
型キャパシタ） １４ａ，１４ｂ ＣＭＯＳ（ＭＯＳ型素子） １５ ＬＤＭＯＳ（ＭＯＳ型素子） １６ バイポーラトランジスタ １７ トレンチ分離層 １７ａ 厚い酸化膜 １７ｂ 多結晶シリコン １８ ＬＯＣＯＳ ２０ キャパシタ絶縁膜 ２１ 上層電極 ２７ ゲート絶縁膜 ３５ 溝 ３８ ＯＮＯ膜 ３８ａ 下層酸化膜 ３８ｂ シリコン窒化膜 ３８ｃ 上層酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 27/06 ３２１Ａ 27/04 １０１Ｕ 27/06 １０１Ｄ 27/08 ３３１ 29/78 ６１７Ｌ 29/786 21/76 Ｄ Ｆターム(参考） 5F032 AA01 AA13 AA35 AA45 AA47 BA01 CA14 CA17 CA18 CA24 DA23 DA74 5F038 AC05 AC16 AC18 AR26 EZ06 EZ14 EZ16 EZ20 5F048 AA04 AA07 AC05 AC06 AC10 BA02 BB05 BB11 BB16 BC03 BC11 BE03 BG07 BG12 BG14 CA03 CA07 5F082 AA11 BA04 BA06 BA47 BC01 BC09 BC13 EA13 EA45 5F110 AA12 AA14 BB04 BB12 CC02 DD05 DD13 EE09 FF02 FF03 FF10 FF23 GG02 GG12 GG24 NN62 NN65 NN66 NN72

Claims (17)

【特許請求の範囲】
1. 【請求項１】 支持基板上に埋込絶縁膜を介してシリコ
   ン半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
   Ｉｎｓｕｌａｔｏｒ）基板に、ＭＯＳ型素子を複数個形
   成する構成の半導体装置において、 前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタ
   の形成領域は、前記埋込絶縁膜まで達し且つ前記シリコ
   ン半導体層と熱膨張係数が異なるトレンチ分離層により
   絶縁分離されていることを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 前記トレンチ分離層は、溝の側面に形成された絶縁層と
   多結晶シリコンとからなり、 前記絶縁層の合計の厚さ寸法は、前記溝の幅寸法の１／
   ３以上に設定されていることを特徴とする半導体装置。
3. 【請求項３】 支持基板上に埋込絶縁膜を介してシリコ
   ン半導体層を形成したＳＯＩ基板に、ＭＯＳ型素子を複
   数個形成する構成の半導体装置において、 前記複数個のＭＯＳ型素子のうち少なくともＭＯＳ型キ
   ャパシタのゲート絶縁膜をＯＮＯ（Ｏｘｉｄｅ Ｎｉｔ
   ｒｉｄｅ Ｏｘｉｄｅ）膜を用いた構成とし、そのＯＮ
   Ｏ膜の下層酸化膜の膜厚を５０ｎｍ以下に設定したこと
   を特徴とする半導体装置。
4. 【請求項４】 請求項３に記載の半導体装置において、 前記ＯＮＯ膜は、前記下層酸化膜の膜厚が２５ｎｍ以上
   に設定されていることを特徴とする半導体装置。
5. 【請求項５】 請求項３または４に記載の半導体装置に
   おいて、 前記ＯＮＯ膜は、窒化膜の膜厚が４０ｎｍ以上に設定さ
   れていることを特徴とする半導体装置。
6. 【請求項６】 請求項１または２に記載の半導体装置に
   おいて、 請求項３ないし５に記載のＯＮＯ膜を前記ＭＯＳ型キャ
   パシタのゲート絶縁膜として設けたことを特徴とする半
   導体装置。
7. 【請求項７】 請求項１ないし６に記載の半導体装置に
   おいて、 前記ＳＯＩ基板は、シリコン半導体層の膜厚が１０μｍ
   以上であることを特徴とする半導体装置。
8. 【請求項８】 請求項１ないし７に記載の半導体装置に
   おいて、 前記ＭＯＳ型キャパシタの下部電極を構成する前記シリ
   コン半導体層の拡散領域の表面不純物濃度が１０¹⁸ａｔ
   ｏｍｓ／ｃｍ³ 以上に設定されていることを特徴とする
   半導体装置。
9. 【請求項９】 支持基板上に埋込絶縁膜を介してシリコ
   ン半導体層を形成したＳＯＩ基板に、ＭＯＳ型素子を複
   数個形成する構成の半導体装置の製造方法において、 前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタ
   の形成領域を絶縁分離するトレンチ分離層を設ける工程
   として、 前記シリコン半導体層の表面から前記埋込絶縁膜まで達
   する深さで溝を形成する工程と、 前記溝内を前記シリコン半導体層とは異なる熱膨張係数
   を有する材料により埋める工程とを実施することを特徴
   とする半導体装置に製造方法。
10. 【請求項１０】 請求項９に記載の半導体装置の製造方
    法において、 前記溝を形成する工程として、溝形成のためのドライエ
    ッチング処理工程と、そのドライエッチング処理で発生
    したエッチングダメージ層を回復もしくは除去する処理
    工程とを実施し、 前記溝内を前記シリコン半導体層とは異なる熱膨張係数
    を有する材料により埋める工程として、前記溝の側壁に
    絶縁層をその合計の厚さ寸法がその溝の幅寸法の１／３
    以上となるように形成する絶縁層形成工程と、その溝内
    の空隙部に多結晶シリコンを埋め込む工程とを実施する
    ことを特徴とする半導体装置の製造方法。
11. 【請求項１１】 支持基板上に埋込絶縁膜を介してシリ
    コン半導体層を形成したＳＯＩ基板に、ＭＯＳ型素子を
    複数個形成する構成の半導体装置の製造方法において、 前記ＭＯＳ型素子のうち少なくともＭＯＳ型キャパシタ
    のゲート絶縁膜の形成工程では、ＯＮＯ膜をその下層酸
    化膜の膜厚が５０ｎｍ以下となる条件で形成することを
    特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項１１に記載の半導体装置の製造
    方法において、 前記ＯＮＯ膜の形成工程では、前記ＯＮＯ膜をその前記
    下層酸化膜の膜厚が２５ｎｍ以上となる条件で形成する
    ことを特徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項１１または１２に記載の半導体
    装置の製造方法において、 前記ＯＮＯ膜の形成工程では、前記ＯＮＯ膜をその窒化
    膜の膜厚が４０ｎｍ以上となる条件で形成することを特
    徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１１ないし１３のいずれかに記
    載の半導体装置の製造方法において、 前記ＯＮＯ膜の上層酸化膜を他のＭＯＳ型素子のゲート
    絶縁膜と同時に形成するようにしたことを特徴とする半
    導体装置の製造方法。
15. 【請求項１５】 請求項９または１０に記載の半導体装
    置の製造方法において、 前記トレンチ分離層を設ける工程を実施した後に、 少なくとも前記ＭＯＳ型キャパシタのゲート絶縁膜形成
    工程として、請求項１１ないし１４のいずれかに記載の
    ＯＮＯ膜の形成工程を実施することを特徴とする半導体
    装置の製造方法。
16. 【請求項１６】 請求項９ないし１５のいずれかに記載
    の半導体装置の製造方法において、 前記ＳＯＩ基板の前記シリコン半導体層の膜厚が１０μ
    ｍ以上のものに適用していることを特徴とする半導体装
    置の製造方法。
17. 【請求項１７】 請求項９ないし１６のいずれかに記載
    の半導体装置の製造方法において、 前記ＭＯＳ型キャパシタの下部電極として、前記シリコ
    ン半導体層に拡散領域をその表面不純物濃度が１０¹⁸ａ
    ｔｏｍｓ／ｃｍ³ 以上となる条件で形成することを特徴
    とする半導体装置の製造方法。