JP2003189632A - 電力用半導体素子 - Google Patents
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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Abstract
(57)【要約】
【課題】 ＧＮＤ電位の変動により、パワー素子駆動回
路が制御信号を誤認識して誤動作することがあった。 【解決手段】 モータ等の誘導性負荷を駆動する電力変
換装置におけるＰ側おびＮ側の駆動用パワー素子の双方
の制御を同時に行う機能を有する電力用半導体装置にお
いてパワー素子駆動回路へ駆動信号を供給する入力信号
処理回路と、Ｐ側およびＮ側の駆動回路の間にレベルシ
フト回路(３７、３８、３９、４６、４７、４８)を挿入
して、Ｐ側およびＮ側の駆動回路のＧＮＤ線と、入力信
号処理回路のＧＮＤ線とを電気的に絶縁した。
路が制御信号を誤認識して誤動作することがあった。 【解決手段】 モータ等の誘導性負荷を駆動する電力変
換装置におけるＰ側おびＮ側の駆動用パワー素子の双方
の制御を同時に行う機能を有する電力用半導体装置にお
いてパワー素子駆動回路へ駆動信号を供給する入力信号
処理回路と、Ｐ側およびＮ側の駆動回路の間にレベルシ
フト回路(３７、３８、３９、４６、４７、４８)を挿入
して、Ｐ側およびＮ側の駆動回路のＧＮＤ線と、入力信
号処理回路のＧＮＤ線とを電気的に絶縁した。
Description
【０００１】
【発明の属する技術分野】この発明は、電力変換装置に
て使用されるＨＶＩＣ(High Voltage IntegratedCircui
t)に関するものである。
て使用されるＨＶＩＣ(High Voltage IntegratedCircui
t)に関するものである。
【０００２】
【従来の技術】電力変換回路としては古典的であるモー
タ駆動インバータ装置の回路図を図１０に示し、その基
本的な動作を以下に述べる。インバータ用駆動電源２３
のＰ側(高圧側)とＮ側(低圧)の間には、各Ｕ、Ｖ、Ｗ相
のパワー素子(１７、１８、１９、２０、２１、２２)が
接続されており、それらの各パワー素子と並列にＦＷＤ
(Free Wheel Doide:３１、３２、３３、３４、３５、３
６)が接続される。そして各々のパワー素子の制御信号
を生成するマイコン等の制御信号生成回路１に入力信号
処理回路(２、３、４)が接続され、それらの入力信号処
理回路は電源３０より給電される。
タ駆動インバータ装置の回路図を図１０に示し、その基
本的な動作を以下に述べる。インバータ用駆動電源２３
のＰ側(高圧側)とＮ側(低圧)の間には、各Ｕ、Ｖ、Ｗ相
のパワー素子(１７、１８、１９、２０、２１、２２)が
接続されており、それらの各パワー素子と並列にＦＷＤ
(Free Wheel Doide:３１、３２、３３、３４、３５、３
６)が接続される。そして各々のパワー素子の制御信号
を生成するマイコン等の制御信号生成回路１に入力信号
処理回路(２、３、４)が接続され、それらの入力信号処
理回路は電源３０より給電される。
【０００３】各相のパワー素子の駆動用に各相毎にパワ
ー素子駆動回路(１１、１２、１３、１４、１５、１６)
および専用電源(２４、２５、２６、２７、２８、２９)
が接続される。入力信号処理回路とパワー素子駆動回路
でのＧＮＤ電位が異なるため、両者の結合用にフォトカ
プラ(５、６、７、８、９、１０)を用いている。
ー素子駆動回路(１１、１２、１３、１４、１５、１６)
および専用電源(２４、２５、２６、２７、２８、２９)
が接続される。入力信号処理回路とパワー素子駆動回路
でのＧＮＤ電位が異なるため、両者の結合用にフォトカ
プラ(５、６、７、８、９、１０)を用いている。
【０００４】そして実際のインバータでは、駆動方式に
従ってＵ、Ｖ、Ｗ各相のＰ側(１７、１９、２１)とＮ側
(１８、２０、２２)の各パワー素子をスイッチングさせ
ることにより、モータ制御を実現している。
従ってＵ、Ｖ、Ｗ各相のＰ側(１７、１９、２１)とＮ側
(１８、２０、２２)の各パワー素子をスイッチングさせ
ることにより、モータ制御を実現している。
【０００５】次に、図１０の回路図を元にＨＶＩＣを用
いた場合のインバータ回路例を図１１に示す。ＨＶＩＣ
は、入力信号処理回路(２〜４)、パワー素子駆動回路
(１１〜１６)およびフォトカプラと同等の機能を有する
レベルシフト回路(３７、３８、３９)から構成され、ま
た、本例では、Ｕ、Ｖ、Ｗの各相毎に１チップ化(５
０、５１、５２)した回路構成となっている。
いた場合のインバータ回路例を図１１に示す。ＨＶＩＣ
は、入力信号処理回路(２〜４)、パワー素子駆動回路
(１１〜１６)およびフォトカプラと同等の機能を有する
レベルシフト回路(３７、３８、３９)から構成され、ま
た、本例では、Ｕ、Ｖ、Ｗの各相毎に１チップ化(５
０、５１、５２)した回路構成となっている。
【０００６】ＨＶＩＣ化するメリットとしては、チップ
内へレベルシフトを組み込むことでフォトカプラを用い
たものに比べて信頼性を高くでき、又、電源数およびイ
ンバータ搭載部品点数の削減により安価なシステムを提
供できるなどが挙げられる。
内へレベルシフトを組み込むことでフォトカプラを用い
たものに比べて信頼性を高くでき、又、電源数およびイ
ンバータ搭載部品点数の削減により安価なシステムを提
供できるなどが挙げられる。
【０００７】図１１のごとく、駆動電源を外部電源３０
のみとした場合には、別途付加する部品としては各々の
相のＰ側パワー素子(１７、１９、２１)の駆動回路(１
１、１３、１５)の電源用にブートストラップダイオー
ド(４０、４１、４２)とブートストラップコンデンサ
(４３、４４、４５)のみとなる。
のみとした場合には、別途付加する部品としては各々の
相のＰ側パワー素子(１７、１９、２１)の駆動回路(１
１、１３、１５)の電源用にブートストラップダイオー
ド(４０、４１、４２)とブートストラップコンデンサ
(４３、４４、４５)のみとなる。
【０００８】ＨＶＩＣを用いた場合のインバータ回路の
簡略図を図１２に示す。本例はインバータ駆動用の制御
信号生成回路から各Ｕ、Ｖ、Ｗ相のＨＶＩＣ(５０、５
１、５２)へ制御信号が伝達され、パワー素子(１７、１
８、１９、２０、２１、２２)を駆動する回路例であ
る。この回路構成では、ＨＶＩＣ(５０〜５２)の各ＧＮ
Ｄとパワー素子(１８、２０、２２)の各エミッタ端子が
Ｕ、Ｖ、Ｗ相毎に接続されている。Ｌ１〜Ｌ１２は後述
する寄生インダクタンスである。
簡略図を図１２に示す。本例はインバータ駆動用の制御
信号生成回路から各Ｕ、Ｖ、Ｗ相のＨＶＩＣ(５０、５
１、５２)へ制御信号が伝達され、パワー素子(１７、１
８、１９、２０、２１、２２)を駆動する回路例であ
る。この回路構成では、ＨＶＩＣ(５０〜５２)の各ＧＮ
Ｄとパワー素子(１８、２０、２２)の各エミッタ端子が
Ｕ、Ｖ、Ｗ相毎に接続されている。Ｌ１〜Ｌ１２は後述
する寄生インダクタンスである。
【０００９】この図１２の回路の基板実装例を図１３に
示す。インバータ回路では、アプリケーションによりＰ
−Ｎ間電圧、パワー素子電流定格等の規格値が異なる
が、一般的には高電圧・大電流を扱うインバータ回路の
動作はパワー素子を用いた高速スイッチングにより実現
しているため、インバータ自体での電力損失を出来るだ
け小さくするように強く要請されている。この損失は通
常、ジュール熱となりインバータ外部へ放出される。
示す。インバータ回路では、アプリケーションによりＰ
−Ｎ間電圧、パワー素子電流定格等の規格値が異なる
が、一般的には高電圧・大電流を扱うインバータ回路の
動作はパワー素子を用いた高速スイッチングにより実現
しているため、インバータ自体での電力損失を出来るだ
け小さくするように強く要請されている。この損失は通
常、ジュール熱となりインバータ外部へ放出される。
【００１０】図１３では、Ｕ相のパワー素子１８のエミ
ッタは、ボンディングワイヤを通じて、ＨＶＩＣのＧＮ
ＤとＦＷＤ(３２)のアノードに接続されている。また、
FWD(３２)のアノードを経由してボンディングワイヤに
てパスバー(ＰＢ)のＮ電極(５４)に接続されている。イ
ンバータ回路の損失は、ＤＣロスとスイッチングロスの
２つに分けることができる。
ッタは、ボンディングワイヤを通じて、ＨＶＩＣのＧＮ
ＤとＦＷＤ(３２)のアノードに接続されている。また、
FWD(３２)のアノードを経由してボンディングワイヤに
てパスバー(ＰＢ)のＮ電極(５４)に接続されている。イ
ンバータ回路の損失は、ＤＣロスとスイッチングロスの
２つに分けることができる。
【００１１】ＤＣロスとは、パワー素子で発生する損失
と、ボンディングワイヤ等の配線で発生する損失から成
る。パワー素子で発生する分は、Ｐ電極からＰ側パワー
素子、負荷(インダクタンス)、Ｎ側パワー素子を経由し
てＮ電極へ定常的に流れる電流によるものである。
と、ボンディングワイヤ等の配線で発生する損失から成
る。パワー素子で発生する分は、Ｐ電極からＰ側パワー
素子、負荷(インダクタンス)、Ｎ側パワー素子を経由し
てＮ電極へ定常的に流れる電流によるものである。
【００１２】図１４にパワー素子での損失を発生させる
電流径路を図示している。配線などでの損失は電流と電
気抵抗によって決まるため、大電流になればなるほど、
配線の電気抵抗を下げなければならない。
電流径路を図示している。配線などでの損失は電流と電
気抵抗によって決まるため、大電流になればなるほど、
配線の電気抵抗を下げなければならない。
【００１３】一方、スイッチングロスは、パワー素子が
ＯＮ→ＯＦＦとＯＦＦ→ＯＮする際にパワー素子から発
生する損失と、ＦＷＤから発生する損失との合計であ
り、一般的に、パワー素子のスイッチング速度が速いほ
ど、また、Ｐ−Ｎ間電圧が低いほどパワー素子での損失
分は低くなる。以上から、インバータ回路を高圧・大電
流領域で使用するには、損失の低減が重要となり、特に
パワー素子はスイッチング速度の向上のために種々の改
良が続けられている。
ＯＮ→ＯＦＦとＯＦＦ→ＯＮする際にパワー素子から発
生する損失と、ＦＷＤから発生する損失との合計であ
り、一般的に、パワー素子のスイッチング速度が速いほ
ど、また、Ｐ−Ｎ間電圧が低いほどパワー素子での損失
分は低くなる。以上から、インバータ回路を高圧・大電
流領域で使用するには、損失の低減が重要となり、特に
パワー素子はスイッチング速度の向上のために種々の改
良が続けられている。
【００１４】パスバーはインバータで発生する損失の一
部となっているため、そのパスバーの形状は、電気抵抗
を下げるため、できるだけ太く、短くする必要がある
が、定格電流を保証するために最低限必要な大きさであ
るパワー素子やその他の部品をパッケージに載せる必要
があり、組み立て作業の効率化を考慮すると、一般的に
は図１３に示したような形状が考えられる。
部となっているため、そのパスバーの形状は、電気抵抗
を下げるため、できるだけ太く、短くする必要がある
が、定格電流を保証するために最低限必要な大きさであ
るパワー素子やその他の部品をパッケージに載せる必要
があり、組み立て作業の効率化を考慮すると、一般的に
は図１３に示したような形状が考えられる。
【００１５】Ｎ電極(５４)には、Ｌ７、Ｌ８に示すよう
な寄生インダクタが存在する。また、パワー素子とＦＷ
Ｄとパスバー(ＰＢ)間のワイヤボンドにはそれぞれＬ
１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６なる寄生インダクタ
も存在する。また、Ｕ相、Ｖ相、Ｗ相駆動のＨＶＩＣ
(５０、５１、５２)の各々のＧＮＤノードＡ点、Ｂ点、
Ｃ点と、各パワー素子との間には、各々のＨＶＩＣのＧ
ＮＤ端子からパワー素子のエミッタ端子までのワイヤボ
ンドおよび、基板(５５)の配線パターンによる寄生イン
ダクタンスＬ９、Ｌ１０、Ｌ１１が存在し、また、各々
のＨＶＩＣのＧＮＤ端子間を結ぶ配線パターンによる寄
生インダクタンスＬ１２(Ｕ相−Ｖ相間)、Ｌ１３(Ｖ相
−Ｗ相間)も存在する。
な寄生インダクタが存在する。また、パワー素子とＦＷ
Ｄとパスバー(ＰＢ)間のワイヤボンドにはそれぞれＬ
１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６なる寄生インダクタ
も存在する。また、Ｕ相、Ｖ相、Ｗ相駆動のＨＶＩＣ
(５０、５１、５２)の各々のＧＮＤノードＡ点、Ｂ点、
Ｃ点と、各パワー素子との間には、各々のＨＶＩＣのＧ
ＮＤ端子からパワー素子のエミッタ端子までのワイヤボ
ンドおよび、基板(５５)の配線パターンによる寄生イン
ダクタンスＬ９、Ｌ１０、Ｌ１１が存在し、また、各々
のＨＶＩＣのＧＮＤ端子間を結ぶ配線パターンによる寄
生インダクタンスＬ１２(Ｕ相−Ｖ相間)、Ｌ１３(Ｖ相
−Ｗ相間)も存在する。
【００１６】
【発明が解決しようとする課題】図１２の回路におい
て、インバータ動作を行うと、Ｌ１〜Ｌ１３の寄生イン
ダクタンスにより誤動作が発生する場合がある。この誤
動作発生のメカニズムを図１４および図１５を用いて説
明する。
て、インバータ動作を行うと、Ｌ１〜Ｌ１３の寄生イン
ダクタンスにより誤動作が発生する場合がある。この誤
動作発生のメカニズムを図１４および図１５を用いて説
明する。
【００１７】図１４では、Ｕ相のＰ側のパワー素子(１
７)とＶ相のＮ側のパワー素子(２０)がＯＮ状態にあ
り、その状態では矢印に示した径路で電流が流れてい
る。次に図１５に示すように、Ｕ相のＰ側のパワー素子
(１７)がＯＮからＯＦＦに切り替った後も、インダクタ
ンスの負荷(６０)に蓄えられていたエネルギーによって
電流が流れ続けようとする。この時、Ｕ相のＮ側のパワ
ー素子(１８)はＯＦＦ状態であるが、これと並列に接続
されたＦＷＤ(３２)が、前記電流に対し、順バイアス状
態であるため、負荷(６０)→Ｖ相Ｎ側パワー素子(２０)
→Ｎ電極の寄生インダクタンス(Ｌ７)→Ｕ相Ｎ側ＦＷＤ
(３２)→負荷(６０)の径路で電流が流れる。また、この
図１５を図１２と照らし合わせてみるとわかるように、
寄生インダクタンスＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ９、Ｌ
１０、Ｌ１２にも電流が流れている。
７)とＶ相のＮ側のパワー素子(２０)がＯＮ状態にあ
り、その状態では矢印に示した径路で電流が流れてい
る。次に図１５に示すように、Ｕ相のＰ側のパワー素子
(１７)がＯＮからＯＦＦに切り替った後も、インダクタ
ンスの負荷(６０)に蓄えられていたエネルギーによって
電流が流れ続けようとする。この時、Ｕ相のＮ側のパワ
ー素子(１８)はＯＦＦ状態であるが、これと並列に接続
されたＦＷＤ(３２)が、前記電流に対し、順バイアス状
態であるため、負荷(６０)→Ｖ相Ｎ側パワー素子(２０)
→Ｎ電極の寄生インダクタンス(Ｌ７)→Ｕ相Ｎ側ＦＷＤ
(３２)→負荷(６０)の径路で電流が流れる。また、この
図１５を図１２と照らし合わせてみるとわかるように、
寄生インダクタンスＬ１、Ｌ２、Ｌ３、Ｌ４、Ｌ９、Ｌ
１０、Ｌ１２にも電流が流れている。
【００１８】この場合、各インダクタンスＬに対しては
次式で表される電圧Ｖが発生する。 Ｖ＝Ｌ×(di/dt) di/dt：電流変化率
次式で表される電圧Ｖが発生する。 Ｖ＝Ｌ×(di/dt) di/dt：電流変化率
【００１９】これより、図１２に示す、Ｕ相駆動用のＨ
ＶＩＣ(５０)のＧＮＤノード点ＡとＶ相駆動用のＨＶＩ
Ｃ(５１)のＧＮＤノードＢ点との間に電位差が発生して
いることになる。図１２の制御信号生成回路(１)から
は、各相のＨＶＩＣ(５０〜５２)にデジタルの制御信号
が送出されるが、前述のＧＮＤ電位の変動により、各相
のＨＶＩＣ(５０〜５２)がその制御信号を誤認識して誤
動作を引き起こすことがあった。
ＶＩＣ(５０)のＧＮＤノード点ＡとＶ相駆動用のＨＶＩ
Ｃ(５１)のＧＮＤノードＢ点との間に電位差が発生して
いることになる。図１２の制御信号生成回路(１)から
は、各相のＨＶＩＣ(５０〜５２)にデジタルの制御信号
が送出されるが、前述のＧＮＤ電位の変動により、各相
のＨＶＩＣ(５０〜５２)がその制御信号を誤認識して誤
動作を引き起こすことがあった。
【００２０】この発明は、ＧＮＤ電位の変動による制御
信号を誤認識をなくすようにした電力用半導体装置を提
供するものである。
信号を誤認識をなくすようにした電力用半導体装置を提
供するものである。
【００２１】
【課題を解決するための手段】本発明は、モータ等の誘
導性負荷を駆動する電力変換装置におけるＰ側おびＮ側
の駆動用パワー素子の双方の制御を同時に行う機能を有
する電力用半導体装置においてパワー素子駆動回路へ駆
動信号を供給する入力信号処理回路と、Ｐ側およびＮ側
の駆動回路の間にレベルシフト回路を挿入して、Ｐ側お
よびＮ側の駆動回路のＧＮＤ線と、入力信号処理回路の
ＧＮＤ線とを電気的に絶縁したことを特徴とする。
導性負荷を駆動する電力変換装置におけるＰ側おびＮ側
の駆動用パワー素子の双方の制御を同時に行う機能を有
する電力用半導体装置においてパワー素子駆動回路へ駆
動信号を供給する入力信号処理回路と、Ｐ側およびＮ側
の駆動回路の間にレベルシフト回路を挿入して、Ｐ側お
よびＮ側の駆動回路のＧＮＤ線と、入力信号処理回路の
ＧＮＤ線とを電気的に絶縁したことを特徴とする。
【００２２】
【発明の実施の形態】実施形態１
図１に本発明の第１実施形態を示す。これは本発明を適
用したＨＶＩＣを３個(５０、５１、５２)用いたモータ
駆動用インバータ装置の回路図である。図１０の従来例
と比較すると、主な変更点としてはＵ、Ｖ、Ｗ各相に用
いられていたフォトカプラ(５〜１０)がレベルシフト回
路(３７、３８、３９、４６、４７、４８)に置き換わ
り、また、Ｕ、Ｖ、Ｗの相毎にパワー素子制御回路がＨ
ＶＩＣ化されたものとなっていることと、Ｕ、Ｖ、Ｗの
Ｐ側駆動回路の電源が別電源(２４、２６、８)であった
ものが、ブートストラップ回路方式によりコンデンサ
(４３、４４、４５)とダイオード(４０、４１、４２)に
て構成されており、従来の回路よりも少ない電源数にて
回路を構成している点である。
用したＨＶＩＣを３個(５０、５１、５２)用いたモータ
駆動用インバータ装置の回路図である。図１０の従来例
と比較すると、主な変更点としてはＵ、Ｖ、Ｗ各相に用
いられていたフォトカプラ(５〜１０)がレベルシフト回
路(３７、３８、３９、４６、４７、４８)に置き換わ
り、また、Ｕ、Ｖ、Ｗの相毎にパワー素子制御回路がＨ
ＶＩＣ化されたものとなっていることと、Ｕ、Ｖ、Ｗの
Ｐ側駆動回路の電源が別電源(２４、２６、８)であった
ものが、ブートストラップ回路方式によりコンデンサ
(４３、４４、４５)とダイオード(４０、４１、４２)に
て構成されており、従来の回路よりも少ない電源数にて
回路を構成している点である。
【００２３】これにより、トランスによる方式よりも部
品点数の削減による低コスト化が見込める。また、Ｐ側
とＮ側の駆動回路を同じ半導体上に集積しているので、
Ｐ側駆動回路とＮ側駆動回路の伝播遅延時間の差を小さ
くでき、インバータ装置でのデッドタイムを従来回路よ
りも縮めることができる。
品点数の削減による低コスト化が見込める。また、Ｐ側
とＮ側の駆動回路を同じ半導体上に集積しているので、
Ｐ側駆動回路とＮ側駆動回路の伝播遅延時間の差を小さ
くでき、インバータ装置でのデッドタイムを従来回路よ
りも縮めることができる。
【００２４】本方式によるＩＣ外部電源構成を、図７、
図８、図９に示す。尚、これらの図ではＵ相のみを示
し、他の相も回路構成は同じになる。
図８、図９に示す。尚、これらの図ではＵ相のみを示
し、他の相も回路構成は同じになる。
【００２５】図７では、入力信号処理回路(２)の電源
(３０)より、ダイオード(９１)およびコンデンサ(９４)
よりなるブートストラップ回路を通じてＰ側のパワー素
子駆動回路(１１)に給電し、同様に、イオード(９２)お
よびコンデンサ(９５)よりなるブートストラップ回路を
通じてＮ側のパワー素子駆動回路(１２)に給電してい
る。この構成では電源数が少ないので、インバータ装置
としての部品点数は減るが、起動時や制御方法に制約が
ある。
(３０)より、ダイオード(９１)およびコンデンサ(９４)
よりなるブートストラップ回路を通じてＰ側のパワー素
子駆動回路(１１)に給電し、同様に、イオード(９２)お
よびコンデンサ(９５)よりなるブートストラップ回路を
通じてＮ側のパワー素子駆動回路(１２)に給電してい
る。この構成では電源数が少ないので、インバータ装置
としての部品点数は減るが、起動時や制御方法に制約が
ある。
【００２６】図８は、Ｎ側のパワー素子駆動回路(１２)
にのみＮ側駆動電源(２５)を備え、Ｐ側のパワー素子駆
動回路(１１)へはダイオード(４０)およびコンデンサ
(４３)よりなるブートストラップ回路を通じて給電して
いる。この構成では図７の回路に比べ部品点数削減効果
は小さいが、起動時や制御方法の制約が緩くなる。図１
ではこの給電方式を採用している。
にのみＮ側駆動電源(２５)を備え、Ｐ側のパワー素子駆
動回路(１１)へはダイオード(４０)およびコンデンサ
(４３)よりなるブートストラップ回路を通じて給電して
いる。この構成では図７の回路に比べ部品点数削減効果
は小さいが、起動時や制御方法の制約が緩くなる。図１
ではこの給電方式を採用している。
【００２７】図９は、Ｐ側およびＮ側パワー素子駆動回
路(１１、１２)への給電にそれぞれ独立した電源(２
４、２５)を用いており、部品点数は最も多いが、起動
時や制御方法の制約がなく、使いやすいという特長があ
る。
路(１１、１２)への給電にそれぞれ独立した電源(２
４、２５)を用いており、部品点数は最も多いが、起動
時や制御方法の制約がなく、使いやすいという特長があ
る。
【００２８】次に図１の回路図の動作を述べる。このモ
ータ駆動用インバータ装置を制御するための制御信号が
制御信号生成回路(１)で生成され、Ｕ、Ｖ、Ｗ各相のパ
ワー素子駆動用の各ＨＶＩＣ(５０、５１、５２)に入力
される。これらのＨＶＩＣは各々の入力信号処理回路
(２、３、４)には共通の電源(３０)が接続されており、
Ｎ側の各パワー素子駆動回路(１２、１４、１６)には個
別に電源(２５、２７、２９)が接続される。
ータ駆動用インバータ装置を制御するための制御信号が
制御信号生成回路(１)で生成され、Ｕ、Ｖ、Ｗ各相のパ
ワー素子駆動用の各ＨＶＩＣ(５０、５１、５２)に入力
される。これらのＨＶＩＣは各々の入力信号処理回路
(２、３、４)には共通の電源(３０)が接続されており、
Ｎ側の各パワー素子駆動回路(１２、１４、１６)には個
別に電源(２５、２７、２９)が接続される。
【００２９】一方、Ｕ相のＨＶＩＣ(５０)内のＰ側のパ
ワー素子駆動回路(１１)へは、Ｎ側のパワー素子駆動回
路(１２)の電源(２５)から、ダイオード(４０)およびコ
ンデンサ(４３)よりなるブートストラップ回路を通じて
給電される。他のＶ、Ｗ相のＨＶＩＣ(５１、５２)にお
いても同様に給電される。
ワー素子駆動回路(１１)へは、Ｎ側のパワー素子駆動回
路(１２)の電源(２５)から、ダイオード(４０)およびコ
ンデンサ(４３)よりなるブートストラップ回路を通じて
給電される。他のＶ、Ｗ相のＨＶＩＣ(５１、５２)にお
いても同様に給電される。
【００３０】Ｕ、Ｖ、Ｗ相はそれぞれ共通の回路構成と
なっており、動作も同じなので、以下、代表例としてＵ
相についてその動作を詳細に示す。ＨＶＩＣ(５０)に入
力された信号は、入力信号処理回路(２)で信号処理され
た後、Ｐ側、Ｎ側別々のレベルシフト回路(３７、４６)
に入る。
なっており、動作も同じなので、以下、代表例としてＵ
相についてその動作を詳細に示す。ＨＶＩＣ(５０)に入
力された信号は、入力信号処理回路(２)で信号処理され
た後、Ｐ側、Ｎ側別々のレベルシフト回路(３７、４６)
に入る。
【００３１】Ｎ側レベルシフト回路(４６)に入力される
信号は、電源(３０)の負極性側(ＧＮＤ)を基準電位とし
た電圧振幅の信号であり、その信号を、電源(２５)の負
極側を基準電位とした電圧振幅の信号にレベルシフトす
る。そして、Ｐ側レベルシフト回路(３７)は、入力され
た信号を、コンデンサ(４３)の負極性側を基準電位とし
た電圧振幅の信号にレベルシフトする。
信号は、電源(３０)の負極性側(ＧＮＤ)を基準電位とし
た電圧振幅の信号であり、その信号を、電源(２５)の負
極側を基準電位とした電圧振幅の信号にレベルシフトす
る。そして、Ｐ側レベルシフト回路(３７)は、入力され
た信号を、コンデンサ(４３)の負極性側を基準電位とし
た電圧振幅の信号にレベルシフトする。
【００３２】図１のＮ端子からＵ、Ｗ相のパワー素子へ
の径路の中に、パッケージに存在する寄生インダクタン
スをＬ７、Ｌ８として回路図に図示している。この電力
半導体装置がスイッチング動作を行うと、モータの負荷
電流が前述の寄生インダクタンスに流れて、負荷電流の
スイッチング時のdi/dtにより電圧が発生し、Ｕ、Ｖ、
Ｗ各相のＮ側に接続されている電源(２５、２７、２９)
の負極性側や、パワー素子(３２、３４、３６)のエミッ
タ端子側やＨＶＩＣ(５０、５１、５２)のＮ側パワー素
子駆動回路(１２、１４、１６)のＧＮＤ側の各々のノー
ドで電位差が生じる。
の径路の中に、パッケージに存在する寄生インダクタン
スをＬ７、Ｌ８として回路図に図示している。この電力
半導体装置がスイッチング動作を行うと、モータの負荷
電流が前述の寄生インダクタンスに流れて、負荷電流の
スイッチング時のdi/dtにより電圧が発生し、Ｕ、Ｖ、
Ｗ各相のＮ側に接続されている電源(２５、２７、２９)
の負極性側や、パワー素子(３２、３４、３６)のエミッ
タ端子側やＨＶＩＣ(５０、５１、５２)のＮ側パワー素
子駆動回路(１２、１４、１６)のＧＮＤ側の各々のノー
ドで電位差が生じる。
【００３３】ところが、Ｎ側のパワー素子駆動回路１２
のＧＮＤ(つまり各相のＮ側電位)と入力信号処理回路２
のＧＮＤとは、レベルシフト回路(４６)で電気的に絶縁
されているため、入力信号処理回路(２)の電源(３０)の
負電極が接続されているＨＶＩＣ(５０)のＧＮＤノード
は、パワー素子動作時のＮ側電位変動の影響を受けない
ので、誤動作は起こらない。他のＨＶＩＣについても同
様のことがいえる。
のＧＮＤ(つまり各相のＮ側電位)と入力信号処理回路２
のＧＮＤとは、レベルシフト回路(４６)で電気的に絶縁
されているため、入力信号処理回路(２)の電源(３０)の
負電極が接続されているＨＶＩＣ(５０)のＧＮＤノード
は、パワー素子動作時のＮ側電位変動の影響を受けない
ので、誤動作は起こらない。他のＨＶＩＣについても同
様のことがいえる。
【００３４】実施形態２
図２に本発明の第２実施形態を示す。この図２において
は、図１と同様にＵ、Ｖ、Ｗ各相とも同じ機能を持つた
めＵ相のみを示している。この図２では、レベルシフト
回路(３７、４６)の後段にロジックフイルタ・ＲＳラッ
チ回路(７１、７２)を挿入している。
は、図１と同様にＵ、Ｖ、Ｗ各相とも同じ機能を持つた
めＵ相のみを示している。この図２では、レベルシフト
回路(３７、４６)の後段にロジックフイルタ・ＲＳラッ
チ回路(７１、７２)を挿入している。
【００３５】パワー素子の動作により、電源(２５)およ
びコンデンサ(４３)の端子電圧が変動するが、急激な電
圧変動があると、それらの端子電圧を受けるレベルシフ
ト回路(４６、３７)が誤動作する。ロジックフイルタ・
ＲＳラッチ回路(７１、７２)は、レベルシフト回路より
出力される誤信号を除去することでパワー素子の誤動作
を避ける。
びコンデンサ(４３)の端子電圧が変動するが、急激な電
圧変動があると、それらの端子電圧を受けるレベルシフ
ト回路(４６、３７)が誤動作する。ロジックフイルタ・
ＲＳラッチ回路(７１、７２)は、レベルシフト回路より
出力される誤信号を除去することでパワー素子の誤動作
を避ける。
【００３６】実施形態３
図３に本発明の第３実施形態を示す。この図３では、レ
ベルシフト回路の前段に電流パルス列変換回路(７３)を
挿入している。入力信号処理回路(２)よりの電圧振幅信
号を、レベルシフト回路(３７、４６)が扱うと、レベル
シフト回路の動作時の消費電流が大きくなる。そこで、
前記電圧振幅信号を、電流パルス列変換回路(７３)に
て、電圧振幅信号からパルス信号に変換し、そのパルス
信号に対してレベルシフト回路がレベルシフトする。こ
の回路構成では、レベルシフト回路での消費電流を低減
できる。
ベルシフト回路の前段に電流パルス列変換回路(７３)を
挿入している。入力信号処理回路(２)よりの電圧振幅信
号を、レベルシフト回路(３７、４６)が扱うと、レベル
シフト回路の動作時の消費電流が大きくなる。そこで、
前記電圧振幅信号を、電流パルス列変換回路(７３)に
て、電圧振幅信号からパルス信号に変換し、そのパルス
信号に対してレベルシフト回路がレベルシフトする。こ
の回路構成では、レベルシフト回路での消費電流を低減
できる。
【００３７】実施形態４
図４に本発明の第４実施形態を示す。この図４では、図
３の電流パルス列変換回路(７３)に換えて電流パルス結
変換・パルス印加回路(７４)を用いている。ＯＮまたは
ＯＦＦの状態を伝達するレベルシフト回路(３７、４６)
をＯＮまたはＯＦＦ状態に保持する間、電流パルス列変
換・パルス印加回路(７４)よりパルス信号を周期的にレ
ベルシフト回路(３７、４６)に入力するようにしてい
る。これにより、パワー素子の動作により電源(２５)お
よびコンデンサ(４３)の端子電圧が変動しても、レベル
シフト回路(４６、３７)での誤動作を防止できる。
３の電流パルス列変換回路(７３)に換えて電流パルス結
変換・パルス印加回路(７４)を用いている。ＯＮまたは
ＯＦＦの状態を伝達するレベルシフト回路(３７、４６)
をＯＮまたはＯＦＦ状態に保持する間、電流パルス列変
換・パルス印加回路(７４)よりパルス信号を周期的にレ
ベルシフト回路(３７、４６)に入力するようにしてい
る。これにより、パワー素子の動作により電源(２５)お
よびコンデンサ(４３)の端子電圧が変動しても、レベル
シフト回路(４６、３７)での誤動作を防止できる。
【００３８】実施形態５
図５に本発明の第５実施形態を示す。図１にて用いたハ
ーフブリッジ構成の３個のＨＶＩＣ(５０、５１、５２)
を図５では、１個のＨＶＩＣ(５３)に集積化している。
ーフブリッジ構成の３個のＨＶＩＣ(５０、５１、５２)
を図５では、１個のＨＶＩＣ(５３)に集積化している。
【００３９】実施形態６
図６に本発明の第６実施形態を示す。この図６では、Ｈ
ＶＩＣ内のパワー素子駆動／保護回路(１１Ａ、１２Ａ)
から出力される異常信号を上位の制御回路へ伝達するた
めのＰ側、Ｎ側のＦｏ(フォルト)信号出力端子を追加し
ている。このパワー素子駆動／保護回路は図１等にある
パワー素子駆動回路(１１、１２)に、パワー素子での短
絡、過負荷、過電圧、過温度などを検知して異常信号を
出力できる保護回路を付加したものである。
ＶＩＣ内のパワー素子駆動／保護回路(１１Ａ、１２Ａ)
から出力される異常信号を上位の制御回路へ伝達するた
めのＰ側、Ｎ側のＦｏ(フォルト)信号出力端子を追加し
ている。このパワー素子駆動／保護回路は図１等にある
パワー素子駆動回路(１１、１２)に、パワー素子での短
絡、過負荷、過電圧、過温度などを検知して異常信号を
出力できる保護回路を付加したものである。
【００４０】前記Ｆｏ信号を出力するための信号伝達径
路に、前記異常信号を、所望のレベルにシフトさせるレ
ベルシフト回路(７６、７９)と、電流パルス列変換回路
(７７、８０)を設けている。この電流パルス列変換回路
は図３で用いた電流パルス列変換回路(７３)と同じ機能
をなすものである。
路に、前記異常信号を、所望のレベルにシフトさせるレ
ベルシフト回路(７６、７９)と、電流パルス列変換回路
(７７、８０)を設けている。この電流パルス列変換回路
は図３で用いた電流パルス列変換回路(７３)と同じ機能
をなすものである。
【００４１】この場合も、Ｎ極側の電源(２５)およびＰ
側のコンデンサ(４３)の電位変動により誤動作すること
があるので、レベルシフト回路(７６、７９)の後段にロ
ジックフイルタ・ＲＳラッチ回路(７５、７８)を設けて
いる。このロジックフイルタ・ＲＳラッチ回路も図２で
用いたものと同じである。
側のコンデンサ(４３)の電位変動により誤動作すること
があるので、レベルシフト回路(７６、７９)の後段にロ
ジックフイルタ・ＲＳラッチ回路(７５、７８)を設けて
いる。このロジックフイルタ・ＲＳラッチ回路も図２で
用いたものと同じである。
【００４２】
【発明の効果】請求項１の発明は、入力信号処理回路
と、Ｐ側およびＮ側の駆動回路の間にレベルシフト回路
を挿入したことにより、Ｎ側(ローサイド)のＧＮＤ線に
ノイズなどが重畳しても、入力信号処理回路のＧＮＤ線
とを電気的に絶縁されているため、ノイズによる入力信
号処理回路からの信号を誤認識する誤動作を防止でき
る。
と、Ｐ側およびＮ側の駆動回路の間にレベルシフト回路
を挿入したことにより、Ｎ側(ローサイド)のＧＮＤ線に
ノイズなどが重畳しても、入力信号処理回路のＧＮＤ線
とを電気的に絶縁されているため、ノイズによる入力信
号処理回路からの信号を誤認識する誤動作を防止でき
る。
【００４３】請求項２の発明は、入力信号処理回路の電
源線と、Ｐ側およびＮ側の駆動回路の電源線とを電気的
に絶縁したものであり、その場合は、絶縁されている電
源回路はブートストラップ回路ではなく、トランスなど
により構成されめるため、ブートストラップ回路特有
の、初期充電や制御方式の制約などの問題がなく、トラ
ンス方式との混合なので、ノイズによる誤動作のレベル
を抑えながら低コストの方式を選択できる。
源線と、Ｐ側およびＮ側の駆動回路の電源線とを電気的
に絶縁したものであり、その場合は、絶縁されている電
源回路はブートストラップ回路ではなく、トランスなど
により構成されめるため、ブートストラップ回路特有
の、初期充電や制御方式の制約などの問題がなく、トラ
ンス方式との混合なので、ノイズによる誤動作のレベル
を抑えながら低コストの方式を選択できる。
【００４４】請求項３の発明は、入力信号処理回路と、
Ｐ側およびＮ側の駆動回路とで全ての電源線を電気的に
絶縁したものであり、その場合は、絶縁されている電源
回路はブートストラップ回路ではなく、トランスなどに
より構成され、その結果、ブートストラップ回路特有
の、初期充電や制御方式の制約などの問題がなく、安定
した動作が期待できる。
Ｐ側およびＮ側の駆動回路とで全ての電源線を電気的に
絶縁したものであり、その場合は、絶縁されている電源
回路はブートストラップ回路ではなく、トランスなどに
より構成され、その結果、ブートストラップ回路特有
の、初期充電や制御方式の制約などの問題がなく、安定
した動作が期待できる。
【００４５】請求項４の発明は、入力信号処理回路に対
して外部より、Ｐ側とＮ側のパワー素子を同時にＯＮさ
せるような誤信号が入力された場合に、この信号を無効
にするような機能を持つインターロック回路を備えるの
で、Ｐ／Ｎのパワー素子の短絡を防止できる。
して外部より、Ｐ側とＮ側のパワー素子を同時にＯＮさ
せるような誤信号が入力された場合に、この信号を無効
にするような機能を持つインターロック回路を備えるの
で、Ｐ／Ｎのパワー素子の短絡を防止できる。
【００４６】請求項５の発明は、レベルシフト回路の後
段に、ロジックフイルタおよびＲＳラッチ回路を備えた
ので、電源およびＧＮＤ電位の変動に起因してレベルシ
フト回路から出力される誤信号を除去できる。
段に、ロジックフイルタおよびＲＳラッチ回路を備えた
ので、電源およびＧＮＤ電位の変動に起因してレベルシ
フト回路から出力される誤信号を除去できる。
【００４７】請求項６の発明は、入力信号処理回路より
出力される電圧振幅信号を電流パルス列に変換するため
の電流パルス列変換回路を、前記入力信号処理回路の後
段に接続したので、レベルシフト回路での消費電流を低
減できる。
出力される電圧振幅信号を電流パルス列に変換するため
の電流パルス列変換回路を、前記入力信号処理回路の後
段に接続したので、レベルシフト回路での消費電流を低
減できる。
【００４８】請求項７の発明は、レベルシフト回路をＯ
ＮまたはＯＦＦ状態に保持する間、パルス信号を周期的
にレベルシフト回路に入力するパルス印加機能を上記電
流パルス列変換回路に備えたので、パワー素子の動作に
より電源などの端子電圧が変動しても、レベルシフト回
路での誤認識を防止でき、誤動作がなくなる。
ＮまたはＯＦＦ状態に保持する間、パルス信号を周期的
にレベルシフト回路に入力するパルス印加機能を上記電
流パルス列変換回路に備えたので、パワー素子の動作に
より電源などの端子電圧が変動しても、レベルシフト回
路での誤認識を防止でき、誤動作がなくなる。
【００４９】請求項８の発明は、Ｐ側、Ｎ側のパワー素
子の短絡、過負荷、過電圧などの異常を検知する保護回
路を備え、この回路からの検知信号を第２のレベルシフ
ト回路を通じて外部の制御回路へ出力するようにしたの
で、パワー素子での異常を確実に検知でき故障を回避で
きる。
子の短絡、過負荷、過電圧などの異常を検知する保護回
路を備え、この回路からの検知信号を第２のレベルシフ
ト回路を通じて外部の制御回路へ出力するようにしたの
で、パワー素子での異常を確実に検知でき故障を回避で
きる。
【００５０】請求項９の発明は、上記保護回路より出力
される電圧振幅信号を電流パルス列に変換するための電
流パルス列変換回路を、第２のレベルシフト回路の前段
に備えたので、第２のレベルシフト回路での消費電流を
低減できる。
される電圧振幅信号を電流パルス列に変換するための電
流パルス列変換回路を、第２のレベルシフト回路の前段
に備えたので、第２のレベルシフト回路での消費電流を
低減できる。
【００５１】請求項１０の発明は、電源およびＧＮＤ電
位の変動に起因して第２のレベルシフト回路から出力さ
れる誤信号を除去するために、第２のレベルシフト回路
の後段に、ロジックフイルタおよびＲＳラッチ回路を備
えたので、電源およびＧＮＤ電位の変動に起因してレベ
ルシフト回路から出力される誤信号を除去できる。
位の変動に起因して第２のレベルシフト回路から出力さ
れる誤信号を除去するために、第２のレベルシフト回路
の後段に、ロジックフイルタおよびＲＳラッチ回路を備
えたので、電源およびＧＮＤ電位の変動に起因してレベ
ルシフト回路から出力される誤信号を除去できる。
【００５２】請求項１１の発明は、Ｐ側、Ｎ側の組みの
駆動回路を１つの電力用半導体装置に複数個集積したの
で、実装基板面積の縮小により低コスト化が図れる。
駆動回路を１つの電力用半導体装置に複数個集積したの
で、実装基板面積の縮小により低コスト化が図れる。
【図１】 本発明の電力半導体装置の第１実施形態を示
した回路図
した回路図
【図２】 本発明の電力半導体装置の第２実施形態を示
した回路図
した回路図
【図３】 本発明の電力半導体装置の第３実施形態を示
した回路図
した回路図
【図４】 本発明の電力半導体装置の第４実施形態を示
した回路図
した回路図
【図５】 本発明の電力半導体装置の第５実施形態を示
した回路図
した回路図
【図６】 本発明の電力半導体装置の第６実施形態を示
した回路図
した回路図
【図７】 Ｐ側およびＮ側パワー素子駆動回路への給電
にブートストラップ電源を用いた回路図
にブートストラップ電源を用いた回路図
【図８】 Ｐ側パワー素子駆動回路の給電にのみブート
ストラップ電源を用いた回路図
ストラップ電源を用いた回路図
【図９】 Ｐ側およびＮ側パワー素子駆動回路への給電
にそれぞれ独立電源を用いた回路図
にそれぞれ独立電源を用いた回路図
【図１０】 従来のディスクリート部品を用いた場合の
電力用半導体の回路図
電力用半導体の回路図
【図１１】 図１０の電力用半導体を従来のハーフブリ
ッジ構成のＨＶＩＣで置き換えた回路図
ッジ構成のＨＶＩＣで置き換えた回路図
【図１２】 図１１の回路構成に含まれる寄生インダク
タンスを示した回路図
タンスを示した回路図
【図１３】 電力半導体装置を基板に実装した場合の実
装図
装図
【図１４】 電力半導体装置の動作時の電流径路を示し
た図
た図
【図１５】 電力半導体装置の動作時の電流径路を示し
た図
た図
１ 制御信号生成回路、２〜４ 入力信号処理回路、１
１〜１６ パワー素子駆動回路、１１Ａ、１２Ａ パワ
ー素子駆動／保護回路、１７〜２２ パワー素子、２３
Ｐ−Ｎ電源、２５、２７、２９ Ｎ側駆動電源、３０
入力信号処理回路電源、３１〜３６ フリーホイール
ダイオード、３７〜３９ Ｐ側用レベルシフト回路、４
６〜４８ Ｎ側用レベルシフト回路、５０〜５３ ＨＶ
ＩＣ、７１、７２、７５、７８ ロジックフイルタとＲ
Ｓラッチ回路、７３、７７、８０電流パルス列変換回
路、７６、７９ レベルシフト回路、６０ 負荷、５４
Ｎ電極、５５ 基板、Ｌ 寄生インダクタンス
１〜１６ パワー素子駆動回路、１１Ａ、１２Ａ パワ
ー素子駆動／保護回路、１７〜２２ パワー素子、２３
Ｐ−Ｎ電源、２５、２７、２９ Ｎ側駆動電源、３０
入力信号処理回路電源、３１〜３６ フリーホイール
ダイオード、３７〜３９ Ｐ側用レベルシフト回路、４
６〜４８ Ｎ側用レベルシフト回路、５０〜５３ ＨＶ
ＩＣ、７１、７２、７５、７８ ロジックフイルタとＲ
Ｓラッチ回路、７３、７７、８０電流パルス列変換回
路、７６、７９ レベルシフト回路、６０ 負荷、５４
Ｎ電極、５５ 基板、Ｌ 寄生インダクタンス
Claims (11)
- 【請求項１】 モータ等の誘導性負荷を駆動する電力変
換装置におけるＰ側おびＮ側の駆動用パワー素子の双方
の制御を同時に行う機能を有する電力用半導体装置にお
いて、 パワー素子駆動回路へ駆動信号を供給する入力信号処理
回路と、Ｐ側およびＮ側の駆動回路の間にレベルシフト
回路を挿入して、Ｐ側およびＮ側の駆動回路のＧＮＤ線
と、入力信号処理回路のＧＮＤ線とを電気的に絶縁した
ことを特徴とする電力用半導体装置。 - 【請求項２】 入力信号処理回路の電源線と、Ｐ側およ
びＮ側の駆動回路の電源線とを電気的に絶縁した請求項
１記載の電力用半導体装置。 - 【請求項３】 入力信号処理回路と、Ｐ側およびＮ側の
駆動回路とで全ての電源線を電気的に絶縁した請求項１
記載の電力用半導体装置。 - 【請求項４】 入力信号処理回路に対して外部より、Ｐ
側とＮ側のパワー素子を同時にＯＮさせるような誤信号
が入力された場合に、この信号を無効にするような機能
を持つインターロック回路を内部に含む請求項１〜３の
いずれかに記載の電力用半導体装置。 - 【請求項５】 電源およびＧＮＤ電位の変動に起因して
レベルシフト回路から出力される誤信号を除去するため
に、レベルシフト回路の後段に、ロジックフイルタおよ
びＲＳラッチ回路を備えた請求項１〜４のいずれかに記
載の電力用半導体装置。 - 【請求項６】 入力信号処理回路より出力される電圧振
幅信号を電流パルス列に変換するための電流パルス列変
換回路を、前記入力信号処理回路の後段に接続した請求
項１〜５のいずれかに記載の電力用半導体装置。 - 【請求項７】 レベルシフト回路をＯＮまたはＯＦＦ状
態に保持する間、パルス信号を周期的にレベルシフト回
路に入力するパルス印加機能を上記電流パルス列変換回
路に備えた請求項６に記載の電力用半導体装置。 - 【請求項８】 Ｐ側、Ｎ側のパワー素子の短絡、過負
荷、過電圧などの異常を検知する保護回路を備え、この
回路からの検知信号を第２のレベルシフト回路を通じて
外部の制御回路へ出力する請求項１〜７のいずれかに記
載の電力用半導体装置。 - 【請求項９】 上記保護回路より出力される電圧振幅信
号を電流パルス列に変換するための電流パルス列変換回
路を、前記第２のレベルシフト回路の前段に備えた請求
項８に記載の電力用半導体装置。 - 【請求項１０】 電源およびＧＮＤ電位の変動に起因し
て第２のレベルシフト回路から出力される誤信号を除去
するために、第２のレベルシフト回路の後段に、ロジッ
クフイルタおよびＲＳラッチ回路を備えた請求項８また
は９に記載の電力用半導体装置。 - 【請求項１１】 Ｐ側、Ｎ側の組みの駆動回路を１つの
電力用半導体装置に複数個集積した請求項１〜１０のい
ずれかに記載の電力用半導体装置。
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