JP2003188258A - トリミング素子、半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 安定且つ容易にフューズ溶断を可能にし、半
導体集積回路等に搭載されるトリミング素子の高信頼性
化を図る。 【解決手段】 半導体基体３１上に絶縁膜３２を介し
て、多結晶シリコンよりも溶断しやすい導電性膜、例え
ばＧｅを含む導電性膜２７からなるフューズＦａを形成
してトリミング素子２２を構成する。或いは電磁誘導を
生じる１次側、２次側インダクタンス素子とフューズか
らなるトリミング素子を構成する。或いは切断箇所にｐ
ｎ接合を有するフューズを形成してトリミング素子を構
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トリミング素子、
このトリミング素子を有する半導体装置及びその製造方
法に関する。

【０００２】

【従来の技術】半導体集積回路（ＩＣ）の高精度化技術
として、レーザカット、アルミニウム（Ａｌ）膜や多結
晶シリコン膜によるフューズ、ツェナザップ等を用いた
トリミング技術が知られている。フューズによるトリミ
ングは、トランジスタ、抵抗等ＩＣに搭載される素子を
形成する工程の兼用でフューズが同時形成できること、
現有の素子測定装置でフューズの溶断が可能であること
等から有用なトリミング技術として採用されている。

【０００３】図２０〜図２２は、多結晶シリコン膜で形
成したフューズによる簡単な抵抗トリミング方法の一例
を示す。図２０は半導体装置、いわゆる半導体集積回路
に搭載されている抵抗素子Ｒに対してトリミング用のフ
ューズｆ〔ｆ₁ 、ｆ₂ 〕を接続したトリミング回路であ
る。端子ｔ₁ 及びｔ₂ 間に接続された抵抗素子Ｒは、主
抵抗部ｒ₁ とトリミングに供される複数、この例では２
つの調整用抵抗部ｒ₂、ｒ₃ とからなり、例えば多結晶
シリコン膜で形成される。各調整用抵抗部ｒ₂、ｒ₃ に
並列に多結晶シリコンで形成されたフューズｆ₁ 、ｆ₂
が接続され、各フューズｆ₁ 、ｆ₂ の両端に対応してト
リミング用パッド３、４及び５が接続される。なお、端
子ｔ₁ 、ｔ₂ は半導体集積回路における他の素子等に接
続される。

【０００４】フューズｆ〔ｆ₁ 、ｆ₂ 〕は、図２１及び
図２２に示すように、抵抗素子Ｒが形成された半導体基
体１１上に形成される。即ち、半導体基体１１の一主面
上に例えば酸化シリコン膜１２を介して所定の大きさに
パターニングされたフューズ本体となる多結晶シリコン
膜１３が形成される。多結晶シリコン膜１３は、中央部
にくびれ部（ポイント部）Ｚを有して形成される。この
多結晶シリコン膜１３を被覆するように絶縁膜、例えば
窒化シリコン（Ｓｉ₃ Ｎ₄ ）膜１４が形成され、窒化シ
リコン膜１４に形成したコンタクト孔１５を介して多結
晶シリコン膜１３の両端部に電極、例えばＡｌ電極１
６、１７が接続される。このＡｌ電極１６及び１７は、
図２０のフューズｆ₁ 、ｆ₂ の各両端子に相当する。こ
の様にして、多結晶シリコン膜によるフューズｆ₁ 、ｆ
₂ が構成される。

【０００５】このフューズｆ₁ ，ｆ₂ を用いて抵抗素子
Ｒのトリミングが行われる。トリミングを行わない状態
においては、多結晶シリコンのフューズｆ₁ 、ｆ₂ の抵
抗が調整用抵抗部ｒ₂ 、ｒ₃ に比べて非常に小さいた
め、調整用抵抗部ｒ₂ 、ｒ₃ がバイパスされて抵抗素子
（合成抵抗）Ｒ＝ｒ₁ となる。トリミングを行う場合、
例えば抵抗Ｒ＝ｒ₁ ＋ｒ₂ ＋ｒ₃ とするときには、トリ
ミングパッド３、４及び４、５を用いて所要の電極を印
加し、調整用抵抗部ｒ₁ 、ｒ₂ に夫々並列接続されたフ
ューズｆ₁ 、ｆ₂ に電流を流して溶断する。溶断された
フューズｆ₁ 、ｆ ₂ は永久的にオープン状態になる。従
って、電流はフューズｆ₁ 、ｆ₂ には流れなくなり、Ｒ
＝ｒ₁ ＋ｒ₂ ＋ｒ₃ とすることができる。

【０００６】

【発明が解決しようとする課題】しかし、上述した従来
のを構成する多結晶シリコンによるフューズからなるト
リミング素子では、そのフューズを溶断させるのに必要
な印加電圧が十数Ｖ、数十ｍＡと大きく、安定且つ容易
に溶断させることが困難であった。

【０００７】また、図２１、図２２に示した従来のフュ
ーズｆ₁ 、ｆ₂ では、多結晶シリコン膜１３のパターニ
ング工程における例えば露光条件等で、パターニング後
のポイント部Ｚの寸法がばらつくと、溶断させるのに必
要な印加電圧、電流がばらつき、トリミング歩留りが悪
くなるという問題があった。

【０００８】本発明は、上述の点に鑑み、安定且つ容易
にフューズを溶断させることを可能にし、高信頼性トリ
ミングを実現できるトリミング素子、及びこのトリミン
グ素子を備えた半導体装置とその製造方法を提供するも
のである。

【０００９】

【課題を解決するための手段】本発明に係るトリミング
素子は、フューズが多結晶シリコンよりも溶断しやすい
導電性膜で形成した構成とする。この導電性膜として
は、熱伝導率がＳｉよりも小さく、融点がＳｉよりも低
く、原子間結合エネルギーがＳｉーＳｉのそれよりも小
さい元素、例えばＧｅ含む導電性物質で形成することが
できる。本発明のトリミング素子では、フューズが多結
晶シリコンよりも溶断しやすい導電性膜で形成されるの
で、熱伝導率低下による低熱で発熱効率が向上し、低融
点、更に原子間結合エネルギーの低下等により、トリミ
ング時に安定して且つ容易にフューズの溶断が可能にな
る。

【００１０】本発明に係るトリミング素子は、電磁誘導
を生じる１次側インダクタンス素子および２次側インダ
クタンス素子と、フューズとを有し、フューズが２次側
インダクタンス素子に直列に接続された構成とする。本
発明のトリミング素子では、トリミング時に１次側イン
ダクタンス素子に電圧Ｖ₁ を印加すると、１次、２次イ
ンダクタンス素子による誘導起電力が発生し、直列接続
された２次側インダクタンス素子及びフューズの両端間
にＶ₁ より大きい電圧Ｖ₂ が発生する。このインダクタ
ンス素子による誘導起電力を利用することで、低電圧で
トリミングに必要な大電圧を発生させることができ、フ
ューズが容易に溶断される。

【００１１】本発明に係るトリミング素子は、フューズ
となる導電性膜にｐｎ接合が形成された構成とする。本
発明のトリミング素子では、フューズとなる導電性膜に
ｐｎ接合が形成されるので、トリミング時にフューズに
逆方向電圧を印加すると、ｐｎ接合面が発熱しこの部分
でフューズが容易に溶断される。

【００１２】本発明に係る半導体装置は、少なくともヘ
テロ接合バイポーラトランジスタとトリミング素子を有
し、トリミング素子のフューズがヘテロ接合バイポーラ
トランジスタのベース領域と同層で形成されると共に、
多結晶シリコンよりも溶断しやすい上記導電性膜で形成
された構成とする。本発明の半導体装置では、トリミン
グ素子のフューズが多結晶シリコンよりも溶断しやすい
導電性膜で形成されるので、フューズが容易に溶断さ
れ、トリミング調整の容易化が図られる。フューズの導
電性膜とヘテロ接合バイポーラトランジスタのベース領
域が同層で形成されるので、工程を追加せずにトリミン
グ素子を搭載した半導体装置の製造が可能になる。

【００１３】本発明に係る半導体装置の製造方法は、ト
リミング素子のフューズとヘテロ接合バイポーラトラン
ジスタのベース領域とを同層で形成する工程と、フュー
ズを多結晶シリコンよりも溶断しやすい上記導電性膜で
形成する工程と有する。本発明では、トリミング素子の
フューズとヘテロ接合バイポーラトランジスタのベース
領域とを同層で形成する工程を有するので、工程の簡素
化が図られる。また、フューズを多結晶シリコンよりも
溶断しやすい上記導電性膜で形成する工程を有するの
で、容易にフューズを溶断できるトリミング素子を形成
することが可能になる。従って、高信頼性トリミング素
子を具備する半導体装置の製造を可能にする。

【００１４】本発明に係る半導体装置は、電磁誘導を生
じる１次側インダクタンス素子及び２次側インダクタン
ス素子と、フューズとを有し、フューズが２次側インダ
クタンス素子に直列接続されてなるトリミング素子を有
した構成とする。本発明の半導体装置では、１次、２次
インダクタンス素子による電磁誘導、いわゆる誘導起電
力を利用したトリミング素子を有するので、低電圧印加
でトリミング素子のフューズ溶断が可能になり、低印加
電圧でのトリミング調整が可能になる。

【００１５】本発明に係る半導体装置は、トリミング素
子を有し、このトリミング素子のフューズが導電性膜か
らなり、その導電性膜にｐｎ接合を形成した構成とす
る。本発明の半導体装置では、トリミング素子を構成す
るフューズを、ｐｎ接合を有した導電性膜で形成するの
で、トリミング時にフューズに逆方向電圧の印加で、ｐ
ｎ接合面が発熱しこの部分でフューズが容易に溶断され
る。従って、トリミング調整の容易化が図られる。

【００１６】本発明に係る半導体装置の製造方法は、半
導体基体上に絶縁膜を介して半導体膜による導電性膜を
形成し、この導電性膜に選択的にドナー不純物とアクセ
プタ不純物を導入してｐｎ接合を形成してトリミング素
子のフューズを形成する。本発明では、半導体膜による
導電性膜に選択的にドナー不純物とアクセプタ不純物を
導入してｐｎ接合を形成してトリミング素子のフューズ
を形成するので、半導体装置に搭載される他の素子と工
程を兼用して容易に溶断しやすいフューズを形成でき
る。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００１８】図１は、本発明の半導体装置、いわゆる半
導体集積回路におけるトリミング回路の一実施の形態を
示す。本例では半導体集積回路に搭載されている抵抗素
子のトリミングに適用した場合である。図２及び図３
は、本発明に係るトリミング素子の一実施の形態を示
す。

【００１９】図１のトリミング回路２１において、端子
ｔ₁ 及び端子ｔ₂ 間の接続された抵抗素子Ｒは、主抵抗
部ｒ₁ とトリミングされる複数、本例では前述と同様に
２つの調整用抵抗部ｒ₂ 、ｒ₃ とからなり、多結晶シリ
コン膜で形成される。各調整用抵抗部ｒ₂ 、ｒ₃ には、
これらに並列に後述するフューズＦａ〔Ｆａ₁ ，Ｆ
ａ ₂ 〕からなるトリミング素子２２〔２２₁ 、２２₂ 〕
が接続され、各フューズＦａ₁ 、Ｆａ₂ の両端に対応し
てトリミング用パッド２３、２４及び２５が接続され
る。端子ｔ₁ 、端子ｒ₂ は半導体集積回路における他の
素子等に接続される。

【００２０】本実施の形態に係るトリミング素子２２
は、図２及び図３に示すように、多結晶シリコンよりも
溶断しやすい導電性膜２７で形成したフューズＦａ〔Ｆ
ａ₁ 、Ｆａ₂ ）を有して成る。

【００２１】即ち、抵抗素子Ｒが形成された半導体基
体、本例ではシリコン基体３１の一主面上に絶縁膜３２
を形成し、この絶縁膜３２上に多結晶シリコンよりも溶
断しやすい導電性膜２７によるフューズＦａ〔Ｆａ₁ 、
Ｆａ₂ 〕を形成する。フューズＦａは、いわゆるフュー
ズ本体領域２７Ａ（図２の斜線部分）とコンタクト領域
２７Ｂ₁ 、２７Ｂ₂ を有して成る。フューズ本体領域２
７Ａの中央には、溶断されやすいようにくぶれ部２７Ｃ
が形成されている。そして、導電性膜２７を被覆するよ
うに全面に絶縁膜、例えばシリコン窒化膜２８が形成さ
れ、フォトリソグラフィ技術及びＲＩＥ（反応性イオン
エッチング）等のエッチング技術を用いてシリコン窒化
膜２８に形成したコンタクト孔２８ａ，２８ｂを通し
て、フューズＦａのコンタクト領域２７Ｂ₁ 、２７Ｂ₂
にそれぞれ接続する電極２９及び３０が形成される。

【００２２】この導電性膜２７は、例えば、熱伝導率が
Ｓｉよりも小さく、融点がＳｉよりも低く、原子間結合
エネルギーがＳｉーＳｉのそれよりも小さい元素を含む
導電性物質、例えばＧｅ含む導電性物質で形成すること
ができる。Ｇｅを含む導電性物質の膜、即ち導電性膜２
７としては、Ｓｉ1ー_X Ｇｅ_X 膜（但し、０．１５＜Ｘ＜
０．３０を可とする）を用いるができる。

【００２３】Ｇｅは熱伝導率が６７ｗ／ｍＫであり、Ｓ
ｉの１６８ｗ／ｍＫよりも小さい。また、融点において
も、Ｇｅは９５８．５℃であり、Ｓｉの１４１４℃より
も低い。原子間結合エネルギーにおいても、ＧｅーＧｅ
が６５ｋｃａｌ／ｍｏｌであり、ＳｉーＳｉの７６ｋｃ
ａｌ／ｍｏｌよりも小さい。

【００２４】本実施の形態のトリミング素子２２を用い
て抵抗素子Ｒのトリミング方法を説明する。トリミング
を行わない状態においては、フューズＦａ₁ 、Ｆａ₂ の
抵抗が調整用抵抗部ｒ₂ 、ｒ₃ に比べて非常に小さいた
め、調整用抵抗部ｒ₂ 、ｒ₃ がバイパスされて抵抗素子
（合成抵抗）Ｒ＝ｒ₁ となる。トリミングを行う場合
は、トリミング用パッド２３と２４、又は／及びトリミ
ング用パッド２４と２５を通じてフューズＦａ₁ 又は／
及びＦａ₂ の両端の電極２９、３０間に所要の電圧を印
加することにより、フューズＦａ₁ 又は／及びＦａ₂ の
中央が溶断され、抵抗素子Ｒのトリミングが行われる。
例えば、調整用抵抗部ｒ₂ のトリミングでは、トリミン
グ後、溶断されたフューズＦａ₁ はオープンになるた
め、端子ｔ₁ と端子ｔ₂ 間の合成抵抗Ｒは、ｒ₁ ＋ｒ₂
となり、トリミング前の合成抵抗Ｒ＝ｒ₁ に対しｒ₂ 分
が微調整されたことになる。調整用抵抗部ｒ₃ のトリミ
ングでは、トリミング後、溶断されたフューズＦａ ₂ は
オープンになるため、端子ｔ₁ と端子ｔ₂ 間の合成抵抗
Ｒは、Ｒ＝ｒ₁ ＋ｒ ₃ となり、トリミング前の合成抵抗
Ｒ＝ｒ₁ に対しｒ₃ 分が微調整されたことになる。調整
用抵抗部ｒ₂ 、ｒ₃ のトリミングでは、トリミング後、
溶断されたフューズＦａ₁ 、Ｆａ₂ がオープンになるた
め、端子ｔ₁ と端子ｔ₂ 間の合成抵抗Ｒは、Ｒ＝ｒ₁ ＋
ｒ₂ ＋ｒ₃ となり、トリミング前の合成抵抗Ｒ＝ｒ₁ に
対しｒ₂ 、ｒ₃ 分が微調整されたことになる。

【００２５】導電性膜２７にＳｉ1ー_X Ｇｅ_X 膜（０．１
５＜Ｘ＜０．３０）を用いてフューズＦを構成したとき
は、Ｇｅの熱伝導率がＳｉより小さいため放熱しにく
く、トリミング時に電圧を印加した際、効率良く発熱さ
れることができ、溶断が容易になる。また、Ｇｅの融点
がＳｉよりも低く、原子間結合エネルギーでもＧｅーＧ
ｅ間の結合エネルギーがＳｉーＳｉ間の結合エネルギー
よりも小さいので、溶断が容易になる。

【００２６】本実施の形態に係るトリミング素子２２に
よれば、フューズＦａが多結晶シリコンよりも溶断しや
すい導電性膜、例えばＧｅを含む導電性膜から形成され
るので、容易にフューズＦａを溶断することができ、信
頼性の高いトリミング素子を実現することができる。

【００２７】次に、図４〜図７を用いて上述のトリミン
グ素子２２を搭載した本発明に係る半導体装置の一実施
の形態を、その製造方法と共に説明する。本例は、少な
くともヘテロ接合バイポーラトランジスタとトリミング
素子を有した半導体集積回路に適用した場合である。

【００２８】先ず、図４Ａに示すように、第１導電型、
例えばｐ型のシリコン基体３２を用意し、このｐ型シリ
コン基体３２上にスチーム酸化により所要膜厚のシリコ
ン酸化（ＳｉＯ₂ ）膜３３を形成する。本例では９００
℃〜１０００℃程度のスチーム酸化により、膜厚が約３
００ｎｍ程度のＳｉＯ₂ 膜３３を形成する。次いで、ヘ
テロ接合バイポーラトランジスタの形成領域４１におい
て、フォトレジストマスクを用いてシリコン酸化膜３３
に開口３３Ａを形成し、この開口を通じて第２導電型の
不純物、本例ではｎ型不純物を導入してｎｐｎトランジ
スタのコレクタとなるｎ⁺ 埋込み層３４を形成する。本
例ではフォトレジストをマスクにＲＩＥ等の既存のエッ
チング技術を用いてシリコン酸化膜３３をエッチングし
て開口３３Ａを形成し、フォトレジストマスクを除去後
に、Ｓｂ₂ Ｏ₃ 等の固相拡散ソースを用いて１１００℃
〜１２５０℃程度でＳｂ拡散を行い、ｎ⁺ 埋込み層３４
を形成する。

【００２９】次に、図４Ｂに示すように、シリコン酸化
膜３３を除去した後、基体３２上の全面に例えば抵抗率
１〜３Ω・ｃｍ程度、膜厚０．７〜１μｍ程度のｎ型の
エピタキシャル層３５を形成する。続いてこのエピタキ
シャル層３５の表面に選択酸化（ＬＯＣＯＳ）による素
子分離領域を形成するためのパッド用シリコン酸化膜３
６とシリコン窒化膜３７を形成する。本例では１０〜５
０ｎｍ程度のパッドＳｉＯ₂ 膜３６と減圧ＣＶＤ（化学
気相成長）法による５０〜７０ｎｍ程度のＳｉ ₃ Ｎ₄ 膜
３７を形成する。次に、選択酸化する領域のエピタキシ
ャル層３５、その上のパッド用シリコン酸化膜３６及び
シリコン窒化膜３７をフォトレジストマスクを介して、
ＲＩＥなどの既存のエッチング技術を用いて選択的にエ
ッチング除去する。即ち、トランジスタのアクティブ領
域とコレクタ取り出し部間の領域と、トランジスタ形成
領域４１以外の領域をエッチングする。なお、エピタキ
シャル層３５は、一部残すようにエッチングする。

【００３０】次に、図４Ｃに示すように、フォトレジス
トマスクを除去した後、スチーム酸化によりフィールド
絶縁膜、即ちＬＯＣＯＳ酸化膜３８を形成する。本例で
は９５０℃〜１１００℃程度のスチーム酸化により、膜
厚０．６〜１．２μｍ程度のＬＯＣＯＳ酸化膜３８を形
成する。次に、例えばホットリン酸によりシリコン窒化
膜３７を除去する。

【００３１】その後、フォトレジストマスク（図示せ
ず）を介してｎｐｎトランジスタのコレクタ電極取り出
し領域に対応する部分にｎ型不純物を導入し、熱処理を
行ってｎ⁺ 埋込み層３４に達するｎ⁺ コレクタ電極取り
出し領域（いわゆるプラグ領域）４０を形成する。本例
では既存のイオン注入技術によりドーズ量５×１０¹⁵〜
２×１０¹⁶ｃｍ^-2程度のリン（Ｐ）を注入し、フォトレ
ジストマスクを除去した後、９５０℃〜１１００℃程度
の熱処理を行いｎ⁺ コレクタ電極取り出し領域４０を形
成する。

【００３２】同様に、フォトレジストマスクを介してフ
ィールド絶縁膜となるＬＯＣＯＳ酸化膜３８直下の素子
分離領域に対応する部分にｐ型不純物を導入し、熱処理
してｐ⁺ 素子分離領域４４を形成する。本例ではイオン
注入技術によりドーズ量５×１０¹³〜５×１０¹⁴ｃｍ^-2
程度のボロン（Ｂ）を注入し、フォトレジストマスクを
除去した後、９００℃〜１０００℃程度の熱処理を行い
ｐ⁺ 素子分離領域４４を形成する。

【００３３】次に、エピタキシャル層３５上のシリコン
酸化膜３６を例えばＨＦ系の薬液で除去する。次いで、
トランジスタ形成領域４１側のエピタキシャル層３５及
びフューズ形成領域４２側のＬＯＣＯＳ酸化膜３８を含
む全面にｐ型のＳｉ1ー_X Ｇｅ _X 膜（但し、０．１５＜Ｘ
＜０．３０を可とする）４５及びｎ型エピタキシャル層
４６を連続して形成する。本例では例えば分子線エピタ
キシー（ＭＢＥ）、超高圧ＣＶＤ（ＵＨＶーＣＶＤ）等
の技術を用いてｐ型Ｓｉ1ー_X Ｇｅ_X 膜４５及びｎ⁺ Ｓｉ
エピタキシャル層４６を形成する。ここで、Ｓｉ1ー_X Ｇ
ｅ_X 膜４５及びｎ⁺ Ｓｉエピタキシャル層４６は、ＬＯ
ＣＯＳ酸化膜３８上では非単結晶（多結晶）として成長
する。以後、ｎ⁺ Ｓｉエピタキシャル層４６をｎ⁺ シリ
コン層という。次いで、後のサイドウォール形成時及び
ｎｐｎトランジスタのグラフトベースのイオン注入時の
マスクとなる絶縁膜４７を形成する。本例では膜厚５０
〜６０ｎｍ程度のシリコン窒化（Ｓｉ₃ Ｎ₄ ）膜４７を
減圧ＣＶＤにより形成する。

【００３４】次に、図５Ｄに示すように、シリコン窒化
膜４７上のｎｐｎトランジスタのエミッタ領域に対応す
る部分にフォトレジストマスク４８を形成し、このフォ
トレジストマスク４８を介してＲＩＥ等によりシリコン
窒化膜４７及びｎ⁺ シリコン層４６を順次エッチングす
る。このとき、ｎ⁺ シリコン層４６のオーバーエッチン
グによりｐ型Ｓｉ1ー_X Ｇｅ_X 膜４５の表面もエッチング
され膜減りする。

【００３５】次に、図５Ｅに示すように、フォトレジス
トマスク４８を除去した後、新たなフォトレジストマス
ク（図示せず）を介してｐ型Ｓｉ1ー_X Ｇｅ_X 膜４５を例
えばＲＩＥ等により選択エッチングし、ｎｐｎトランジ
スタのベース領域（いわゆるベース電極取り出し領域）
及びフューズとなる部分のｐ型Ｓｉ1ー_X Ｇｅ_X 膜４５Ｂ
及び４５Ｆを残す。ベース電極取り出し領域に対応する
部分４５Ｂは一部ＬＯＣＯＳ酸化膜３８上に延長して形
成する。続いて、フォトレジストマスクを除去した後、
全面にＣＶＤにより膜厚３００〜５００ｎｍ程度のシリ
コン酸化（ＳｉＯ₂ ）膜４９を形成する。本実施の形態
では、このようにＳｉ1ー_X Ｇｅ_X 膜４５でｎｐｎトラン
ジスタのベース領域（いわゆるベース電極取り出し領
域）となる部分４５Ｂとフューズとなる部分４５Ｆを同
一工程で形成する。このことは、後述するように工程を
増加するなくフューズの形成を可能にする。

【００３６】次に、図６Ｆに示すように、シリコン酸化
膜４９を例えばＲＩＥによりエッチバックしてエミッタ
領域及びその直下のＳｉ1ー_X Ｇｅ_X 膜４５に対応する凸
部分の側壁にサイドウォール５０を形成する。次に、コ
レクタ電極取り出し領域４０上を覆うフォトレジストマ
スク５１を形成し、このフォトレジストマスク５１を介
してグラフトベース領域となるＳｉ1ー_X Ｇｅ_X 膜４５Ｂ
と、フューズとなるＳｉ1ー_X Ｇｅ_X 膜４５Ｆとにｐ型不
純物４４をイオン注入してｐ⁺ グラフトベース領域（い
わゆる外部ベース領域）５３と、フューズＦａを形成す
る。本例ではドーズ量５×１０¹⁴〜５×１０¹⁵ｃｍ^-2程
度のボロン（Ｂ）またはＢＦ₂ をイオン注入する。この
とき、ｎｐｎトランジスタのエミッタ領域となるｎ⁺ シ
リコン層４６はシリコン窒化（Ｓｉ₃ Ｎ₄ ）膜４７によ
りマスクされてので、自己整合的にグラフトベース領域
５３へのイオン注入が行われる。また、このイオン注入
の効果として、ｎ⁺ シリコン層をエッチする際のオーバ
ーエッチによるＳｉ1ー_X Ｇｅ_X 膜４５の膜減りが原因で
上昇するｎｐｎトランジスタのグラフトベース領域５
３、フューズＦａの抵抗を下げることができる。

【００３７】これにより、トランジスタ形成領域４１に
おいて、ｎ⁺ Ｓｉエピタキシャル層４６によるエミッタ
領域７１と、ｐ⁺ Ｓｉ1ー_X Ｇｅ_X 膜４５によるベース領
域７２と、ｎ型Ｓｉエピタキシャル層３５によるコレク
タ領域７３とからなる、ｎｐｎヘテロ接合バイポーラト
ランジスタ７４が形成される。また、フューズ形成領域
４２において、フューズＦａが形成される。

【００３８】次に、図６Ｇに示すように、フォトレジス
トマスク５１を除去した後、シリコン窒化膜４７を除去
し、続いて全面のシリコン酸化（ＳｉＯ₂ ）膜５８を形
成する。本例ではホットリン酸によりシリコン窒化膜５
８を除去し、ＣＶＤを用いて膜厚３００〜５００ｎｍ程
度のシリコン酸化膜５８を形成し、９００℃〜１０００
℃程度の熱処理を行う。

【００３９】次に、図７Ｈに示すように、シリコン酸化
膜５８を選択的にパターニングして、エッミタ電極、ベ
ース電極、コレクタ電極の取り出し用の開口５９、６
０、６１、及びフューズ電極の取り出し用の開口６２、
６３を形成する。

【００４０】次に、図７Ｉに示すように、開口５９、６
０及び６１を通じてエミッタ領域７１に接続するエミッ
タ電極６４、グラフトベース領域５３に接続するベース
電極６５及びコレクタ電極取り出し領域４０に接続する
コレクタ電極６６を形成し、同時に開口６２及び６３を
通じてフューズＦａの一端及び他端に接続する電極６７
及び６８を形成する。本例では、スパッタリングにより
チタンＴｉと酸窒化チタンＴｉＯＮとチタンＴｉの積層
膜（Ｔｉ／ＴｉＯＮ／Ｔｉ膜）等のバリアメタル膜とそ
の上の膜厚０．６〜０．８μｍ程度のアルミニウムＡｌ
膜を形成し、次いで、フォトレジストマスクマスクを介
してＲＩＥ等の既存のエッチング技術を用いてバリアメ
タル膜とアルミニウム膜をパターニングしてＡｌ配線、
即ちエミッタ電極６４、ベース電極６５、コレクタ電極
６６、フューズの電極６７、６８を形成する。かくし
て、少なくともヘテロ接合バイポーラトランジスタ７４
と、フューズＦａからなるトリミング素子２２が搭載さ
れた半導体集積回路７５を得る。

【００４１】本実施の形態の半導体装置７５によれば、
ヘテロ接合バイポーラトランジスタ７４のベース領域７
２を構成するＳｉ1ー_X Ｇｅ_X 膜を、トリミング素子２２
を構成するフューズＦａの導電性膜に適用し、ベース領
域７２とフューズＦａを同層で形成するとにより、溶断
しやすいトリミング素子２２を具備する信頼性の高い半
導体集積回路を提供することができる。従って、半導体
集積回路内の所要の素子に対するトリミングを精度良く
且つ低電圧の印加で行うことができる。また、製造に際
しても、トリミング素子２２のフューズＦａとヘテロ接
合バイポーラトランジスタのベース領域７２を同じＳｉ
1ー_X Ｇｅ_X 膜により同一工程で同時形成するので、工程
を追加することなく、高信頼性のトリミング素子２２を
具備する半導体集積回路を製造することができる。

【００４２】上例では、多結晶シリコンより溶断しやす
い導電性膜、例えばＳｉ1ー_X Ｇｅ_X膜によるフューズＦ
ａから成るトリミング素子２２を具備する半導体装置と
して、ヘテロ接合バイポーラトランジスタを有する半導
体集積回路に適用したが、その他、単一の材料からなる
バイポーラトランジスタ、ＭＩＳトランジスタ、或いは
その他の半導体素子と、トリミング素子２２とを搭載し
て半導体装置を構成することもできる。

【００４３】図８は、本発明の半導体装置、いわゆる半
導体集積回路に於けるトリミング回路の他の実施の形態
を示す。本例も半導体集積回路に搭載されている抵抗素
子のトリミングに適用した場合である。図９〜図１２
は、本発明に係るトリミング素子の他の実施の形態を示
す。

【００４４】図８のトリミング回路において、端子ｔ₁
及び端子ｔ₂ 間に接続された抵抗Ｒは、前述と同様に、
主抵抗ｒ₁ とトリミングされる複数、本例では２つの調
整用抵抗部ｒ₂ 、ｒ₃ とからなり、多結晶シリコン膜で
形成される。各調整用抵抗部ｒ₂ 、ｒ₃ には、これらに
並列に後述するフューズＦｂ〔Ｆｂ₁ 、Ｆｂ₂ 〕と、電
磁誘導を生じる１対のインダクタンス素子Ｌ₁ 〔Ｌ_1a，
Ｌ_1b〕及びＬ₂ 〔Ｌ_2a，Ｌ_2b〕とからなるトリミング素
子８１〔８１₁ 、８１₂ 〕が接続される。各１対のイン
ダクタンス素子Ｌ₁ 、Ｌ₂ は、いわゆるトランスを構成
する。これら抵抗素子Ｒ、フューズＦｂとインダクタン
ス素子Ｌ₁ ，Ｌ₂ とからなるトリミング素子８１は、同
一半導体基体上に形成される。端子ｔ₁ 、端子₂ は半導
体集積回路における他の素子等に接続される。

【００４５】トリミング素子８１₁ では、１対のインダ
クタンス素子Ｌ₁ のうちの２次側のコイル巻き数ｎ₂ の
インダクタンス素子Ｌ_1bとフューズＦｂ₁ が直列接続さ
れ、そのインダクタンス素子Ｌ_1bの一端とフューズＬ_1b
の他端とが調整用抵抗部ｒ₂の両端の接続点ａ，ｂに接
続されると共に、２次側のインダクタンス素子Ｌ_1bに近
接して平行な１次側のコイル巻き数ｎ₁ のインダクタン
ス素子Ｌ_1aの両端の接続点ｃ，ｄがトリミング用パッド
８２及び８３に接続される。トリミング素子８１₂ で
は、１対のインダクタンス素子Ｌ₂ のうちの２次側のコ
イル巻き数ｎ₂ のインダクタンス素子Ｌ_2bとフューズＦ
ｂ₂ が直列接続され、そのインダクタンス素子Ｌ_2bの一
端とフューズＦｂ₂ の他端が調整用抵抗部ｒ₃ の両端の
接続点ｂ，Ｃに接続されると共に、２次側のインダクタ
ンス素子Ｌ_2bに近接して平行な１次側のコイル巻き数ｎ
₁ のインダクタンス素子Ｌ_2aの両端の接続点ｆ，ｇがト
リミング用パッド８４及び８５に接続される。

【００４６】フューズＦｂ〔Ｆｂ₁ 、Ｆｂ₂ 〕は、図９
及び図１０に示すように、半導体基体、本例ではシリコ
ン基体９１の一主面上に絶縁膜、例えば第１シリコン酸
化（ＳｉＯ₂ ）膜９２を介して所定の大きさにパターニ
ングされた導電性膜、例えば多結晶シリコン膜９３が形
成され、そのフューズ本体領域９３Ａ（図９の斜線部
分）とコンタクト領域９３Ｂ〔９３Ｂ₁ 、９３Ｂ₂ 〕を
有して成る。フューズ本体領域９３Ａの中央には、溶断
され易いようにくびれ部９３Ｃが形成されている。そし
て、多結晶シリコン膜９３を被覆するように全面に絶縁
膜、例えば第２シリコン酸化（ＳｉＯ₂ ）膜９４が形成
され、第２シリコン酸化膜９４に形成したコンタクト孔
９４ａ，９４ｂを通してフューズＦｂのコンタクト領域
９３Ｂ₁ 、９３Ｂ₂ にそれぞれ接続する例えばＡｌ膜に
よる電極（第１配線）９５及び９６が形成される。

【００４７】一方、インダクタンス素子Ｌ₁ 〔Ｌ_1a，Ｌ
_1b〕、Ｌ₂ 〔Ｌ_2a，Ｌ_2b〕は、図１１及び図１２に示す
ように、半導体基体９１上に絶縁膜を介して導電膜、本
例ではアルミニウム（Ａｌ）（第２配線）膜９８を平面
的に渦巻き状（いわゆるコイル）に形成して構成され
る。すなわち、半導体基体９１上に第１シリコン酸化膜
９２を介して導電膜、本例ではアルミニウム（Ａｌ）膜
による第１配線９９を形成し、この第１配線９９を被覆
するように全面に絶縁膜、本例では第１シリコン窒化
（Ｓｉ₃ Ｎ₄ ）膜１００及び第２シリコン窒化（Ｓｉ₃
Ｎ₄ ）膜１０１を形成する。第１、第２シリコン窒化膜
１００、１０１に共通のコンタクト孔１０２〔１０２
Ａ，１０２Ｂ〕を形成し、第２シリコン窒化膜１０１上
に、通常のプロセス技術を用いてコンタクト孔１０２下
の第１配線９９の両端に接続する渦巻き状にパターニン
グされた例えばアルミニウム（Ａｌ）膜（いわゆる第２
配線）９８を形成して、１次側インダクタンス素子Ｌ_1a
（Ｌ_1a）が形成される（図１２Ａ参照）。１０４、１０
５はインダクタンス素子Ｌ_1a（Ｌ_2a）両端の電極、１０
６は渦巻き状のＡｌ膜９８の内端と第１配線９９に一端
とのコンタクト部である。２次側インダクタンス素子Ｌ
_1b（Ｌ_2b）は、同様に構成をとるも、フューズＦｂの一
端の電極とインダクタンス素子Ｌ_1b（Ｌ_2b）側の第１配
線９９とが共通に形成される。フューズＦｂの他端の電
極９５は、シリコン窒化膜１００、１０１に形成したコ
ンタクト孔１０２Ｃを通じて第２配線による電極９５′
に接続される（図１２Ｂ参照）。

【００４８】次に、本実施の形態のトリミング素子８１
を有したトリミング回路の動作について説明する。トリ
ミングを行わない状態では前述と同様に合成抵抗Ｒ＝ｒ
₁ である。例えば調整用抵抗部ｒ₂ のトリミングを行う
場合は、トリミング用パッド８２及び８３間に電圧Ｖ₁
を印加する。そのとき、インダクタンス素子Ｌ_1a、Ｌ_1b
による電磁誘導、即ち相互誘導起電力が発生し、接続点
ａーｂ間に電圧Ｖ₂ が発生する。この電圧が多結晶シリ
コンのフューズＦｂ₁ に印加され、フューズＦｂ₁を溶
断してトリミングが行われる。トリミング後、溶断され
たフューズＦｂ₁ はオープンになるため、端子ｔ₁ と端
子ｔ₂ 間の合成抵抗Ｒは、ｒ₁ ＋ｒ₂ となり、トリミン
グ前の合成抵抗Ｒ＝ｒ₁ に対しｒ₂ 分が微調整されたこ
とになる。調整用抵抗部ｒ₃ のトリミングを行う場合
も、同様にトリミング用パッド８４及び８５間に電圧Ｖ
₁ を印加することにより、相互誘導起電力が発生し、接
続点ｂーｅ間に電圧Ｖ₂ が発生してフューズＦｂ₂ が溶
断されトリミングが行われる。トリミング後、溶断され
たフューズＦｂ₂ はオープンになるため、端子ｔ₁ と端
子ｔ₂ 間の合成抵抗Ｒは、Ｒ＝ｒ₁ ＋ｒ₃ となり、トリ
ミング前の合成抵抗Ｒ＝ｒ₁ に対しｒ₃ 分が微調整され
たことになる。フューズＦｂ₁ 、Ｆｂ₂ を共に溶断した
場合、端子ｔ₁ と端子ｔ₂ 間の合成抵抗Ｒは、Ｒ＝ｒ₁
＋ｒ₂ ＋ｒ₃ となり、トリミング前の合成抵抗Ｒ＝ｒ₁
に対しｒ₂ 、ｒ₃ 分が微調整されたことになる。

【００４９】この相互誘導起電力Ｖ₂ は、Ｖ₂ ＝Ｖ₁ ×
（ｎ₂ ／ｎ₁ ）の関係式に従い発生する。但し、ｎ₁ は
インダクタンス素子Ｌ_1aのコイル巻き数、ｎ₂ はインダ
クタンス素子Ｌ_1bのコイル巻き数である。即ち、インダ
クタンス素子Ｌ_1aとＬ_1bのコイル巻き数ｎ₁ とｎ₂ の比
に印加電圧Ｖ₁ を乗算して決定される。例えば、インダ
クタンス素子Ｌ_1a、Ｌ_1bのコイル巻き数をｎ₁ ＝１、ｎ
₂ ＝５、印加電圧Ｖ₁＝２Ｖとした場合、相互誘導起電
力Ｖ₂ ＝１０Ｖと計算される。

【００５０】上例では、フューズＦｂとして多結晶シリ
コン膜で形成したが、図１に示したＧｅを含む導電性
膜、例えばＳｉ1ー_X Ｇｅ_X 膜で形成することも可能であ
り、より小さい印加電圧でトリミングを可能にする。

【００５１】このように、本実施の形態によれば、イン
ダクタンス素子による相互誘導起電力を利用し、小さい
印加電圧Ｖ₁ でトリミングに必要な大電圧Ｖ₂ を発生さ
せることができ、半導体集積回路における抵抗等の回路
パラメータの容易なトリミングを実現することができ
る。

【００５２】図１３は、本発明の半導体装置、いわゆる
半導体集積回路に於けるトリミング回路の他の実施の形
態を示す。本例も半導体集積回路に搭載されている抵抗
素子のトリミングに適用した場合である。図１４及び図
１５は、本発明に係るトリミング素子の他の実施の形態
を示す。

【００５３】図１３のトリミング回路１１０において、
端子ｔ₁ 及び端子ｔ₂ 間の接続された抵抗素子Ｒは、主
抵抗部ｒ₁ とトリミングされる複数、本例では前述と同
様に２つの調整用抵抗部ｒ₂ 、ｒ₃ とからなり、多結晶
シリコン膜で形成される。各調整用抵抗部ｒ₂ 、ｒ₃ に
は、これらに並列に後述するフューズＦｃ〔Ｆｃ₁ ，Ｆ
ｃ₂ 〕からなるトリミング素子１１１〔１１１₁ 、１１
１₂ 〕が接続され、各フューズＦｃ₁ 、Ｆｃ₂ の両端に
対応してトリミング用パッド１１２、１１３及び１１４
が接続される。端子ｔ₁ 、端子₂ は半導体集積回路にお
ける他の素子等に接続される。

【００５４】本実施の形態に係るトリミング素子１１１
は、図１４及び図１５に示すように、切断箇所にｐｎ接
合を形成し、トリミング時に逆方向電圧を印加してｐｎ
接合面の発熱を利用するようにしたフューズＦｃ〔Ｆｃ
₁ 、Ｆｃ₂ 〕を有して成る。

【００５５】フューズＦｃ〔Ｆｃ₁ 、Ｆｃ₂ 〕は、図１
４及び図１５に示すように、半導体基体９１の一主面上
に絶縁膜１１５を介して導電性膜１１６からなり、その
導電性膜１１６に、即ちその中央の切断箇所にｐｎ接合
を形成して構成される。本例ではシリコン基体９１上に
シリコン酸化膜１１５を介して中央を境に左右の領域を
夫々ｐ型不純物領域１１６ｐ、ｎ型不純物領域１１６ｎ
として、中央の切断箇所となるくびれ部にｐｎ接合面ｊ
を形成した多結晶シリコン膜１１６からなるフューズＦ
ｃが形成される。

【００５６】このフューズＦｃ〔Ｆｃ₁ 、Ｆｃ₂ 〕も、
前述したように所謂フューズ本体領域１１６Ａ（図１４
の斜線部分）とコンタクト領域１１６Ｂ₁ 、１１６Ｂ₂
を有して成る。ｐｎ接合面ｊが形成された部分には溶断
されすいようにくびれ部１１６Ｃが形成される。そし
て、多結晶シリコン膜１１６を被覆するように全面に絶
縁膜、例えばシリコン酸化（ＳｉＯ₂ ）膜１１７が形成
され、シリコン酸化膜１１７に形成したコンタクト孔１
１８ａ、１１８ｂを通フューズＦｃのコンタクト領域１
１６Ｂ₁ 、１１６Ｂ₂ にそれぞれ接続する電極１１９及
び１２０が形成される。

【００５７】次に、本実施の形態のトリミング素子１１
１を有したトリミング回路の動作について説明する。

【００５８】本実施の形態のトリミング素子１１１で
は、多結晶シリコン膜からなるフューズＦｃの中央の切
断箇所１１６ｃにｐｎ接合面ｊが形成されている。この
ため、フューズＦｃの両端電極１１８ａ及び１１８ｂ間
に逆方向電圧を印加すると、ｐｎ接合面ｊが発熱し、こ
の発熱で切断箇所１１６Ｃが溶断する。本実施の形態で
は、図２０に示す従来の多結晶シリコンからなるフュー
ズｆ₁ ，ｆ₂ に比べて、より容易に切断箇所１１６Ｃを
溶断することができる。

【００５９】このトリミング回路１１０において、端子
ｔ₁ 及びｔ₂ 間の合成抵抗ＲをＲ＝ｒ₁ ＋ｒ₂ ＋ｒ₃ と
なるようにトリミングする場合は、トリミング用パッド
１１２、１１３、１１４を用いてフューズＦｃ₁ 及びＦ
ｃ₂ に電流を印加し之を溶断する。このとき、フューズ
Ｆｃ₁ を溶断する場合は、トリミング用パッド１１３に
正電圧をかけ、トリミング用パッド１１２をグランド電
位とする事によりフューズＦｃ₁ に逆方向電圧を印加し
て発熱させて溶断する。フューズＦｃ₂ を溶断する場合
は、トリミング用パッド１１４に正電圧をかけ、トリミ
ング用パッド１１３をグランド電位とする事によりフュ
ーズＦｃ₂ に逆方向電圧を印加して発熱させて溶断す
る。以上により、Ｒ＝ｒ₁ ＋ｒ₂ ＋ｒ₃ とすることがで
きる。合成抵抗Ｒ＝ｒ₁ ＋ｒ₂ にする場合は、フューズ
Ｆｃ₁ のみを溶断する。抵抗Ｒ−ｒ₁ ＋ｒ₃ にする場合
は、フューズＦｃ₂ のみを溶断する。トリミングを行わ
ないときには、フューズＦｃの有するｐｎ接合に順方向
電流が流れるように回路設計する事により、従来と同様
に使用しない抵抗のバイパスが可能になる。

【００６０】本実施の形態に係るトリミング素子１１０
によれば、フューズＦｃの切断箇所１１６Ｃにｐｎ接合
面ｊを形成し、逆方向電圧を印加したときの発熱を利用
することにより、トリミング時のフューズＦｃの溶断を
容易に行うことができる。さらに、安定した溶断ができ
るので、高精度のトリミングを実現することが可能にな
る。

【００６１】次に、本実施の形態にに係る半導体装置の
製造方法、特にフューズＦｃからなるトリミング素子１
１１のフューズＦｃの製法を示す。

【００６２】図１６〜図１７は、トリミング素子１１
１、従ってフューズＦｃの製法の一実施の形態を示す。
なお、同図は切断箇所を含む要部のみを示す。先ず、図
１６Ａに示すように、半導体基体９１上に絶縁膜１１５
を介してフューズとなる半導体膜、例えば多結晶シリコ
ン膜１１６を形成する。本例ではｐ型シリコン基体９１
上に９００℃〜１０００℃程度のスチーム酸化により、
膜厚６００ｎｍ〜８００ｎｍ程度のシリコン酸化（Ｓｉ
Ｏ₂ ）膜１１５を形成し、その後ＣＶＤ法により膜厚１
００ｎｍ〜２００ｎｍ程度の多結晶シリコン膜１１６を
形成する。

【００６３】次に、図１６Ｂに示すように、多結晶シリ
コン膜１１６上のその後くびれ部となる部分１１６Ｃの
中心Ｏを境に一方の片側上、例えば右側領域上に、レジ
ストマスク１２５を形成した後に、多結晶シリコン膜１
１６の左側領域に第１導電型不純物、例えばｎ型不純物
であるリン（Ｐ）１２６をイオン注入する。本例では既
存のフォトリソグラフィ技術及びイオン注入技術を用い
て、レジストマスク１２５を形成し、リン（Ｐ）をドー
ズ量１×１０¹⁵〜５×１０¹⁵ｃｍ^-2程度注入する。

【００６４】次に、図１６Ｃに示すように、レジストマ
スク１２５を除去した後、再び、多結晶シリコン膜１１
６上のくびれ部となる部分１１６Ｃの中央を境に他方の
片側上、即ち左側領域上にレジストマスク１２７を形成
する。このレジストマスク１２７を介して、多結晶シリ
コン膜１１６の右側領域に第２導電型不純物、例えばｐ
型不純物であるボロン（Ｂ）１２８を、上記リン（Ｐ）
より低ドーズ量でイオン注入する。本例ではボロン
（Ｂ）をドーズ量１×１０¹⁴〜５×１０¹⁴程度注入す
る。このとき、工程ばらつきも考慮してレジストマスク
１２７は、その端縁が中心Ｏより僅かに左側にずれて形
成し、リン（Ｐ）導入部分とボロン（Ｂ）導入部分を一
部オーバーラップさせ、その後の切断箇所となるくびれ
部１１６Ｃに確実にｐｎ接合を形成できるようにする。
従って、中央の一部領域１３０では、リン（Ｐ）とボロ
ン（Ｂ）が重複してイオン注入される。

【００６５】次に、レジストマスク１２７を除去した
後、再びレジストマスクを介して多結晶シリコン膜１１
６を前述の図１４に示すフューズ本体領域１１６Ａとコ
ンタクト領域１１６Ｂ〔１１６Ｂ₁ 、１１６Ｂ₂ 〕を有
するフューズ形状にパターニングする。続いて、図１７
Ｄに示すように、レジストマスクを除去した後、ＣＶＤ
法により多結晶シリコン膜１１６を含む全面に絶縁膜、
例えば膜厚７００ｎｍ程度のシリコン酸化（ＳｉＯ₂ ）
１３１を形成する。

【００６６】次に、図１７Ｅに示すように、例えば９５
０℃〜１０００℃程度の熱処理を行って、イオン注入し
た不純物のリン（Ｐ）、ボロン（Ｂ）を拡散させ、多結
晶シリコン膜１１６にｎ型領域１１６ｎ及びｐ型領域１
１６ｐを形成し、その中央のくびれ部１１６Ｃにｐｎ接
合面ｊを形成する。

【００６７】次に、図示せざるも、前述の図１４で示す
と同様に多結晶シリコン膜上に絶縁膜１１７を形成し、
フォトリソグラフィ技術及びＲＩＥ技術を用いてコンタ
クト孔１１８ａ，１１８ｂを形成する。更に、電極材
料、例えばＡｌなどの金属膜をスパッタ等で形成し、パ
ターニングしてコンタクト領域に電極１１９及び１２０
を形成する。このようにして、図１７Ｆ（要部のみ）に
示す切断箇所にｐｎ接合面ｊを有したフューズＦｃから
なるトリミング素子１１１を得る。

【００６８】図１８〜図１９は、トリミング素子１１
１、従ってそのフューズＦｃの製法の他の実施の形態を
示す。なお、同図は切断箇所を含む要部のみを示す。先
ず、図１８Ａに示すように、半導体基体９１上に絶縁膜
１１５を介してフューズとなる半導体膜、例えば多結晶
シリコン膜１１６を形成する。本例ではｐ型シリコン基
体９１上に９００℃〜１０００℃程度のスチーム酸化に
より、膜厚６００ｎｍ〜８００ｎｍ程度のシリコン酸化
（ＳｉＯ₂ ）膜１１５を形成し、その後ＣＶＤ法により
膜厚１００ｎｍ〜２００ｎｍ程度の多結晶シリコン膜１
１６を形成する。

【００６９】次に、図１８Ｂに示すように、多結晶シリ
コン膜１１６の全体に第１導電型不純物、例えばｎ型不
純物であるリン（Ｐ）をイオン注入する。本例ではリン
（Ｐ）をドーズ量１×１０¹⁴〜５×１０¹⁴ｃｍ^-2程度イ
オン注入する。

【００７０】次に、図１８Ｃに示すように、多結晶シリ
コン膜１１６上のその後くびれ部となる部分１１６Ｃの
中心Ｏを境に一方の片側上、例えば左側領域上にレジス
トマスク１３３を形成した後に、多結晶シリコン膜１１
６の右側領域に第２導電型不純物、例えばｐ型不純物で
あるボロン（Ｂ）を、上記リン（Ｐ）より高ドーズ量で
イオン注入する。本例ではボロン（Ｂ）をドーズ量１×
１０¹⁵〜５×１０¹⁵ｃｍ^-2程度イオン注入する。

【００７１】次に、レジストマスク１３３を除去した
後、再びレジストマスクを介して多結晶シリコン膜１１
６を前述の図１４に示すフューズ本体領域１１６Ａとコ
ンタクト領域１１６Ｂ〔１１６Ｂ₁ 、１１６Ｂ₂ 〕を有
するフューズ形状にパターニングする。続いて、図１９
Ｄに示すように、レジストマスクを除去した後、ＣＶＤ
法により多結晶シリコン膜１１６を含む全面に絶縁膜、
例えば膜厚７００ｎｍ程度のシリコン酸化（ＳｉＯ₂ ）
１３１を形成する。

【００７２】次に、図１９Ｅに示すように、例えば９５
０℃〜１０００℃程度の熱処理を行って、イオン注入し
た不純物のリン（Ｐ）、ボロン（Ｂ）を拡散させ、多結
晶シリコン膜１１６にｎ型領域１１６ｎ及びｐ型領域１
１６ｐを形成し、その中央のくびれ部１１６Ｃにｐｎ接
合面ｊを形成する。

【００７３】次に、図示せざるも、前述の図１４で示す
と同様に多結晶シリコン膜上に絶縁膜１１７を形成し、
フォトリソグラフィ技術及びＲＩＥ技術を用いてコンタ
クト孔１１８ａ，１１８ｂを形成する。更に、電極材
料、例えばＡｌなどの金属膜をスパッタ等で形成し、パ
ターニングしてコンタクト領域に電極１１９及び１２０
を形成する。このようにして、図１９Ｆ（要部のみ）に
示す切断箇所にｐｎ接合ｊを有したフューズＦｃからな
るトリミング素子１１１を得る。

【００７４】本実施の形態に係るトリミング素子１１１
の製法によれば、切断箇所にｐｎ接合面ｊを有したフュ
ーズＦｃを容易に形成することができ、しかも半導体集
積回路に搭載される素子の形成工程の兼用で形成するこ
とができる。

【００７５】

【発明の効果】本発明に係るトリミング素子によれば、
フューズが多結晶シリコンよりも溶断しやすい導電性膜
で形成されるので、トリミング時に安定且つ容易にフュ
ーズを溶断することができ、高信頼性トリミング素子を
提供することができる。フューズの導電性膜をＧｅを含
む導電性膜で形成するときは、熱伝導率低下による低熱
で発熱効率が向上し、低融点、更に原子間結合エネルギ
ーの低下等により、フューズの溶断を容易、確実にす
る。

【００７６】本発明に係る半導体装置によれば、上記の
多結晶シリコンよりも溶断しやすい導電性膜、例えばＧ
ｅを含む導電性膜でフューズが形成されたトリミング素
子を有するので、トリミング調整を容易に行うことがで
きる。フューズの導電性膜とヘテロ接合バイポーラトラ
ンジスタのベース領域が同層で形成されるので、工程を
追加せずに溶断容易な高信頼性トリミング素子を具備す
る半導体装置を実現することができる。

【００７７】本発明に係る半導体装置の製造方法によれ
ば、上記のトリミング素子のフューズとヘテロ接合バイ
ポーラトランジスタのベース領域とを同層で形成するの
で、工程の簡素化を図り、溶断容易な高信頼性トリミン
グ素子を具備する半導体装置を製造製造することができ
る。

【００７８】本発明に係るトリミング素子によれば、１
次側、２次側インダクタンス素子とフューズとで形成さ
れるので、インダクタンス素子による誘導起電力を利用
して低電圧でトリミング調整を実現することができる。

【００７９】本発明に係る半導体装置によれば、上記の
１次側、２次側インダクタンス素子とフューズからなる
トリミング素子を有するので、低電圧でのトリミング調
整を可能にし、溶断容易な高信頼性トリミング素子を具
備する半導体装置を実現することができる。

【００８０】本発明に係るトリミング素子によれば、フ
ューズとなる導電性膜にｐｎ接合を形成するので、逆方
向電圧の印加でｐｎ接合面が発熱してフューズを容易に
溶断することができる。従って、フューズの切断が容易
に行え、且つ安定した溶断が可能な高信頼性トリミング
素子を実現することができる。

【００８１】本発明に係る半導体装置によれば、上記の
フューズの導電性膜にｐｎ接合が形成されたトリミング
素子を有するので、フューズの切断を容易にし、トリミ
ング調整を容易に行うことができる。従って、溶断容易
な高信頼性トリミング素子を具備する半導体装置を実現
することができる。

【００８２】本発明に係る半導体装置の製造方法によれ
ば、半導体膜による導電性膜に選択的にドナーとアクセ
プタを導入しｐｎ接合を形成してトリミング素子を構成
するフューズを形成するので、半導体装置に搭載される
他の素子と工程を兼用することができ、溶断容易な高信
頼性トリミング素子を具備する半導体装置を製造するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るトリミング回路の一実施の形態を
示す構成図である。

【図２】図１のトリミング素子を構成するフューズを示
す構成図である。

【図３】図２のフューズの断面図である。

【図４】Ａ〜Ｃ 本発明に係る半導体装置（特に図２の
トリミング素子とヘテロ接合バイポーラトランジスタを
有した半導体集積回路）の製造方法一実施の形態を示す
工程図（その１）である。

【図５】Ｄ〜Ｅ 本発明に係る半導体装置（特に図２の
トリミング素子とヘテロ接合バイポーラトランジスタを
有した半導体集積回路）の製造方法一実施の形態を示す
工程図（その２）である。

【図６】Ｆ〜Ｇ 本発明に係る半導体装置（特に図２の
トリミング素子とヘテロ接合バイポーラトランジスタを
有した半導体集積回路）の製造方法一実施の形態を示す
工程図（その３）である。

【図７】Ｈ〜Ｉ 本発明に係る半導体装置（特に図２の
トリミング素子とヘテロ接合バイポーラトランジスタを
有した半導体集積回路）の製造方法一実施の形態を示す
工程図（その４）である。

【図８】本発明に係るトリミング回路の他の実施の形態
を示す構成図である。

【図９】図８のトリミング素子を構成するフューズを示
す構成図である。

【図１０】図９のフューズの断面図である。

【図１１】図８のトリミング素子を構成するインダクタ
ンス素子を示す構成図である。

【図１２】Ａ 図１１のＡーＡ線上の断面図である。Ｂ
図１１のＢーＢ線上の断面図である。

【図１３】本発明に係るトリミング回路の他の実施の形
態を示す構成図である。

【図１４】図１３のトリミング素子を構成するフューズ
を示す構成図である。

【図１５】図１４のフューズの断面図である。

【図１６】Ａ〜Ｃ 図１４のフューズの製造方法の一実
施の形態を示す製造工程図（その１）である。

【図１７】Ｄ〜Ｆ 図１４のフューズの製造方法の一実
施の形態を示す製造工程図（その２）である。

【図１８】Ａ〜Ｃ 図１４のフューズの製造方法の他の
実施の形態を示す製造工程図（その１）である。

【図１９】Ｄ〜Ｆ 図１４のフューズの製造方法の他の
実施の形態を示す製造工程図（その２）である。

【図２０】従来のトリミング回路を示す構成図である。

【図２１】従来のトリミング素子のフューズを示す構成
図である。

【図２２】図２１のフューズの断面図である。

【符号の説明】

２１、８０、１１０・・・トリミング回路、２２〔２２
₁ 、２２₂ 〕，８１｛８１₁ 、８１₂ 〕、１１１〔１１
１₁ 、１１１₂ 〕・・・トリミング素子、Ｆａ〔Ｆ
ａ₁ ，Ｆａ₂ 〕、Ｆｂ〔Ｆｂ₁ ，Ｆｂ₂ 〕、Ｆｃ〔Ｆｃ
₁ ，Ｆｃ₂ 〕・・・フューズ、Ｌ₁ 〔Ｌ_1a，Ｌ_1b〕、Ｌ
₂ 〔Ｌ_2a，Ｌ_1b〕・・・インダクタンス素子、Ｒ・・・
抵抗素子、ｒ₁ ・・・主抵抗、ｒ₂ 、ｒ₃ ・・・調整用
抵抗部、２３〜２５、８２〜８４、１１２〜１１４・・
・パッド、３１，９１・・・半導体基体、３２、９２、
１１５・・・絶縁膜、２７、９３、１１６・・・導電性
膜、２８、９４、１１７・・・絶縁膜、２９、３０、９
５、９５′、９６、１１９、１２０・・・電極、７１・
・・エミッタ領域、７２・・・ベース領域、７３・・・
コレクタ領域、７４・・・ヘテロ接合バイポーラトラン
ジスタ、９８・・・渦巻き状導電膜（第２配線）、９９
・・・第１配線、ｊ・・・ｐｎ接合面

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 29/737 Ｆターム(参考） 5F003 BB07 BB08 BC08 BF06 BG06 BH07 BJ20 BM01 BP32 5F038 AV15 EZ14 EZ20 5F064 FF05 FF27 FF29 FF46 GG05 5F082 AA08 AA40 BA26 BA31 BA35 BA47 BC01 BC14 BC15 BC18 CA01 EA22

Claims (15)

【特許請求の範囲】
1. 【請求項１】 半導体基体上に絶縁膜を介してフューズ
   が形成され、 該フューズが多結晶シリコンよりも溶断しやすい導電性
   膜から成ることを特徴とするトリミング素子。
2. 【請求項２】 前記導電性膜が、Ｇｅを含む導電性物質
   から成ることを特徴とする請求項１記載のトリミング素
   子。
3. 【請求項３】 半導体基体上に絶縁膜を介して形成され
   た、電磁誘導を生じる１次側インダクタンス素子および
   ２次側インダクタンス素子と、フューズとを有し、 前記フューズが前記２次側インダクタンス素子に直列接
   続されて成ることを特徴とするトリミング素子。
4. 【請求項４】 前記フューズが、多結晶シリコン又はＧ
   ｅを含む導電性物質で形成されて成ることを特徴とする
   請求項３記載のトリミング素子。
5. 【請求項５】 半導体基体上に絶縁膜を介して形成され
   た導電性膜からなりるフューズを有し、 前記導電性膜にｐｎ接合が形成されて成ることを特徴と
   するトリミング素子。
6. 【請求項６】 前記導電性膜が半導体膜で形成されて成
   ることを特徴とする請求項５に記載のトリミング素子。
7. 【請求項７】 前記導電性膜が多結晶シリコンで形成さ
   れて成ることを特徴とする請求項５に記載のトリミング
   素子。
8. 【請求項８】 共通の半導体基体の互いに電気的に分離
   された半導体領域に、少なくともヘテロ接合バイポーラ
   トランジスタと、トリミング素子とを有する半導体集積
   回路であって、 前記トリミング素子のフューズが前記ヘテロ接合バイポ
   ーラトランジスタのベース領域と同層で形成され、 前記フューズが多結晶シリコンよりも溶断しやすい導電
   性膜から成ることを特徴とする半導体装置。
9. 【請求項９】 前記導電性膜が、Ｇｅを含む導電性物質
   から成ることを特徴とする請求項８記載の半導体装置。
10. 【請求項１０】 共通の半導体基体の互いに電気的に分
    離された半導体領域に、少なくともヘテロバイポーラト
    ランジスタと、トリミング素子とを有する半導体集積回
    路の製造方法であって、 前記トリミング素子のフューズと前記ヘテロ接合バイポ
    ーラトランジスタのベース領域とを同層で形成する工程
    と、 前記フューズを多結晶シリコンよりも溶断しやすい導電
    性膜で形成する工程とを有することを特徴とする半導体
    装置の製造方法。
11. 【請求項１１】 前記導電性膜をＧｅを含む導電性物質
    で形成することを特徴とする請求項１０記載の半導体装
    置の製造方法。
12. 【請求項１２】 半導体基体上に、 絶縁膜を介して形成された電磁誘導を生じる１次側イン
    ダクタンス素子および２次側インダクタンス素子と、フ
    ューズとを有し、前記フューズが前記２次側インダクタ
    ンス素子に直列接続されてなるトリミング素子を有して
    成ることを特徴とする半導体装置。
13. 【請求項１３】 前記フューズが多結晶シリコン、又は
    Ｇｅを含む導電性物質で形成されて成ることを特徴とす
    る請求項１２記載の半導体装置。
14. 【請求項１４】 半導体基体上に絶縁膜を介して形成さ
    れたトリミング素子を有し、 前記トリミング素子が、導電性膜からなり該導電性膜に
    ｐｎ接合を形成してなるフューズを有して成ることを特
    徴とする半導体装置。
15. 【請求項１５】 半導体基体上に絶縁膜を介して半導体
    膜による導電性膜を形成する工程と、 前記導電性膜に選択的にドナー不純物とアクセプタ不純
    物を導入してｐｎ接合を形成してトリミング素子を構成
    するフューズを形成する工程を有することを特徴とする
    半導体装置の製造方法。