JP2003178047A - 離散変換を計算する装置 - Google Patents
離散変換を計算する装置Info
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Abstract
(57)【要約】
【課題】 本発明は、サブ変換計算中に装置の待機問題
を回避し得る装置及び方法を提供することを目的とす
る。 【解決手段】 本発明は、離散変換を計算する装置（Ｆ
ＴＴＰ）に関わる。装置は、サブ変換計算の結果を記録
するローカルメモリ（ＲＡＭ２）を有し、このサブ変換
は幾つかの計算レイヤを有する。この装置は、同じ大き
さの２つの若しくは複数の連続するサブ変換の計算レイ
ヤをインターレーシングすることができる計算手段（Ｃ
ＡＬ＿Ｍ）によって特徴付けられる。
を回避し得る装置及び方法を提供することを目的とす
る。 【解決手段】 本発明は、離散変換を計算する装置（Ｆ
ＴＴＰ）に関わる。装置は、サブ変換計算の結果を記録
するローカルメモリ（ＲＡＭ２）を有し、このサブ変換
は幾つかの計算レイヤを有する。この装置は、同じ大き
さの２つの若しくは複数の連続するサブ変換の計算レイ
ヤをインターレーシングすることができる計算手段（Ｃ
ＡＬ＿Ｍ）によって特徴付けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、幾つかの計算レイ
ヤを有するサブ変換計算の結果を記録するローカルメモ
リを有し、サブ変換を含む離散変換を計算する装置に関
わる。本発明は、上記装置に適合する計算方法に更に関
わる。
ヤを有するサブ変換計算の結果を記録するローカルメモ
リを有し、サブ変換を含む離散変換を計算する装置に関
わる。本発明は、上記装置に適合する計算方法に更に関
わる。
【０００２】
【従来の技術】本発明は、特に、信号の地上波送信中の
チャネル復号化において使用される。
チャネル復号化において使用される。
【０００３】１９９８年にＩＥＥＥ Ｉｎｔｅｒｎｔｉ
ｏｎａｌ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓに
よって発行されたｎｏ．０‐７８０３‐４３４４‐１の
文書「Ａ ｐｏｗｅｒ−ｅｆｆｉｃｉｅｎｔ Ｓｉｎｇ
ｌｅ−Ｃｈｉｐ ＯＦＤＭＤｅｍｏｄｕｌａｔｏｒ ａ
ｎｄ Ｃｈａｎｎｅｌ Ｄｅｃｏｄｅｒ ｆｏｒｍｕｌ
ｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ」は、ＯＦ
ＤＭ（「直交周波数分割多重」）受信器における離散変
換、同文書ではフーリエ変換を計算する装置を記載す
る。フーリエ変換は、ＯＦＤＭ受信器に対して１０２４
乃至８１９２のデータ或いはサンプルといった様々な大
きさを有する。上記受信器は、信号を受信すると、大域
メモリにおいてサンプルパケットの形態で信号を受信
し、このときパケットは使用される規格に従って様々な
大きさを有する。ＯＦＤＭ受信器を使用するＥＴＳＩ
（「ヨーロッパ電気通信規格研究所」）から発表された
ＤＶＢ−Ｔ規格（ディジタルビデオ放送地上波）では、
パケットの大きさは２キロバイト又は８キロバイトであ
る。受信器は、受信したサンプルのパケットに対してフ
ーリエ変換を計算し得る計算装置を有する。
ｏｎａｌ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓに
よって発行されたｎｏ．０‐７８０３‐４３４４‐１の
文書「Ａ ｐｏｗｅｒ−ｅｆｆｉｃｉｅｎｔ Ｓｉｎｇ
ｌｅ−Ｃｈｉｐ ＯＦＤＭＤｅｍｏｄｕｌａｔｏｒ ａ
ｎｄ Ｃｈａｎｎｅｌ Ｄｅｃｏｄｅｒ ｆｏｒｍｕｌ
ｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ」は、ＯＦ
ＤＭ（「直交周波数分割多重」）受信器における離散変
換、同文書ではフーリエ変換を計算する装置を記載す
る。フーリエ変換は、ＯＦＤＭ受信器に対して１０２４
乃至８１９２のデータ或いはサンプルといった様々な大
きさを有する。上記受信器は、信号を受信すると、大域
メモリにおいてサンプルパケットの形態で信号を受信
し、このときパケットは使用される規格に従って様々な
大きさを有する。ＯＦＤＭ受信器を使用するＥＴＳＩ
（「ヨーロッパ電気通信規格研究所」）から発表された
ＤＶＢ−Ｔ規格（ディジタルビデオ放送地上波）では、
パケットの大きさは２キロバイト又は８キロバイトであ
る。受信器は、受信したサンプルのパケットに対してフ
ーリエ変換を計算し得る計算装置を有する。
【０００４】変換の計算は、幾つかのサブ変換計算に分
割される。サブ変換計算の中間及び最終結果がローカル
メモリに記録される。従って、上記ローカルメモリは、
大域メモリよりもより高い頻度で使用される。サブ変換
計算自体は、バタフライと呼ばれる幾つかの初等計算レ
イヤに分割され、バタフライ計算は２つの入力データを
必要とし、２つの計算された出力データを供給する。基
本モジュールは、バタフライの計算を可能にし、加算器
と乗算器とを有する。
割される。サブ変換計算の中間及び最終結果がローカル
メモリに記録される。従って、上記ローカルメモリは、
大域メモリよりもより高い頻度で使用される。サブ変換
計算自体は、バタフライと呼ばれる幾つかの初等計算レ
イヤに分割され、バタフライ計算は２つの入力データを
必要とし、２つの計算された出力データを供給する。基
本モジュールは、バタフライの計算を可能にし、加算器
と乗算器とを有する。
【０００５】変換計算の周知の技法は、パイプラインプ
ロセッサのような離散変換を計算する装置を使用するこ
とである。並列にバタフライの乗算と加算を行うために
は、プロセッサは、各クロックサイクルでバタフライ計
算を実施することによってサブ変換のレイヤのバタフラ
イ計算の組を実行し、その後、サブ変換の次のレイヤの
バタフライ計算の組を実施する等である。バタフライ計
算は、ある待ち時間を有して行われ、この待ち時間は、
バタフライ計算の入力データと計算された出力データと
の間で観察されるべきクロックサイクルの数である。
ロセッサのような離散変換を計算する装置を使用するこ
とである。並列にバタフライの乗算と加算を行うために
は、プロセッサは、各クロックサイクルでバタフライ計
算を実施することによってサブ変換のレイヤのバタフラ
イ計算の組を実行し、その後、サブ変換の次のレイヤの
バタフライ計算の組を実施する等である。バタフライ計
算は、ある待ち時間を有して行われ、この待ち時間は、
バタフライ計算の入力データと計算された出力データと
の間で観察されるべきクロックサイクルの数である。
【０００６】この技法は、プロセッサの中断を伴う、サ
ブ変換の計算間のデータの依存関係の問題を生ずる。
ブ変換の計算間のデータの依存関係の問題を生ずる。
【０００７】図１は、このような依存関係を示す。図１
は、１６−データの離散フーリエ変換を相互接続するネ
ットワークを示す。この変換は、夫々８−データづつの
２つのサブ変換からなる。８−データのサブ変換は、Ｌ
ＡＹ１、ＬＡＹ２、及び、ＬＡＹ３といった３レイヤの
バタフライ計算を有する。８−データのフーリエサブ変
換を実現するために１２のバタフライ計算、即ち、１レ
イヤＬＡＹに対して４のバタフライが連続的に計算され
なくてはならない。サブ変換の計算を開始するために使
用されるバタフライは、図中黒いブロックで表示されて
いる。使用されるバタフライは、上記ブロック内の数字
で表示される最適な順番で計算される。
は、１６−データの離散フーリエ変換を相互接続するネ
ットワークを示す。この変換は、夫々８−データづつの
２つのサブ変換からなる。８−データのサブ変換は、Ｌ
ＡＹ１、ＬＡＹ２、及び、ＬＡＹ３といった３レイヤの
バタフライ計算を有する。８−データのフーリエサブ変
換を実現するために１２のバタフライ計算、即ち、１レ
イヤＬＡＹに対して４のバタフライが連続的に計算され
なくてはならない。サブ変換の計算を開始するために使
用されるバタフライは、図中黒いブロックで表示されて
いる。使用されるバタフライは、上記ブロック内の数字
で表示される最適な順番で計算される。
【０００８】８−データにサブ変換の第２のレイヤＬＡ
Ｙ２において最初に計算される、４とラベル付けされた
バタフライの例を考える。この４とラベル付けされたバ
タフライは、第１のレイヤＬＡＹ１の２つの計算された
バタフライ０及び２から来る２つの入力データを必要と
する。図２に示すように、プロセッサは、各サイクルＣ
Ｙにおいてバタフライ計算を実施する。４とラベル付け
されたバタフライの計算が始められるまでに４サイクル
待たなくてはならない。しかしながら、レイヤＬＡＹに
おけるように、待ち時間が２よりも高い場合バタフライ
計算は４だけであり、バタフライ０及び２から来、バタ
フライ４の計算に要求されるデータは遅延して到着す
る。図２に示すように、上記データは、待ち時間が３に
等しい場合、遅延サイクルで到着する。その結果、４と
ラベル付けされたバタフライを計算するためには、プロ
セッサは、上記バタフライ計算を実施できるまでに１サ
イクル待たなくてはならない。一般的に、プロセッサ
は、第２のレイヤＬＡＹ２のバタフライ計算全体を実施
できるまでに本例では、Ｌ−２サイクル待たなくてはな
らない。プロセッサは、従って、その計算に関して中断
される。
Ｙ２において最初に計算される、４とラベル付けされた
バタフライの例を考える。この４とラベル付けされたバ
タフライは、第１のレイヤＬＡＹ１の２つの計算された
バタフライ０及び２から来る２つの入力データを必要と
する。図２に示すように、プロセッサは、各サイクルＣ
Ｙにおいてバタフライ計算を実施する。４とラベル付け
されたバタフライの計算が始められるまでに４サイクル
待たなくてはならない。しかしながら、レイヤＬＡＹに
おけるように、待ち時間が２よりも高い場合バタフライ
計算は４だけであり、バタフライ０及び２から来、バタ
フライ４の計算に要求されるデータは遅延して到着す
る。図２に示すように、上記データは、待ち時間が３に
等しい場合、遅延サイクルで到着する。その結果、４と
ラベル付けされたバタフライを計算するためには、プロ
セッサは、上記バタフライ計算を実施できるまでに１サ
イクル待たなくてはならない。一般的に、プロセッサ
は、第２のレイヤＬＡＹ２のバタフライ計算全体を実施
できるまでに本例では、Ｌ−２サイクル待たなくてはな
らない。プロセッサは、従って、その計算に関して中断
される。
【０００９】
【発明が解決しようとする課題】従って、本発明は、幾
つかの計算レイヤを有するサブ変換計算の結果を記録す
るローカルメモリを有し、サブ変換を含む離離散変換を
計算する装置と、サブ変換計算中に装置の待機問題を回
避し得る関連する計算方法とを提案することで一つの技
術的問題に対する解決策を実現することを目的とする。
つかの計算レイヤを有するサブ変換計算の結果を記録す
るローカルメモリを有し、サブ変換を含む離離散変換を
計算する装置と、サブ変換計算中に装置の待機問題を回
避し得る関連する計算方法とを提案することで一つの技
術的問題に対する解決策を実現することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の目的によ
ると、存在する技術的問題に対する解決策は、計算装置
が第１のサブ変換と第２のサブ変換の計算レイヤをイン
ターレーシングすることができる計算手段を有すること
を特徴とする。
ると、存在する技術的問題に対する解決策は、計算装置
が第１のサブ変換と第２のサブ変換の計算レイヤをイン
ターレーシングすることができる計算手段を有すること
を特徴とする。
【００１１】本発明の第２の目的によると、この解決策
は、上記計算方法が第１のサブ変換と第２のサブ変換の
計算レイヤをインターレーシングする段階を有すること
を特徴とする。
は、上記計算方法が第１のサブ変換と第２のサブ変換の
計算レイヤをインターレーシングする段階を有すること
を特徴とする。
【００１２】以下に詳細に説明するように、このような
インターレーシングにより２つの連続するレイヤ間の計
算時間を長くすることが可能となる。その結果、サブ変
換の基本モジュールに対して使用されるデータが一つの
基本モジュールから別の基本モジュールに送られる時間
はより長くなり、もはやプロセッサを中断する必要はな
くなる。
インターレーシングにより２つの連続するレイヤ間の計
算時間を長くすることが可能となる。その結果、サブ変
換の基本モジュールに対して使用されるデータが一つの
基本モジュールから別の基本モジュールに送られる時間
はより長くなり、もはやプロセッサを中断する必要はな
くなる。
【００１３】
【発明の実施の形態】本発明の上記及び他の面は、以下
に説明する実施例を参照して非制限的な例として明らか
になり明確になるであろう。
に説明する実施例を参照して非制限的な例として明らか
になり明確になるであろう。
【００１４】本発明の本開示は、地上波テレビジョンの
分野で使用される受信器において離散変換を計算する装
置の例に関わる。
分野で使用される受信器において離散変換を計算する装
置の例に関わる。
【００１５】送信器と受信器は、特に地上波テレビジョ
ンの分野においてチャネル（図示せず）を通る信号送信
の分野において送信システム内で使用される。送信器
は、信号を変調しディジタル信号をアナログ信号に変換
し、上記信号をチャネルを通じて送る。チャネルの出力
において、信号は、信号を復調する受信器によって受信
され、アナログ信号をディジタル信号に変換する。
ンの分野においてチャネル（図示せず）を通る信号送信
の分野において送信システム内で使用される。送信器
は、信号を変調しディジタル信号をアナログ信号に変換
し、上記信号をチャネルを通じて送る。チャネルの出力
において、信号は、信号を復調する受信器によって受信
され、アナログ信号をディジタル信号に変換する。
【００１６】ＤＶＢ−Ｔ（「ディジタルビデオ放送地上
波」）の場合、復調中に異なる技法例えば、欧州におけ
るＯＦＤＭ技法（「直交周波数分割多重」）が使用され
ている。この技法は、特に、離散フーリエ変換の高速計
算を用いる。
波」）の場合、復調中に異なる技法例えば、欧州におけ
るＯＦＤＭ技法（「直交周波数分割多重」）が使用され
ている。この技法は、特に、離散フーリエ変換の高速計
算を用いる。
【００１７】ディジタル信号の受信中、受信器は、サン
プルパケットＸｉ（ｉ＞０）の形態でこの信号を受信す
る。サンプルは、復調器を有するＤＶＢ−Ｔ規格のＯＦ
ＤＭ受信器によって、２キロバイト又は８キロバイトの
大きさのパケットで受信される。パケットは、受信器に
よって復調される。
プルパケットＸｉ（ｉ＞０）の形態でこの信号を受信す
る。サンプルは、復調器を有するＤＶＢ−Ｔ規格のＯＦ
ＤＭ受信器によって、２キロバイト又は８キロバイトの
大きさのパケットで受信される。パケットは、受信器に
よって復調される。
【００１８】復調は、上記受信器に含まれる、離散変換
を計算する装置ＦＦＴＰを用いて行われ、離散変換は、
サブ変換を有する。上記計算装置ＦＦＴＰは図３に示さ
れ、一般的にはプロセッサである。この計算装置は、ロ
ーカルメモリＲＡＭ２と、制御手段ＣＮＴＲＬと、計算
手段ＣＡＬ＿Ｍとを有する。変換を計算する装置ＦＦＴ
Ｐは、外部の大域メモリＲＡＭ１にもアクセスを有す
る。
を計算する装置ＦＦＴＰを用いて行われ、離散変換は、
サブ変換を有する。上記計算装置ＦＦＴＰは図３に示さ
れ、一般的にはプロセッサである。この計算装置は、ロ
ーカルメモリＲＡＭ２と、制御手段ＣＮＴＲＬと、計算
手段ＣＡＬ＿Ｍとを有する。変換を計算する装置ＦＦＴ
Ｐは、外部の大域メモリＲＡＭ１にもアクセスを有す
る。
【００１９】大域メモリＲＡＭ１は、受信信号のサンプ
ルＸｉを記憶し、ローカルメモリＲＡＭ２は、サブ変換
計算の結果を記録し、このときサブ変換計算は幾つかの
計算レイヤＬＡＹを有する。上記メモリは、好ましくは
揮発性であり、書き換え可能なメモリである。
ルＸｉを記憶し、ローカルメモリＲＡＭ２は、サブ変換
計算の結果を記録し、このときサブ変換計算は幾つかの
計算レイヤＬＡＹを有する。上記メモリは、好ましくは
揮発性であり、書き換え可能なメモリである。
【００２０】離散変換を計算するために以下の段階が実
施される。１２８データ又はサンプルの大きさを有する
離散変換の計算を例とする。図４ａ及び図４ｂの具体例
に示すように、このような変換の計算は１６−ピクセル
サブ変換を８つの計算に、続いて、８−データサブ変換
を１６の計算に分割され得る。８−データサブ変換は、
３つのレイヤを有し、各レイヤは実施されるべき４つの
初等計算を有し、初等計算は現在バタフライと呼ばれ、
バタフライ計算は２つの入力データを必要とし、２つの
計算された出力データを供給する。計算手段ＣＡＬ＿Ｍ
に含まれる基本モジュール（図示せず）は、バタフライ
の計算を可能にする。このようなモジュールは、加算器
及び乗算器と、幾つかのレジスタを有する。バタフライ
計算は、ある待ち時間Ｌを有して実施され、この待ち時
間Ｌはバタフライ計算の入力データと計算された出力デ
ータとの間で観察されるべきクロックサイクルの数であ
る。
施される。１２８データ又はサンプルの大きさを有する
離散変換の計算を例とする。図４ａ及び図４ｂの具体例
に示すように、このような変換の計算は１６−ピクセル
サブ変換を８つの計算に、続いて、８−データサブ変換
を１６の計算に分割され得る。８−データサブ変換は、
３つのレイヤを有し、各レイヤは実施されるべき４つの
初等計算を有し、初等計算は現在バタフライと呼ばれ、
バタフライ計算は２つの入力データを必要とし、２つの
計算された出力データを供給する。計算手段ＣＡＬ＿Ｍ
に含まれる基本モジュール（図示せず）は、バタフライ
の計算を可能にする。このようなモジュールは、加算器
及び乗算器と、幾つかのレジスタを有する。バタフライ
計算は、ある待ち時間Ｌを有して実施され、この待ち時
間Ｌはバタフライ計算の入力データと計算された出力デ
ータとの間で観察されるべきクロックサイクルの数であ
る。
【００２１】第１の段階において、制御手段ＣＮＴＲＬ
は、パケットサンプルＸｉと変換計算の結果を夫々受信
するよう、大域メモリＲＡＭ１及びローカルメモリＲＡ
Ｍ２を構成する。このコンフィギュレーションは、復調
中に使用されるフーリエ変換の数の関数として形成さ
れ、この変換は本願では２キロバイト又は８キロバイト
であるが場合に応じて様々な大きさを有する。この構成
段階は、当業者に公知であり、従って、更に詳細には説
明しない。
は、パケットサンプルＸｉと変換計算の結果を夫々受信
するよう、大域メモリＲＡＭ１及びローカルメモリＲＡ
Ｍ２を構成する。このコンフィギュレーションは、復調
中に使用されるフーリエ変換の数の関数として形成さ
れ、この変換は本願では２キロバイト又は８キロバイト
であるが場合に応じて様々な大きさを有する。この構成
段階は、当業者に公知であり、従って、更に詳細には説
明しない。
【００２２】第２の段階において、計算手段ＣＡＬ＿Ｍ
は、交互に第１のサブ変換と第２のサブ変換の計算レイ
ヤをインターレーシングすることでサブ変換を計算す
る。インターレーシングは、同じ大きさの２つの連続す
るサブ変換の間で行われることが好ましい。例えば、８
−データサブ変換に関して、プロセッサは、図４ｂに示
す順番で即ち、２つの第１のサブ変換から始め、続いて
２つの次のサブ変換を行って８−データサブ変換の計算
を開始する。従って、例えば、ＳＦＦＴ０及びＳＦＦＴ
０’とラベル付けされた２つの第１の８−データサブ変
換でインターレーシングがある。上記サブ変換ＳＦＦＴ
０とＳＦＦＴ０’は、ａ、ｃ、ｅ、と、ｂ、ｄ、ｆとラ
ベル付けされた３つのレイヤを夫々有する。図５に示す
ように、上記レイヤａ、ｃ、ｅ、とｂ、ｄ、ｆは、実施
されるべき初等計算を夫々４つ有する。従って、レイヤ
ａは、ａ０、ａ１、ａ２、及び、ａ３とラベル付けされ
たバタフライを有し、レイヤｃはｃ４、ｃ５、ｃ６、及
び、ｃ７とラベル付けされたバタフライを有し、レイヤ
ｅはｅ８、ｅ９、ｅ１０、及び、ｅ１１とラベル付けさ
れたバタフライを有する。同様にして、レイヤｂは、ｂ
０、ｂ１、ｂ２、及び、ｂ３とラベル付けされたバタフ
ライを有し、レイヤｄはｄ４、ｄ５、ｄ６、及び、ｄ７
とラベル付けされたバタフライを有し、レイヤｆはｆ
８、ｆ９、ｆ１０、及び、ｆ１１とラベル付けされたバ
タフライを有する。これらバタフライの順序付けされた
順番でこれらバタフライ計算を実施する従来技術と比べ
て、本発明による計算装置は、以下のようにしてバタフ
ライ計算を実施する： 第１のサブ変換ＳＦＦＴ０の第１のレイヤａの計算；上
記レイヤのバタフライ計算は図５に示す順番、即ち、ａ
０、続いて、ａ１、ａ２、ａ３のバタフライの計算で実
施され、 第２のサブ変換ＳＦＦＴ０’の第１のレイヤｂの計算；
上記レイヤのバタフライ計算は図５に示す順番、即ち、
ｂ０、続いて、ｂ１、ｂ２、ｂ３のバタフライの計算で
実施され、 第１のサブ変換ＳＦＦＴ０の第２のレイヤｃの計算；上
記レイヤのバタフライ計算は図５に示す順番、即ち、ｃ
４、続いて、ｃ５、ｃ６、ｃ７のバタフライの計算で実
施され、 第２のサブ変換ＳＦＦＴ０’の第２のレイヤｄの計算；
上記レイヤのバタフライ計算は図５に示す順番、即ち、
ｄ４、続いて、ｄ５、ｄ６、ｄ７のバタフライの計算で
実施され 第１のサブ変換ＳＦＦＴ０の第３のレイヤｅの計算；上
記レイヤのバタフライ計算は図５に示す順番、即ち、ｅ
８、続いて、ｅ９、ｅ１０、ｅ１１のバタフライの計算
で実施され、 第２のサブ変換ＳＦＦＴ０’の第３のレイヤｆの計算；
上記レイヤのバタフライ計算は図５に示す順番、即ち、
ｆ８、続いて、ｆ９、ｆ１０、ｆ１１のバタフライの計
算で実施される等、計算されるべき８−データサブ変換
がもはやなくなるまで、即ち、サブ変換ＳＦＦＴ７とＳ
ＦＦＴ７’まで実施される。
は、交互に第１のサブ変換と第２のサブ変換の計算レイ
ヤをインターレーシングすることでサブ変換を計算す
る。インターレーシングは、同じ大きさの２つの連続す
るサブ変換の間で行われることが好ましい。例えば、８
−データサブ変換に関して、プロセッサは、図４ｂに示
す順番で即ち、２つの第１のサブ変換から始め、続いて
２つの次のサブ変換を行って８−データサブ変換の計算
を開始する。従って、例えば、ＳＦＦＴ０及びＳＦＦＴ
０’とラベル付けされた２つの第１の８−データサブ変
換でインターレーシングがある。上記サブ変換ＳＦＦＴ
０とＳＦＦＴ０’は、ａ、ｃ、ｅ、と、ｂ、ｄ、ｆとラ
ベル付けされた３つのレイヤを夫々有する。図５に示す
ように、上記レイヤａ、ｃ、ｅ、とｂ、ｄ、ｆは、実施
されるべき初等計算を夫々４つ有する。従って、レイヤ
ａは、ａ０、ａ１、ａ２、及び、ａ３とラベル付けされ
たバタフライを有し、レイヤｃはｃ４、ｃ５、ｃ６、及
び、ｃ７とラベル付けされたバタフライを有し、レイヤ
ｅはｅ８、ｅ９、ｅ１０、及び、ｅ１１とラベル付けさ
れたバタフライを有する。同様にして、レイヤｂは、ｂ
０、ｂ１、ｂ２、及び、ｂ３とラベル付けされたバタフ
ライを有し、レイヤｄはｄ４、ｄ５、ｄ６、及び、ｄ７
とラベル付けされたバタフライを有し、レイヤｆはｆ
８、ｆ９、ｆ１０、及び、ｆ１１とラベル付けされたバ
タフライを有する。これらバタフライの順序付けされた
順番でこれらバタフライ計算を実施する従来技術と比べ
て、本発明による計算装置は、以下のようにしてバタフ
ライ計算を実施する： 第１のサブ変換ＳＦＦＴ０の第１のレイヤａの計算；上
記レイヤのバタフライ計算は図５に示す順番、即ち、ａ
０、続いて、ａ１、ａ２、ａ３のバタフライの計算で実
施され、 第２のサブ変換ＳＦＦＴ０’の第１のレイヤｂの計算；
上記レイヤのバタフライ計算は図５に示す順番、即ち、
ｂ０、続いて、ｂ１、ｂ２、ｂ３のバタフライの計算で
実施され、 第１のサブ変換ＳＦＦＴ０の第２のレイヤｃの計算；上
記レイヤのバタフライ計算は図５に示す順番、即ち、ｃ
４、続いて、ｃ５、ｃ６、ｃ７のバタフライの計算で実
施され、 第２のサブ変換ＳＦＦＴ０’の第２のレイヤｄの計算；
上記レイヤのバタフライ計算は図５に示す順番、即ち、
ｄ４、続いて、ｄ５、ｄ６、ｄ７のバタフライの計算で
実施され 第１のサブ変換ＳＦＦＴ０の第３のレイヤｅの計算；上
記レイヤのバタフライ計算は図５に示す順番、即ち、ｅ
８、続いて、ｅ９、ｅ１０、ｅ１１のバタフライの計算
で実施され、 第２のサブ変換ＳＦＦＴ０’の第３のレイヤｆの計算；
上記レイヤのバタフライ計算は図５に示す順番、即ち、
ｆ８、続いて、ｆ９、ｆ１０、ｆ１１のバタフライの計
算で実施される等、計算されるべき８−データサブ変換
がもはやなくなるまで、即ち、サブ変換ＳＦＦＴ７とＳ
ＦＦＴ７’まで実施される。
【００２３】クーリ・チューキー（Ｃｏｏｌｅｙ−Ｔｕ
ｋｅｙ）アルゴリズムと呼ばれるアルゴリズムがこのよ
うなバタフライ計算を実施するために使用されることに
注意し、このアルゴリズムは、底が２のアルゴリズム又
は底が２乃至４と変化する二重底としても既知である。
２の底を用いる変換計算は、２の累乗である幾つかのサ
ンプルを要求する。例えば、２キロバイトの変換を計算
するためには、２５６の１６−データサブ変換（即ち、
３２の１サブ変換当たり底が２の初等計算）及び２５６
の８−データサブ変換計算（即ち、１２の１サブ変換当
たり底が２の初等計算）が必要である。バタフライ計算
及び特にクーリ・チューキアルゴリズムは、当業者に周
知であるため、本願では説明しない。
ｋｅｙ）アルゴリズムと呼ばれるアルゴリズムがこのよ
うなバタフライ計算を実施するために使用されることに
注意し、このアルゴリズムは、底が２のアルゴリズム又
は底が２乃至４と変化する二重底としても既知である。
２の底を用いる変換計算は、２の累乗である幾つかのサ
ンプルを要求する。例えば、２キロバイトの変換を計算
するためには、２５６の１６−データサブ変換（即ち、
３２の１サブ変換当たり底が２の初等計算）及び２５６
の８−データサブ変換計算（即ち、１２の１サブ変換当
たり底が２の初等計算）が必要である。バタフライ計算
及び特にクーリ・チューキアルゴリズムは、当業者に周
知であるため、本願では説明しない。
【００２４】図６において図５を参照するに、第１の８
−データサブ変換ＳＦＦＴ０の第２のレイヤｃにおいて
最初に計算され、待ち時間Ｌが３に等しい、ｃ４とラベ
ル付けされたバタフライを例とする。バタフライｃ４
は、バタフライａ０とａ２のデータを必要とする。図示
するように、第１のサブ変換ＳＴＴＦ０の第１のレイヤ
ａ、即ち、ａ０、ａ１、ａ２、及び、ａ３が最初に計算
される。第２に、第２のサブ変換ＳＴＴＦ０’の第１の
レイヤｂ、即ち、バタフライｂ０、ｂ１、ｂ２、及び、
ｂ３が計算される。最後に、８番目のサイクルでバタフ
ライｃ４が計算される。第１のレイヤａのバタフライａ
０及びａ２の計算から得られる結果は、この場合、バタ
フライｃ４に送信される時間がある。
−データサブ変換ＳＦＦＴ０の第２のレイヤｃにおいて
最初に計算され、待ち時間Ｌが３に等しい、ｃ４とラベ
ル付けされたバタフライを例とする。バタフライｃ４
は、バタフライａ０とａ２のデータを必要とする。図示
するように、第１のサブ変換ＳＴＴＦ０の第１のレイヤ
ａ、即ち、ａ０、ａ１、ａ２、及び、ａ３が最初に計算
される。第２に、第２のサブ変換ＳＴＴＦ０’の第１の
レイヤｂ、即ち、バタフライｂ０、ｂ１、ｂ２、及び、
ｂ３が計算される。最後に、８番目のサイクルでバタフ
ライｃ４が計算される。第１のレイヤａのバタフライａ
０及びａ２の計算から得られる結果は、この場合、バタ
フライｃ４に送信される時間がある。
【００２５】上記２つのサブ変換の間の計算の順序付け
られた順番は、「パーフェクト・シャッフル」と呼ばれ
るサブ変換に対する最適な計算の順番に基づく。この順
列或いはサブ変換に対する最適な順番は、バタフライブ
ロック及びレイヤの増加する順番に対応する。図５の陰
が付けられた部分では、第１のサブ変換ＳＦＦＴ０に対
する最適な順番は、１番目のレイヤａの１番目のブロッ
クａ０、２番目のブロックａ１、３番目のブロックａ
２、４番目のブロックａ３、続いて、２番目のレイヤｃ
の１番目のブロックｃ４、２番目のブロックｃ５、３番
目のブロックｃ６、４番目のブロックｃ７、最後に、３
番目のレイヤｅの１番目のブロックｅ８、２番目のブロ
ックｅ９、３番目のブロックｅ１０、及び、４番目のブ
ロックｅ１１の計算に対応する。図５の白い部分では、
第２のサブ変換ＳＦＦＴ０’に対する最適順番は、１番
目のレイヤｂの１番目のブロックｂ０、２番目のブロッ
クｂ１、３番目のブロックｂ２、４番目のブロックｂ
３、続いて、２番目のレイヤｄの１番目のブロックｄ
４、２番目のブロックｄ５、３番目のブロックｄ６、４
番目のブロックｄ７、最後に、３番目のレイヤｆの１番
目のブロックｆ８、２番目のブロックｆ９、３番目のブ
ロックｆ１０、及び、４番目のブロックｆ１１の計算に
対応する。
られた順番は、「パーフェクト・シャッフル」と呼ばれ
るサブ変換に対する最適な計算の順番に基づく。この順
列或いはサブ変換に対する最適な順番は、バタフライブ
ロック及びレイヤの増加する順番に対応する。図５の陰
が付けられた部分では、第１のサブ変換ＳＦＦＴ０に対
する最適な順番は、１番目のレイヤａの１番目のブロッ
クａ０、２番目のブロックａ１、３番目のブロックａ
２、４番目のブロックａ３、続いて、２番目のレイヤｃ
の１番目のブロックｃ４、２番目のブロックｃ５、３番
目のブロックｃ６、４番目のブロックｃ７、最後に、３
番目のレイヤｅの１番目のブロックｅ８、２番目のブロ
ックｅ９、３番目のブロックｅ１０、及び、４番目のブ
ロックｅ１１の計算に対応する。図５の白い部分では、
第２のサブ変換ＳＦＦＴ０’に対する最適順番は、１番
目のレイヤｂの１番目のブロックｂ０、２番目のブロッ
クｂ１、３番目のブロックｂ２、４番目のブロックｂ
３、続いて、２番目のレイヤｄの１番目のブロックｄ
４、２番目のブロックｄ５、３番目のブロックｄ６、４
番目のブロックｄ７、最後に、３番目のレイヤｆの１番
目のブロックｆ８、２番目のブロックｆ９、３番目のブ
ロックｆ１０、及び、４番目のブロックｆ１１の計算に
対応する。
【００２６】従って、所与のサブ変換に関して、レイヤ
ｉ＋１のバタフライｊは、上記変換のレイヤｉのバタフ
ライｊ／２と（ｊ／２＋Ｎｓ／４）に依存し、このとき
Ｎｓは、計算されるべきサブ変換の大きさである。例え
ば、第１のサブ変換ＳＦＦＴ０の第２のレイヤの第２の
バタフライＣ５は、上記サブ変換の第１のレイヤのバタ
フライ２／２＝１と２／２＋８／４＝３、即ち、バタフ
ライａ０とａ２に依存する。その結果、レイヤｉのブロ
ックの計算と、次のレイヤｉ＋１に依存するブロックの
計算との間の時間は、Ｔｄｅｐ＝Ｎｓ／２‐（ｊ／２＋
Ｎｓ／４）＝ｊ＝Ｎｓ／４＋ｊ‐（ｊ／２）となるよう
なサイクルＴｄｅｐ（１サイクル当たり１ブロックが計
算される）の数に対応し、このときＮｓ／２は、レイヤ
において計算されるべきバタフライの数である。最悪な
場合、ｊ＝０であるとき、最少時間Ｔｄｅｐｍｉｎは、
Ｎｓ／４に等しい。Ｔｄｅｐが＞Ｌでなくてはならない
ため、Ｎｓ＞４*Ｌと同等である。
ｉ＋１のバタフライｊは、上記変換のレイヤｉのバタフ
ライｊ／２と（ｊ／２＋Ｎｓ／４）に依存し、このとき
Ｎｓは、計算されるべきサブ変換の大きさである。例え
ば、第１のサブ変換ＳＦＦＴ０の第２のレイヤの第２の
バタフライＣ５は、上記サブ変換の第１のレイヤのバタ
フライ２／２＝１と２／２＋８／４＝３、即ち、バタフ
ライａ０とａ２に依存する。その結果、レイヤｉのブロ
ックの計算と、次のレイヤｉ＋１に依存するブロックの
計算との間の時間は、Ｔｄｅｐ＝Ｎｓ／２‐（ｊ／２＋
Ｎｓ／４）＝ｊ＝Ｎｓ／４＋ｊ‐（ｊ／２）となるよう
なサイクルＴｄｅｐ（１サイクル当たり１ブロックが計
算される）の数に対応し、このときＮｓ／２は、レイヤ
において計算されるべきバタフライの数である。最悪な
場合、ｊ＝０であるとき、最少時間Ｔｄｅｐｍｉｎは、
Ｎｓ／４に等しい。Ｔｄｅｐが＞Ｌでなくてはならない
ため、Ｎｓ＞４*Ｌと同等である。
【００２７】有利的には、最適な底が２の順列方法を用
いて計算されるサブ変換に関して、サブ変換の大きさ
が、サブ変換の底が２のバタフライ計算の待ち時間Ｌの
４倍以下であるとき、計算手段ＣＡＬ＿Ｍは前述した通
りこのサブ変換に対してインターレーシングを行う。つ
まり、サブ変換の大きさが待ち時間Ｌの４倍より大きい
とき、計算手段ＣＡＬ＿Ｍはインターレーシングを行わ
ない。
いて計算されるサブ変換に関して、サブ変換の大きさ
が、サブ変換の底が２のバタフライ計算の待ち時間Ｌの
４倍以下であるとき、計算手段ＣＡＬ＿Ｍは前述した通
りこのサブ変換に対してインターレーシングを行う。つ
まり、サブ変換の大きさが待ち時間Ｌの４倍より大きい
とき、計算手段ＣＡＬ＿Ｍはインターレーシングを行わ
ない。
【００２８】前記例では、待ち時間Ｌが３のとき１６−
データのサブ変換に対してこのようなインターレーシン
グを行う必要はない。実際に、１６−データのサブ変換
のレイヤに対して、８のバタフライを計算することが必
要である。その結果、待ち時間が３の場合、異なる計算
に要求されるデータは、バタフライのために送信される
時間を有する。待ち時間Ｌの４倍よりも大きいサブ変換
の大きさが効果的にはある。この場合、１６−データの
サブ変換のためにデータを送信する時間を長くするよう
インターレーシングを行う必要はない。従って、８−デ
ータのサブ変換の前或いは後に、プロセッサは、図４ａ
に示す順番でインターレーシングすることなく８の１６
−データサブ変換の計算を実施する。
データのサブ変換に対してこのようなインターレーシン
グを行う必要はない。実際に、１６−データのサブ変換
のレイヤに対して、８のバタフライを計算することが必
要である。その結果、待ち時間が３の場合、異なる計算
に要求されるデータは、バタフライのために送信される
時間を有する。待ち時間Ｌの４倍よりも大きいサブ変換
の大きさが効果的にはある。この場合、１６−データの
サブ変換のためにデータを送信する時間を長くするよう
インターレーシングを行う必要はない。従って、８−デ
ータのサブ変換の前或いは後に、プロセッサは、図４ａ
に示す順番でインターレーシングすることなく８の１６
−データサブ変換の計算を実施する。
【００２９】待ち時間期間Ｌが１に等しいとき、即ち、
計算が開始するとすぐに結果が得られ、計算手段ＣＡＬ
＿Ｍは、この場合、次のレイヤのバタフライ計算が開始
するとすぐにレイヤの全てのデータが利用できるように
なるため、インターレーシングが１度も行われないこと
に注意する。
計算が開始するとすぐに結果が得られ、計算手段ＣＡＬ
＿Ｍは、この場合、次のレイヤのバタフライ計算が開始
するとすぐにレイヤの全てのデータが利用できるように
なるため、インターレーシングが１度も行われないこと
に注意する。
【００３０】従って、このようなインターレーシング
は、プロセッサＦＦＴＰが１つ以上のサイクル中にこの
ようなデータが送信されることを待機すること無く、バ
タフライ計算に必要なデータに時間を残し、一つのバタ
フライから別のバタフライに送信されるといった利点を
有する。
は、プロセッサＦＦＴＰが１つ以上のサイクル中にこの
ようなデータが送信されることを待機すること無く、バ
タフライ計算に必要なデータに時間を残し、一つのバタ
フライから別のバタフライに送信されるといった利点を
有する。
【００３１】最後に、本発明は、ローカルメモリＲＡＭ
２を使用し、その結果大域メモリＲＡＭ１をより少なく
使用するといった更なる利点を有する。実際に、各サブ
変換計算において、使用されるメモリはローカルメモリ
ＲＡＭ２である。変換を計算する装置ＦＦＴＰは、本質
的にサブ変換の結果を転送するためだけに大域メモリＲ
ＡＭ１にアクセスする。従って、ローカルメモリへのア
クセスが大域メモリへのアクセスよりも消費量が少ない
ためエネルギー消費量が低減するだけでなく、変換を計
算するために装置ＦＦＴＰ以外の装置によるアクセス動
作のために大域メモリを自由にする可能性を与える。
２を使用し、その結果大域メモリＲＡＭ１をより少なく
使用するといった更なる利点を有する。実際に、各サブ
変換計算において、使用されるメモリはローカルメモリ
ＲＡＭ２である。変換を計算する装置ＦＦＴＰは、本質
的にサブ変換の結果を転送するためだけに大域メモリＲ
ＡＭ１にアクセスする。従って、ローカルメモリへのア
クセスが大域メモリへのアクセスよりも消費量が少ない
ためエネルギー消費量が低減するだけでなく、変換を計
算するために装置ＦＦＴＰ以外の装置によるアクセス動
作のために大域メモリを自由にする可能性を与える。
【００３２】本発明の範囲は、記載した実施例に制限さ
れず、例えば、他のアルゴリズムが使用される他の実施
例も含むことに注意すべきである。
れず、例えば、他のアルゴリズムが使用される他の実施
例も含むことに注意すべきである。
【００３３】本発明は、ＯＦＤＭ技法に基づく復調器以
外の復調器に使用されてもよい。例えば、周波数領域で
米国において使用されているＶＳＢ技法（「残留側波帯
変調」）に使用されてもよい。このＶＳＢ技法も周波数
領域で使用されるときフーリエ変換を使用する。信号の
受信中、受信器は、１キロバイト又は２キロバイトのサ
ンプルパケットの形態でディジタル信号を受信する。
外の復調器に使用されてもよい。例えば、周波数領域で
米国において使用されているＶＳＢ技法（「残留側波帯
変調」）に使用されてもよい。このＶＳＢ技法も周波数
領域で使用されるときフーリエ変換を使用する。信号の
受信中、受信器は、１キロバイト又は２キロバイトのサ
ンプルパケットの形態でディジタル信号を受信する。
【００３４】本発明は、フーリエ変換に制限されず、ビ
デオ処理的用法で使用される例えば、離散コサイン変換
ＤＣＴのような他の離散変換を含み得ることに注意す
る。
デオ処理的用法で使用される例えば、離散コサイン変換
ＤＣＴのような他の離散変換を含み得ることに注意す
る。
【００３５】本発明は、地上波テレビジョンの分野に制
限されず、他の分野、特に、離散変換を用いるシステム
を使用する全ての分野にまで広げられる。
限されず、他の分野、特に、離散変換を用いるシステム
を使用する全ての分野にまで広げられる。
【００３６】本文中のどの参照記号も特許請求の範囲を
制限するものとして解釈されてはならない。「有する、
含む」などの用語及びその活用形は、記載されていない
他の素子及び段階を除外するものではない。素子は単数
形で表わされているが、同じ素子が複数個存在すること
を除外するものではない。
制限するものとして解釈されてはならない。「有する、
含む」などの用語及びその活用形は、記載されていない
他の素子及び段階を除外するものではない。素子は単数
形で表わされているが、同じ素子が複数個存在すること
を除外するものではない。
【図１】最新技術による装置を用いて実施される離散変
換計算のための相互接続ネットワークを示す図である。
換計算のための相互接続ネットワークを示す図である。
【図２】図１に示す、従来技術の計算装置を用いて初等
計算を実施するサイクルの組を示す図である。
計算を実施するサイクルの組を示す図である。
【図３】本発明による計算装置を示す図である。
【図４ａ】図３の装置を用いる離散変換計算を示す図で
ある。
ある。
【図４ｂ】図３の装置を用いる図４ａにおける離散変換
計算の詳細を示す図である。
計算の詳細を示す図である。
【図５】図３の計算装置を用いて実施される離散変換計
算のための相互接続ネットワークを示す図である。
算のための相互接続ネットワークを示す図である。
【図６】図３の計算装置を用いて初等計算を実施するサ
イクルの組を示す図である。
イクルの組を示す図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 オリヴィエ ゲイ‐ベリール
フランス国，75013 パリ，リュ・ル・ブ
ラン 37
(72)発明者 エリク デュジャルダン
アメリカ合衆国，カリフォルニア州，フリ
モント，モウリー・アヴェニュー 889,
112号
Ｆターム(参考） 5B056 AA05 BB17 HH03
5J064 AA03 BA16 BC09 BC24 BD02
Claims (10)
- 【請求項１】 幾つかの計算レイヤを有するサブ変換計
算の結果を記憶するローカルメモリを有し、サブ変換を
含む離散変換を計算する装置であって、 第１のサブ変換と第２のサブ変換の計算レイヤをインタ
ーレーシングすることができる計算手段を有することを
特徴とする装置。 - 【請求項２】 上記計算手段は、同じ大きさの２つの連
続するサブ変換の間でインターレーシングを行うことが
できることを特徴とする請求項１記載の計算装置。 - 【請求項３】 上記計算手段は、サブ変換の初等計算の
待ち時間の４倍以下の大きさをサブ変換が有する場合に
インターレーシングを行うことを特徴とする請求項１記
載の計算装置。 - 【請求項４】 サブ変換は、最適な順列を用いる計算方
法に基づくことを特徴とする請求項３記載の計算装置。 - 【請求項５】 ローカルメモリにサブ変換計算の結果を
記憶することに適切な、サブ変換を含む離散変換を計算
する方法であって、 第１のサブ変換と第２のサブ変換の計算レイヤをインタ
ーレーシングする段階を有する方法。 - 【請求項６】 同じ大きさの２つの連続するサブ変換の
間でインターレーシングが行われることを特徴とする請
求項５記載の変換を計算する方法。 - 【請求項７】 サブ変換の初等計算の待ち時間の４倍以
下の大きさをサブ変換が有する場合にインターレーシン
グが行なわれることを特徴とする請求項５記載の変換を
計算する方法。 - 【請求項８】 サブ変換は、最適な順列を用いる計算方
法に基づくことを特徴とする請求項７記載の変換を計算
する方法。 - 【請求項９】 請求項１記載の離散変換を計算する装置
を含む復調器を有する受信器であって、 上記装置を用いて復調されるサンプルのパケットを受信
するよう適合される受信器。 - 【請求項１０】 信号を変調しチャネルを介して上記信
号を受信器に送る送信器と、請求項１記載の装置を用い
て上記信号を復調する上記受信器とを有する送信システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0110958 | 2001-08-21 | ||
| FR0110958 | 2001-08-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003178047A true JP2003178047A (ja) | 2003-06-27 |
Family
ID=8866630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002238041A Withdrawn JP2003178047A (ja) | 2001-08-21 | 2002-08-19 | 離散変換を計算する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20030050944A1 (ja) |
| EP (1) | EP1288788A1 (ja) |
| JP (1) | JP2003178047A (ja) |
| KR (1) | KR20030017371A (ja) |
| CN (1) | CN1320478C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009535678A (ja) * | 2006-04-04 | 2009-10-01 | クゥアルコム・インコーポレイテッド | パイプラインｆｆｔのアーキテクチャおよび方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3729289A4 (en) * | 2017-12-22 | 2021-03-03 | Alibaba Group Holding Limited | MEMORY DEVICE AND ASSOCIATED CONTROL PROCEDURE |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811210A (en) * | 1985-11-27 | 1989-03-07 | Texas Instruments Incorporated | A plurality of optical crossbar switches and exchange switches for parallel processor computer |
| FR2628271B3 (fr) * | 1988-03-03 | 1990-05-18 | Fabeck Claude | Generateur d'impulsions electriques pour reduire la formation d'incrustations de sels sur une paroi |
| JP2744526B2 (ja) * | 1991-04-18 | 1998-04-28 | シャープ株式会社 | 準１６基数プロセッサおよび方法 |
| JP3749022B2 (ja) * | 1997-09-12 | 2006-02-22 | シャープ株式会社 | 高速フーリエ変換を用いて短い待ち時間でアレイ処理を行う並列システム |
| US6963891B1 (en) * | 1999-04-08 | 2005-11-08 | Texas Instruments Incorporated | Fast fourier transform |
| US6591284B1 (en) * | 1999-07-09 | 2003-07-08 | Interuniversitair Microelektronica Centrum | Method for performing a fast transform |
| JP3716695B2 (ja) * | 1999-12-24 | 2005-11-16 | 日本電気株式会社 | 高速アダマール変換器 |
| KR100586599B1 (ko) * | 1999-12-31 | 2006-06-02 | 주식회사 케이티 | 이산여현변환을 위한 비동기식 매트릭스-벡터 곱셈기 |
-
2002
- 2002-08-16 CN CNB021303541A patent/CN1320478C/zh not_active Expired - Fee Related
- 2002-08-16 US US10/222,237 patent/US20030050944A1/en not_active Abandoned
- 2002-08-19 EP EP02078422A patent/EP1288788A1/fr not_active Withdrawn
- 2002-08-19 JP JP2002238041A patent/JP2003178047A/ja not_active Withdrawn
- 2002-08-21 KR KR1020020049404A patent/KR20030017371A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009535678A (ja) * | 2006-04-04 | 2009-10-01 | クゥアルコム・インコーポレイテッド | パイプラインｆｆｔのアーキテクチャおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1407481A (zh) | 2003-04-02 |
| US20030050944A1 (en) | 2003-03-13 |
| EP1288788A1 (fr) | 2003-03-05 |
| CN1320478C (zh) | 2007-06-06 |
| KR20030017371A (ko) | 2003-03-03 |
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