JP2003167032A - 半導体チップの位置測定方法及び位置制御方法 - Google Patents
半導体チップの位置測定方法及び位置制御方法Info
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Abstract
(57)【要約】
【課題】 ダイシング等により、ウェーハ上で傾きや位
置の周期性が不定となっている半導体チップの位置を、
できるだけ少ない位置測定点で精度よく補間でき、それ
により半導体チップとテスタの触針との位置決め精度を
向上させ、半導体特性の検査歩留まりを向上せしめる。 【解決手段】 半導体ウェーハに格子状に形成された複
数の半導体チップの各座標位置を測定する半導体チップ
の位置測定方法において、前記格子状に形成された複数
の半導体チップの領域を任意の多角形の区画に分割し、
区画毎に形状頂点の座標と区画内部の１点の座標を測定
し、前記各形状頂点の座標と前記区画内部の１点の座標
とで形成される三角形の集合体を作成し、前記三角形の
集合体情報に基づいて前記区画内の各半導体チップの位
置と平面上での傾きを演算する。
置の周期性が不定となっている半導体チップの位置を、
できるだけ少ない位置測定点で精度よく補間でき、それ
により半導体チップとテスタの触針との位置決め精度を
向上させ、半導体特性の検査歩留まりを向上せしめる。 【解決手段】 半導体ウェーハに格子状に形成された複
数の半導体チップの各座標位置を測定する半導体チップ
の位置測定方法において、前記格子状に形成された複数
の半導体チップの領域を任意の多角形の区画に分割し、
区画毎に形状頂点の座標と区画内部の１点の座標を測定
し、前記各形状頂点の座標と前記区画内部の１点の座標
とで形成される三角形の集合体を作成し、前記三角形の
集合体情報に基づいて前記区画内の各半導体チップの位
置と平面上での傾きを演算する。
Description
【０００１】
【発明の属する技術分野】本発明は、格子状に配列され
た複数の半導体チップの特性を計測する半導体検査装置
における半導体チップの位置測定及び制御方法に関す
る。
た複数の半導体チップの特性を計測する半導体検査装置
における半導体チップの位置測定及び制御方法に関す
る。
【０００２】
【従来の技術】図４に示した機能ブロック図により、半
導体検査装置の基本的な構成を説明する。１は、格子状
の複数の半導体チップが形成された、矩形又は円形のウ
ェーハであり、適当な搬送手段で搬送されてウェーハ載
置台２上に吸着配置される。
導体検査装置の基本的な構成を説明する。１は、格子状
の複数の半導体チップが形成された、矩形又は円形のウ
ェーハであり、適当な搬送手段で搬送されてウェーハ載
置台２上に吸着配置される。
【０００３】ウェーハ載置台２は、3次元駆動ステージ
に設けられ、ウェーハ載置台駆動手段３により3次元的
に移動可能となっている。ウェーハ載置台２の上方に
は、ウェーハ１と対向してプローブカード４が配置され
ており、ウェーハ載置台２を上下・水平方向へ移動させ
てプローブカード４のウェーハ１側に装着された測定用
触針５を半導体チップに形成された電極パッドと接触さ
せ、各チップの電気的諸特性を予め記憶された期待値と
比較しながら順次測定する。
に設けられ、ウェーハ載置台駆動手段３により3次元的
に移動可能となっている。ウェーハ載置台２の上方に
は、ウェーハ１と対向してプローブカード４が配置され
ており、ウェーハ載置台２を上下・水平方向へ移動させ
てプローブカード４のウェーハ１側に装着された測定用
触針５を半導体チップに形成された電極パッドと接触さ
せ、各チップの電気的諸特性を予め記憶された期待値と
比較しながら順次測定する。
【０００４】ウェーハ載置台２の上方には、画像認識手
段６に接続されたカメラ７が設けられており、ウェーハ
載置台２の移動に伴い、ウェーハ１の画像認識位置が変
えられる。カメラ７からの画像情報は、画像認識手段６
で画像処理され、ウェーハ１上の半導体素子の位置が測
定され、プロ−バＣＰＵ８の制御手段９に供給される。
段６に接続されたカメラ７が設けられており、ウェーハ
載置台２の移動に伴い、ウェーハ１の画像認識位置が変
えられる。カメラ７からの画像情報は、画像認識手段６
で画像処理され、ウェーハ１上の半導体素子の位置が測
定され、プロ−バＣＰＵ８の制御手段９に供給される。
【０００５】その情報に基づいて制御手段９は、ウェー
ハ載置台２でのウェーハ１の傾き、半導体チップ間の実
距離を知り、その結果からウェーハ載置台駆動手段３に
よる位置決め機構を駆動し、測定用触針５を検査対象半
導体チップに形成された電極パッドと接触させている。
ハ載置台２でのウェーハ１の傾き、半導体チップ間の実
距離を知り、その結果からウェーハ載置台駆動手段３に
よる位置決め機構を駆動し、測定用触針５を検査対象半
導体チップに形成された電極パッドと接触させている。
【０００６】プローブカード４の測定用蝕針5は、テス
タ１０内の測定回路１１と接続されており、測定結果は
インターフェイス１２を介してプローバＣＰＵ８に供給
される。制御手段９は、メモリ１３に予め記憶された測
定に必要なパラメータ、例えば基準位置データ、チップ
パターンデータ、チップ間距離データ、ウェーハ中心位
置データ等に基づき、ウェーハ載置台駆動手段３を制御
する。
タ１０内の測定回路１１と接続されており、測定結果は
インターフェイス１２を介してプローバＣＰＵ８に供給
される。制御手段９は、メモリ１３に予め記憶された測
定に必要なパラメータ、例えば基準位置データ、チップ
パターンデータ、チップ間距離データ、ウェーハ中心位
置データ等に基づき、ウェーハ載置台駆動手段３を制御
する。
【０００７】次に、図５及び図６により、従来技術によ
るウェーハの半導体チップの位置測定手法につき説明す
る。図５はすべての隣り合う半導体チップ間のＸ方向、
Ｙ方向の距離がインデックス値（設計値）と同一である
とみなし、このインデックス値に基づいて基準位置から
各半導体チップ位置を測定する。したがってこの手法で
は、個々の半導体チップの位置測定は１個のみ行われ
る。
るウェーハの半導体チップの位置測定手法につき説明す
る。図５はすべての隣り合う半導体チップ間のＸ方向、
Ｙ方向の距離がインデックス値（設計値）と同一である
とみなし、このインデックス値に基づいて基準位置から
各半導体チップ位置を測定する。したがってこの手法で
は、個々の半導体チップの位置測定は１個のみ行われ
る。
【０００８】図６に示す他の測定の手法は、指定した半
導体チップ（黒丸を付したチップ）の位置を測定し、他
の半導体チップ位置は、一番近いＸ方向、Ｙ方向の測定
済みチップ位置データから補間して演算する。
導体チップ（黒丸を付したチップ）の位置を測定し、他
の半導体チップ位置は、一番近いＸ方向、Ｙ方向の測定
済みチップ位置データから補間して演算する。
【０００９】図７に示すフローチャートにより、半導体
チップの検査、出荷工程を説明する。図７は、従来広く
実施されている通常工程の手順を示すフローチャートで
ある。まず、ウェーハ上の半導体チップは、図４で説明
した装置によりウェーハ検査が実施された後、ダイサリ
ングの上面に固定されたフィルムの上でダイシングソー
により半導体チップ毎に格子状にダイシング（個片化）
される。
チップの検査、出荷工程を説明する。図７は、従来広く
実施されている通常工程の手順を示すフローチャートで
ある。まず、ウェーハ上の半導体チップは、図４で説明
した装置によりウェーハ検査が実施された後、ダイサリ
ングの上面に固定されたフィルムの上でダイシングソー
により半導体チップ毎に格子状にダイシング（個片化）
される。
【００１０】個片化された半導体チップは、ピッキング
され、リードフレームにマウントされ、電極からのリー
ド線がボンディングされ、さらにモールディングされ
る。モールディングされた半導体チップは、カット、整
形、刻印工程で最終製品の形態となる。
され、リードフレームにマウントされ、電極からのリー
ド線がボンディングされ、さらにモールディングされ
る。モールディングされた半導体チップは、カット、整
形、刻印工程で最終製品の形態となる。
【００１１】製品の形態となった半導体チップは、ハン
ドラにより個別のファイナル検査装置に搬送され、検査
に合格したものがテープマウントやチューブに実装さ
れ、出荷される。この通常工程では、半導体チップ検査
はウェーハ段階と個別にモールディングされた段階のフ
ァイナル検査と２回実施される。
ドラにより個別のファイナル検査装置に搬送され、検査
に合格したものがテープマウントやチューブに実装さ
れ、出荷される。この通常工程では、半導体チップ検査
はウェーハ段階と個別にモールディングされた段階のフ
ァイナル検査と２回実施される。
【００１２】
【発明が解決しようとする課題】しかしながら、図７に
示す工程順による半導体チップの検査においては、ファ
イナル検査前にウェーハがダイシングソーにより個片に
分断されていることが多く、それ故にもともとウェーハ
自体が持っていた半導体チップ間の位置の規則性が失わ
れている場合が多い。
示す工程順による半導体チップの検査においては、ファ
イナル検査前にウェーハがダイシングソーにより個片に
分断されていることが多く、それ故にもともとウェーハ
自体が持っていた半導体チップ間の位置の規則性が失わ
れている場合が多い。
【００１３】その結果、図５及び図６で示した従来技術
に基づく半導体チップの位置測定と検査装置の位置決め
駆動制御では、テスタの触針と半導体チップの端子との
接触位置関係で十分な精度を得ることが困難となり、検
査歩留まりの低下につながっている。
に基づく半導体チップの位置測定と検査装置の位置決め
駆動制御では、テスタの触針と半導体チップの端子との
接触位置関係で十分な精度を得ることが困難となり、検
査歩留まりの低下につながっている。
【００１４】この場合、個々の半導体チップ全部につい
て位置測定を行えば位置決め精度は向上するが、位置測
定の所要時間が膨らみ、検査装置のスループットを低下
させることになる。
て位置測定を行えば位置決め精度は向上するが、位置測
定の所要時間が膨らみ、検査装置のスループットを低下
させることになる。
【００１５】本発明の目的は、ダイシング等により、ウ
ェーハ上で傾きや位置の周期性が不定となっている半導
体チップの位置を、できるだけ少ない位置測定点で精度
よく補間でき、それにより半導体チップとテスタの触針
との位置決め精度を向上させ、半導体特性の検査歩留ま
りを向上せしめることができる半導体チップの位置測定
方法及び位置制御方法を提供することにある。
ェーハ上で傾きや位置の周期性が不定となっている半導
体チップの位置を、できるだけ少ない位置測定点で精度
よく補間でき、それにより半導体チップとテスタの触針
との位置決め精度を向上させ、半導体特性の検査歩留ま
りを向上せしめることができる半導体チップの位置測定
方法及び位置制御方法を提供することにある。
【００１６】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載発明の特徴は、格
子状に配列された複数の半導体チップの各座標位置を測
定する半導体チップの位置測定方法において、前記格子
状に形成された複数の半導体チップの領域を任意の多角
形の区画に分割し、区画毎に形状頂点の座標と区画内部
の１点の座標を測定し、前記各形状頂点の座標と前記区
画内部の１点の座標とで形成される三角形の集合体を作
成し、前記三角形の集合体情報に基づいて前記区画内の
各半導体チップの位置と平面上での傾きを演算する、半
導体チップの位置測定方法にある。
るために、本発明のうち請求項１記載発明の特徴は、格
子状に配列された複数の半導体チップの各座標位置を測
定する半導体チップの位置測定方法において、前記格子
状に形成された複数の半導体チップの領域を任意の多角
形の区画に分割し、区画毎に形状頂点の座標と区画内部
の１点の座標を測定し、前記各形状頂点の座標と前記区
画内部の１点の座標とで形成される三角形の集合体を作
成し、前記三角形の集合体情報に基づいて前記区画内の
各半導体チップの位置と平面上での傾きを演算する、半
導体チップの位置測定方法にある。
【００１７】請求項２記載発明の特徴は、格子状に配列
された複数の半導体チップの各座標位置に測検査手段を
プロービングする半導体チップの位置制御方法におい
て、前記格子状に形成された複数の半導体チップの領域
を任意の多角形の区画に分割し、区画毎に形状頂点の座
標と区画内部の１点の座標を測定し、前記各形状頂点の
座標と前記区画内部の１点の座標とで形成される三角形
の集合体を作成し、前記三角形の集合体情報に基づいて
前記区画内の各半導体チップの位置と平面上での傾き並
びに前記区画毎に決定された基準位置を演算してメモリ
に記録し、プロービングを行う際に、制御手段は前記半
導体チップ毎に基準位置と傾き、並びの間隔を前記メモ
リから参照し位置制御を行う、半導体チップの位置制御
方法にある。
された複数の半導体チップの各座標位置に測検査手段を
プロービングする半導体チップの位置制御方法におい
て、前記格子状に形成された複数の半導体チップの領域
を任意の多角形の区画に分割し、区画毎に形状頂点の座
標と区画内部の１点の座標を測定し、前記各形状頂点の
座標と前記区画内部の１点の座標とで形成される三角形
の集合体を作成し、前記三角形の集合体情報に基づいて
前記区画内の各半導体チップの位置と平面上での傾き並
びに前記区画毎に決定された基準位置を演算してメモリ
に記録し、プロービングを行う際に、制御手段は前記半
導体チップ毎に基準位置と傾き、並びの間隔を前記メモ
リから参照し位置制御を行う、半導体チップの位置制御
方法にある。
【００１８】請求項３記載発明の特徴は、前記区画の形
状頂点に位置測定対象の半導体チップが存在しない場合
には、周辺半導体チップの位置を検出し、その位置情報
より内挿して前記位置測定対象の半導体チップ位置とみ
なす点にある。
状頂点に位置測定対象の半導体チップが存在しない場合
には、周辺半導体チップの位置を検出し、その位置情報
より内挿して前記位置測定対象の半導体チップ位置とみ
なす点にある。
【００１９】請求項４記載発明の特徴は、前記区画内に
形成される前記三角形の集合体の各三角形で演算される
前記各チップ間のＸ, Ｙ方向距離であるインデックスを
比較し、インデックスのずれが所定の許容値を超えた場
合には前記区画を縮小再設定する点にある。
形成される前記三角形の集合体の各三角形で演算される
前記各チップ間のＸ, Ｙ方向距離であるインデックスを
比較し、インデックスのずれが所定の許容値を超えた場
合には前記区画を縮小再設定する点にある。
【００２０】請求項５記載発明の特徴は、前記区画内に
形成される前記三角形の集合体の各三角形で演算される
前記各チップ間のＸ, Ｙ方向距離であるインデックスを
比較し、インデックスのずれが所定の許容値限界となる
ように前記区画を拡大再設定する点にある。
形成される前記三角形の集合体の各三角形で演算される
前記各チップ間のＸ, Ｙ方向距離であるインデックスを
比較し、インデックスのずれが所定の許容値限界となる
ように前記区画を拡大再設定する点にある。
【００２１】請求項６記載発明の特徴は、格子状に配列
された複数の半導体チップは、ファイナル検査前にダイ
シングされてなる点にある。
された複数の半導体チップは、ファイナル検査前にダイ
シングされてなる点にある。
【００２２】請求項７記載発明の特徴は、前記区画の形
状が、三角形である点にある。
状が、三角形である点にある。
【００２３】請求項８記載発明の特徴は、前記区画の形
状が、矩形である点にある。
状が、矩形である点にある。
【００２４】
【発明の実施の形態】以下本発明実施態様を、図面を用
いて説明する。図１は本発明による半導体チップの位置
測定方法の一例を示す概念図である。図１（Ａ）は、円
形状のウェーハ１の正面図であり、１ａは、ウェーハ１
上に格子状に形成された複数の半導体チップである。
いて説明する。図１は本発明による半導体チップの位置
測定方法の一例を示す概念図である。図１（Ａ）は、円
形状のウェーハ１の正面図であり、１ａは、ウェーハ１
上に格子状に形成された複数の半導体チップである。
【００２５】ウェーハ１上の半導体チップの並びを任意
の区画に分割する。区画の形状は理論的には任意の多角
形でよいが、実用的には三角又は矩形とする。区画毎に
基準位置を決定する。基準位置は右上、左下、等任意に
決定することができる。
の区画に分割する。区画の形状は理論的には任意の多角
形でよいが、実用的には三角又は矩形とする。区画毎に
基準位置を決定する。基準位置は右上、左下、等任意に
決定することができる。
【００２６】検査装置は、決められた区画毎に形状頂点
の座標と区画内部の１点の座標を測定し、それらを三角
形の集合としてあてはめることで区画内各半導体チップ
の位置（Ｘ, Ｙ方向インデックス）と平面上での傾きを
演算し、メモリに記録する。
の座標と区画内部の１点の座標を測定し、それらを三角
形の集合としてあてはめることで区画内各半導体チップ
の位置（Ｘ, Ｙ方向インデックス）と平面上での傾きを
演算し、メモリに記録する。
【００２７】前記区画の形状頂点に位置測定対象の半導
体チップが存在しない場合には、周辺半導体チップの位
置を検出し、その位置情報より内挿して前記位置測定対
象の半導体チップ位置とみなす。
体チップが存在しない場合には、周辺半導体チップの位
置を検出し、その位置情報より内挿して前記位置測定対
象の半導体チップ位置とみなす。
【００２８】図１（Ａ）において、半導体チップ７個×
７個のハッチングされた領域Ｓ１が矩形の区画を表して
いる。同図（Ｂ）は、区画Ｓ１を抜き出して示したもの
であり、Ｐ１乃至Ｐ４は矩形の形状頂点座標、Ｐ５は区
画内部の１点の座標である。
７個のハッチングされた領域Ｓ１が矩形の区画を表して
いる。同図（Ｂ）は、区画Ｓ１を抜き出して示したもの
であり、Ｐ１乃至Ｐ４は矩形の形状頂点座標、Ｐ５は区
画内部の１点の座標である。
【００２９】ＴＲ１は、座標Ｐ１, Ｐ２, Ｐ５で形成さ
れた第１三角形である。ＴＲ２は、座標Ｐ２, Ｐ３, Ｐ
５で形成された第２三角形である。ＴＲ３は、座標Ｐ
３, Ｐ４, Ｐ５で形成された第３三角形である。ＴＲ４
は、座標Ｐ４, Ｐ１, Ｐ５で形成された第４三角形であ
る。これら４個の三角形集合の各三角形に属する半導体
チップのＸ, Ｙ方向距離であるインデックスと平面上で
の傾きを演算する。
れた第１三角形である。ＴＲ２は、座標Ｐ２, Ｐ３, Ｐ
５で形成された第２三角形である。ＴＲ３は、座標Ｐ
３, Ｐ４, Ｐ５で形成された第３三角形である。ＴＲ４
は、座標Ｐ４, Ｐ１, Ｐ５で形成された第４三角形であ
る。これら４個の三角形集合の各三角形に属する半導体
チップのＸ, Ｙ方向距離であるインデックスと平面上で
の傾きを演算する。
【００３０】区画決定アルゴリズムは、区画内に形成さ
れる三角形の集合体の各三角形で演算される各半導体チ
ップ間のＸ, Ｙ方向距離であるインデックスを比較し、
インデックスのずれが所定の許容値を超えた場合には区
画の領域を前回区画より小さく再設定して同様な演算を
行い、ずれが所定の許容値に収まった時にその区画と区
画に固有のインデックスを最終決定する。
れる三角形の集合体の各三角形で演算される各半導体チ
ップ間のＸ, Ｙ方向距離であるインデックスを比較し、
インデックスのずれが所定の許容値を超えた場合には区
画の領域を前回区画より小さく再設定して同様な演算を
行い、ずれが所定の許容値に収まった時にその区画と区
画に固有のインデックスを最終決定する。
【００３１】逆に、区画内に形成される前記三角形の集
合体の各三角形で演算される各チップ間のＸ, Ｙ方向距
離であるインデックスを比較し、インデックスのずれが
所定の許容値限界より小さい場合は、区画を拡大再設定
して同様な演算を行い、ずれが所定の許容値の限界値に
収まった時にその区画と区画に固有のインデックスを最
終決定する。このアルゴリズムは、できるだけ少ない位
置測定点で精度よく区画内の半導体チップ位置を補間す
るためである。
合体の各三角形で演算される各チップ間のＸ, Ｙ方向距
離であるインデックスを比較し、インデックスのずれが
所定の許容値限界より小さい場合は、区画を拡大再設定
して同様な演算を行い、ずれが所定の許容値の限界値に
収まった時にその区画と区画に固有のインデックスを最
終決定する。このアルゴリズムは、できるだけ少ない位
置測定点で精度よく区画内の半導体チップ位置を補間す
るためである。
【００３２】図２は、このようなアルゴリズムで区画決
定ならびに区画内半導体チップのインデックスを決定す
る演算手順をフローチャートで示したものである。ステ
ップＦ１で任意距離での区画座標を設定し、ステップＦ
２でその区画で得られる各三角形集合のインデックスの
ずれを測定する。
定ならびに区画内半導体チップのインデックスを決定す
る演算手順をフローチャートで示したものである。ステ
ップＦ１で任意距離での区画座標を設定し、ステップＦ
２でその区画で得られる各三角形集合のインデックスの
ずれを測定する。
【００３３】判断ステップＦ３では、ずれの測定値が一
定の許容値以内か否かがチェックされ、許容値を超えて
いる場合には、ステップＦ４で区画座標を再設定（より
小さな区画領域に）し、ステップＦ５で三角形集合のイ
ンデックスずれを測定し、次の判断ステップＦ６でずれ
が許容値以内かチェックさる。
定の許容値以内か否かがチェックされ、許容値を超えて
いる場合には、ステップＦ４で区画座標を再設定（より
小さな区画領域に）し、ステップＦ５で三角形集合のイ
ンデックスずれを測定し、次の判断ステップＦ６でずれ
が許容値以内かチェックさる。
【００３４】許容値を超えている場合には、ステップＦ
４に戻り、区画をさらに小さく再設定する。許容値以内
に入れば、ステップＦ７に進み、区画の決定と測定され
たインデックスをその区画固有のインデックスとして採
用する。
４に戻り、区画をさらに小さく再設定する。許容値以内
に入れば、ステップＦ７に進み、区画の決定と測定され
たインデックスをその区画固有のインデックスとして採
用する。
【００３５】判断ステップＦ３で、ずれの測定値が一定
の許容値以内であった場合には、ステップＦ８で区画座
標を再設定（より大きな区画領域に）し、ステップＦ９
で三角形集合のインデックスずれを測定し、次の判断ス
テップＦ１０でずれが許容値以内かチェックさる。
の許容値以内であった場合には、ステップＦ８で区画座
標を再設定（より大きな区画領域に）し、ステップＦ９
で三角形集合のインデックスずれを測定し、次の判断ス
テップＦ１０でずれが許容値以内かチェックさる。
【００３６】許容値を超えていない場合には、ステップ
Ｆ８に戻り、区画をさらに大きく再設定する。許容値を
超えた場合には、ステップＦ１１で前回設定の区画で得
られたインデックス値を読み出し、ステップＦ７に進
み、区画の決定と測定されたインデックスをその区画固
有のインデックスとして採用する。
Ｆ８に戻り、区画をさらに大きく再設定する。許容値を
超えた場合には、ステップＦ１１で前回設定の区画で得
られたインデックス値を読み出し、ステップＦ７に進
み、区画の決定と測定されたインデックスをその区画固
有のインデックスとして採用する。
【００３７】図３は、位置測定のスループットを向上さ
せる、実用的な演算手順を示すフローチャートである。
この処理手順の特徴は、図２における拡大再設定のステ
ップを除き、区画を経験上認識される最大値（長距離）
にステップＦ１で設定し、ステップＦ２でその区画で得
られる各三角形集合のインデックスのずれを測定する。
せる、実用的な演算手順を示すフローチャートである。
この処理手順の特徴は、図２における拡大再設定のステ
ップを除き、区画を経験上認識される最大値（長距離）
にステップＦ１で設定し、ステップＦ２でその区画で得
られる各三角形集合のインデックスのずれを測定する。
【００３８】判断ステップＦ３では、ずれの測定値が一
定の許容値以内か否かがチェックされ、許容値を超えて
いる場合には、ステップＦ４で区画座標を再設定（より
小さな区画領域に）し、ステップＦ５で三角形集合のイ
ンデックスずれを測定し、次の判断ステップＦ６でずれ
が許容値以内かチェックさる。
定の許容値以内か否かがチェックされ、許容値を超えて
いる場合には、ステップＦ４で区画座標を再設定（より
小さな区画領域に）し、ステップＦ５で三角形集合のイ
ンデックスずれを測定し、次の判断ステップＦ６でずれ
が許容値以内かチェックさる。
【００３９】許容値を超えている場合には、ステップＦ
４に戻り、区画をさらに小さく再設定する。許容値以内
に入れば、ステップＦ７に進み、区画の決定と測定され
たインデックスをその区画固有のインデックスとして採
用する。
４に戻り、区画をさらに小さく再設定する。許容値以内
に入れば、ステップＦ７に進み、区画の決定と測定され
たインデックスをその区画固有のインデックスとして採
用する。
【００４０】このようなアルゴリズムに基づいて、ウェ
ーハ１上のすべての半導体チップの領域を複数の区画で
分割し、区画毎のインデックスを測定することにより、
すべての半導体チップの基準位置と傾きを決定し、その
情報をメモリに記憶させる。このメモリ情報を参照して
制御手段は各半導体チップへの位置制御を行う。
ーハ１上のすべての半導体チップの領域を複数の区画で
分割し、区画毎のインデックスを測定することにより、
すべての半導体チップの基準位置と傾きを決定し、その
情報をメモリに記憶させる。このメモリ情報を参照して
制御手段は各半導体チップへの位置制御を行う。
【００４１】図１の実施例では、円形のウェーハ１上に
縦横規則的に格子状に並べられた半導体チップの位置測
定方法を示したが、一括モールド手法により、矩形ウェ
ーハ上に縦横規則的に並べられた半導体チップの位置測
定と特性検査への応用も容易にできる。
縦横規則的に格子状に並べられた半導体チップの位置測
定方法を示したが、一括モールド手法により、矩形ウェ
ーハ上に縦横規則的に並べられた半導体チップの位置測
定と特性検査への応用も容易にできる。
【００４２】矩形・円形を問わず、ダイシングリング上
に貼り付けられたウェーハで、第一回目の測定後良品半
導体チップがピッキング工程により取り除かれ、歯抜け
状態になったウェーハを再測定する際の位置測定と特性
再検査への応用も可能である。
に貼り付けられたウェーハで、第一回目の測定後良品半
導体チップがピッキング工程により取り除かれ、歯抜け
状態になったウェーハを再測定する際の位置測定と特性
再検査への応用も可能である。
【００４３】複数半導体チップを同時に検査できるマル
チＤＵＴ（Device Under Test）測定時に、区画内の複
数半導体チップをマルチＤＵＴに対応するグループとみ
なし、その上の電極位置とテスタの蝕針とが最適となる
ように演算し位置決め制御をする検査システムにも容易
に応用可能である。そのときにマルチＤＵＴでの測定対
象となるチップグループの並びと、位置測定時の区画と
が同じである必要はない。即ち、マルチＤＵＴ内の各Ｄ
ＵＴが、複数の区画にまたがっても良い。
チＤＵＴ（Device Under Test）測定時に、区画内の複
数半導体チップをマルチＤＵＴに対応するグループとみ
なし、その上の電極位置とテスタの蝕針とが最適となる
ように演算し位置決め制御をする検査システムにも容易
に応用可能である。そのときにマルチＤＵＴでの測定対
象となるチップグループの並びと、位置測定時の区画と
が同じである必要はない。即ち、マルチＤＵＴ内の各Ｄ
ＵＴが、複数の区画にまたがっても良い。
【００４４】
【発明の効果】以上説明したことから明らかなように、
本発明によればダイシング等でウェーハ上で傾きや位置
の周期性が不定となっている半導体チップの位置を、少
ない測定点で正確に測定することが可能となり、それに
より半導体チップとテスタの触針との位置決め精度を向
上させ、検査装置のスループットを低下させることな
く、半導体チップの検査歩留まりを向上させることに寄
与できる。
本発明によればダイシング等でウェーハ上で傾きや位置
の周期性が不定となっている半導体チップの位置を、少
ない測定点で正確に測定することが可能となり、それに
より半導体チップとテスタの触針との位置決め精度を向
上させ、検査装置のスループットを低下させることな
く、半導体チップの検査歩留まりを向上させることに寄
与できる。
【図１】本発明による半導体チップの位置測定方法の一
例を示す概念図である。
例を示す概念図である。
【図２】本発明による、区画内半導体チップのインデッ
クス決定演算の手順を示すフローチャート図である。
クス決定演算の手順を示すフローチャート図である。
【図３】区画内半導体チップのインデックス決定演算の
他の手順を示すフローチャート図である。
他の手順を示すフローチャート図である。
【図４】一般的な半導体チップ検査装置の構成を示す機
能ブロック図である。
能ブロック図である。
【図５】従来の半導体チップの位置測定方法の一例を説
明するウェーハ正面図である。
明するウェーハ正面図である。
【図６】従来の半導体チップの位置測定方法の他の例を
説明するウェーハ正面図である。
説明するウェーハ正面図である。
【図７】通常工程による半導体チップの検査手順を説明
するフローチャート図である。
するフローチャート図である。
１ ウェーハ
１ａ 半導体チップ
Ｓ１ 区画
Ｐ１〜Ｐ４ 頂点座標
Ｐ５ 区画内座標
ＴＲ１〜ＴＲ４ 三角形集合
２ ウェーハ載置台
３ ウェーハ載置台駆動手段
４ プローブカード
５ 蝕針
６ 画像認識手段
７ カメラ
８ プローバＣＰＵ
９ 制御手段
１０ テスタ
１１ 測定回路
１２ インターフェイス
１３ メモリ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G003 AA10 AG04 AG13 AG16 AG20
AH01
2G132 AA00 AE04 AE23 AF02 AL00
4M106 AA02 BA01 DD05
Claims (8)
- 【請求項１】格子状に配列された複数の半導体チップの
各座標位置を測定する半導体チップの位置測定方法にお
いて、 前記格子状に形成された複数の半導体チップの領域を任
意の多角形の区画に分割し、区画毎に形状頂点の座標と
区画内部の１点の座標を測定し、 前記各形状頂点の座標と前記区画内部の１点の座標とで
形成される三角形の集合体を作成し、 前記三角形の集合体情報に基づいて前記区画内の各半導
体チップの位置と平面上での傾きを演算する、ことを特
徴とする半導体チップの位置測定方法。 - 【請求項２】格子状に配列された複数の半導体チップの
各座標位置に測検査手段をプロービングする半導体チッ
プの位置制御方法において、 前記格子状に形成された複数の半導体チップの領域を任
意の多角形の区画に分割し、区画毎に形状頂点の座標と
区画内部の１点の座標を測定し、 前記各形状頂点の座標と前記区画内部の１点の座標とで
形成される三角形の集合体を作成し、 前記三角形の集合体情報に基づいて前記区画内の各半導
体チップの位置と平面上での傾き並びに前記区画毎に決
定された基準位置を演算してメモリに記録し、 プロービングを行う際に、制御手段は前記半導体チップ
毎に基準位置と傾き、並びの間隔を前記メモリから参照
し位置制御を行う、ことを特徴とする半導体チップの位
置制御方法。 - 【請求項３】前記区画の形状頂点に位置測定対象の半導
体チップが存在しない場合には、周辺半導体チップの位
置を検出し、その位置情報より内挿して前記位置測定対
象の半導体チップ位置とみなす、請求項１又は２記載の
半導体チップの位置測定方法及び位置制御方法。 - 【請求項４】前記区画内に形成される前記三角形の集合
体の各三角形で演算される前記各チップ間のＸ, Ｙ方向
距離であるインデックスを比較し、インデックスのずれ
が所定の許容値を超えた場合には前記区画を縮小再設定
することを特徴とする請求項１乃至３のいずれかに記載
の半導体チップの位置測定方法及び位置制御方法。 - 【請求項５】前記区画内に形成される前記三角形の集合
体の各三角形で演算される前記各チップ間のＸ, Ｙ方向
距離であるインデックスを比較し、インデックスのずれ
が所定の許容値限界となるように前記区画を拡大再設定
することを特徴とする請求項１乃至４のいずれかに記載
の半導体チップの位置測定方法及び位置制御方法。 - 【請求項６】格子状に配列された複数の半導体チップ
は、ファイナル検査前にダイシングされてなる、請求項
１乃至５のいずれかに記載の半導体チップの位置測定方
法及び位置制御方法。 - 【請求項７】前記区画の形状が、三角形であることを特
徴とする、請求項１乃至６のいずれかに記載の半導体チ
ップの位置測定方法及び位置制御方法。 - 【請求項８】前記区画の形状が、矩形であることを特徴
とする、請求項１乃至６のいずれかに記載の半導体チッ
プの位置測定方法及び位置制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366015A JP4168317B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体チップの位置測定方法及び位置制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001366015A JP4168317B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体チップの位置測定方法及び位置制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003167032A true JP2003167032A (ja) | 2003-06-13 |
| JP4168317B2 JP4168317B2 (ja) | 2008-10-22 |
Family
ID=19175973
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001366015A Expired - Fee Related JP4168317B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体チップの位置測定方法及び位置制御方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4168317B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011114003A (ja) * | 2009-11-24 | 2011-06-09 | Hitachi High-Technologies Corp | 半導体検査装置の座標補正方法及び半導体検査装置 |
| KR101227813B1 (ko) * | 2011-02-08 | 2013-01-29 | 세크론 주식회사 | 웨이퍼의 칩들을 프로빙하는 방법 |
| WO2014132856A1 (ja) * | 2013-02-27 | 2014-09-04 | 株式会社東京精密 | プローブ装置のアライメント支援装置及びアライメント支援方法 |
| JP2015163902A (ja) * | 2015-06-03 | 2015-09-10 | ヤマハファインテック株式会社 | 回路基板の電気検査方法及び電気検査装置 |
-
2001
- 2001-11-30 JP JP2001366015A patent/JP4168317B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011114003A (ja) * | 2009-11-24 | 2011-06-09 | Hitachi High-Technologies Corp | 半導体検査装置の座標補正方法及び半導体検査装置 |
| KR101227813B1 (ko) * | 2011-02-08 | 2013-01-29 | 세크론 주식회사 | 웨이퍼의 칩들을 프로빙하는 방법 |
| WO2014132856A1 (ja) * | 2013-02-27 | 2014-09-04 | 株式会社東京精密 | プローブ装置のアライメント支援装置及びアライメント支援方法 |
| JP5825569B2 (ja) * | 2013-02-27 | 2015-12-02 | 株式会社東京精密 | プローブ装置のアライメント支援装置及びアライメント支援方法 |
| US9442156B2 (en) | 2013-02-27 | 2016-09-13 | Tokyo Seimitsu Co., Ltd. | Alignment support device and alignment support method for probe device |
| JP2015163902A (ja) * | 2015-06-03 | 2015-09-10 | ヤマハファインテック株式会社 | 回路基板の電気検査方法及び電気検査装置 |
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|---|---|
| JP4168317B2 (ja) | 2008-10-22 |
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