JP2003163595A - アナログ−ディジタル信号変換器の入力抵抗測定装置及び入力容量測定装置 - Google Patents
アナログ−ディジタル信号変換器の入力抵抗測定装置及び入力容量測定装置Info
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Abstract
(57)【要約】
【課題】 Ａ／Ｄ変換器の全入力抵抗の測定を行えるよ
うにすることを課題とする。 【解決手段】 入力されるアナログ信号をディジタル信
号に変換して出力するアナログ−ディジタル信号変換器
の入力抵抗を測定する入力抵抗測定装置において、アナ
ログ信号を伝送する伝送線を相補性トランジスタ１８，
１９の各第１端子に接続し、トランジスタ１８の第２端
子に電源を接続し、トランジスタ１９の第２端子をグラ
ンドに接地しておき、トランジスタ１８だけをオンした
状態で電源の供給電圧を変えながらトランジスタ１８の
抵抗を測定し、トランジスタ１９だけをオンした状態で
電源の供給電圧を変えながらトランジスタ１９の抵抗を
測定し、トランジスタ１８，１９の抵抗に基づいて入力
抵抗を測定する。
うにすることを課題とする。 【解決手段】 入力されるアナログ信号をディジタル信
号に変換して出力するアナログ−ディジタル信号変換器
の入力抵抗を測定する入力抵抗測定装置において、アナ
ログ信号を伝送する伝送線を相補性トランジスタ１８，
１９の各第１端子に接続し、トランジスタ１８の第２端
子に電源を接続し、トランジスタ１９の第２端子をグラ
ンドに接地しておき、トランジスタ１８だけをオンした
状態で電源の供給電圧を変えながらトランジスタ１８の
抵抗を測定し、トランジスタ１９だけをオンした状態で
電源の供給電圧を変えながらトランジスタ１９の抵抗を
測定し、トランジスタ１８，１９の抵抗に基づいて入力
抵抗を測定する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ−ディジ
タル信号変換器（以下、「Ａ／Ｄ変換器」と称する。）
の入力抵抗測定装置及び入力容量測定装置に関し、特
に、逐次比較型Ａ／Ｄ変換器の入力抵抗測定装置及び入
力容量測定装置に関する。
タル信号変換器（以下、「Ａ／Ｄ変換器」と称する。）
の入力抵抗測定装置及び入力容量測定装置に関し、特
に、逐次比較型Ａ／Ｄ変換器の入力抵抗測定装置及び入
力容量測定装置に関する。
【０００２】
【従来の技術】従来、Ａ／Ｄ変換器のアナログ入力端子
の入力抵抗及び入力容量は、セット開発メーカーが基盤
設計を行う上で、Ａ／Ｄ変換対象となるアナログ源の電
位駆動能力に応じ、基盤上の布線抵抗、布線容量を決定
する際の重要な設計パラメータとなる。
の入力抵抗及び入力容量は、セット開発メーカーが基盤
設計を行う上で、Ａ／Ｄ変換対象となるアナログ源の電
位駆動能力に応じ、基盤上の布線抵抗、布線容量を決定
する際の重要な設計パラメータとなる。
【０００３】しかし、アナログ入力端子の入力抵抗、入
力容量値を正確かつ容易に検査・測定することは困難と
されている。入力容量を測定可能なＬＳＩテスターが一
般的でないこと、入力抵抗測定に充分な電流源がＡ／Ｄ
変換器内部のサンプルホールド回路側に存在しないこと
が、その主たる理由である。
力容量値を正確かつ容易に検査・測定することは困難と
されている。入力容量を測定可能なＬＳＩテスターが一
般的でないこと、入力抵抗測定に充分な電流源がＡ／Ｄ
変換器内部のサンプルホールド回路側に存在しないこと
が、その主たる理由である。
【０００４】よって、アナログ入力端子の入力抵抗と入
力容量は保証値としての規格提示を行わない、もしくは
検査を伴なわない設計保証による規格提示が一般的であ
る。
力容量は保証値としての規格提示を行わない、もしくは
検査を伴なわない設計保証による規格提示が一般的であ
る。
【０００５】規格提示をしない場合は、セット開発メー
カーでの基盤設計の非効率を招く上、セット評価後の基
盤修正となる可能性を増大させる。
カーでの基盤設計の非効率を招く上、セット評価後の基
盤修正となる可能性を増大させる。
【０００６】設計保証とする場合も、評価及び検査を伴
なわないため、実際の入力抵抗及び入力容量より充分に
大きい値を保証値とするため、基盤設計に必要以上の制
約を与えることが問題となっていた。
なわないため、実際の入力抵抗及び入力容量より充分に
大きい値を保証値とするため、基盤設計に必要以上の制
約を与えることが問題となっていた。
【０００７】図１は、従来の逐次比較型Ａ／Ｄ変換器の
入力抵抗を測定する入力抵抗測定装置の模式的な構成を
示すブロック図である。
入力抵抗を測定する入力抵抗測定装置の模式的な構成を
示すブロック図である。
【０００８】図１に示す測定装置で入力抵抗を測定する
場合には、まずチャネル指定信号ＳＬＮ１をチャネルセ
レクタ３に入力する。この信号は、スイッチＴ０〜Ｔ７
のいずれかを選択的にオンするための信号である。この
状態でテストモード信号ＳＬＴをハイレベルにすると、
実際にスイッチＴ０〜Ｔ７のいずれかにハイレベルの信
号が出力されるようになる。
場合には、まずチャネル指定信号ＳＬＮ１をチャネルセ
レクタ３に入力する。この信号は、スイッチＴ０〜Ｔ７
のいずれかを選択的にオンするための信号である。この
状態でテストモード信号ＳＬＴをハイレベルにすると、
実際にスイッチＴ０〜Ｔ７のいずれかにハイレベルの信
号が出力されるようになる。
【０００９】また、テストモード信号ＳＬＴはＯＲ回路
ＭＯ１の一方の入力端子にも入力されるので、サンプル
信号ＳＭＰ１に拘わらず、スイッチＴＴ１もオンする。
このため、入力端子ＡＮ０〜ＡＮ７のいずれかから入力
されるアナログ信号が比較器１側に流れるようになる。
ＭＯ１の一方の入力端子にも入力されるので、サンプル
信号ＳＭＰ１に拘わらず、スイッチＴＴ１もオンする。
このため、入力端子ＡＮ０〜ＡＮ７のいずれかから入力
されるアナログ信号が比較器１側に流れるようになる。
【００１０】このように構成された測定装置では、入力
端子ＡＮ０〜ＡＮ７のうち任意の２つの入力端子を選択
し、残りの端子はハイインピーダンス状態とし入力抵抗
の測定を行っていた。
端子ＡＮ０〜ＡＮ７のうち任意の２つの入力端子を選択
し、残りの端子はハイインピーダンス状態とし入力抵抗
の測定を行っていた。
【００１１】
【発明が解決しようとする課題】しかし、従来の技術
は、図１の点Ａから点Ｂの部分に関しては電流経路が成
立しないため、この部分の抵抗は測定ができない。
は、図１の点Ａから点Ｂの部分に関しては電流経路が成
立しないため、この部分の抵抗は測定ができない。
【００１２】つまり、従来の技術は、アナログ入力端子
からＡ／Ｄ変換器内部のサンプルホールド回路に至る全
入力抵抗の測定ができない。
からＡ／Ｄ変換器内部のサンプルホールド回路に至る全
入力抵抗の測定ができない。
【００１３】そこで、本発明は、Ａ／Ｄ変換器の全入力
抵抗の測定を行えるようにすることを課題とする。
抵抗の測定を行えるようにすることを課題とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、入力されるアナログ信号をディジタル信
号に変換して出力するアナログ−ディジタル信号変換器
の入力抵抗を測定する入力抵抗測定装置において、前記
アナログ信号を伝送する伝送線を相補性トランジスタの
各第１端子に接続し、前記相補性トランジスタの一方の
トランジスタの第２端子に電源を接続し、前記相補性ト
ランジスタの他方のトランジスタの第２端子をグランド
に接地しておき、前記一方のトランジスタだけをオンし
た状態で前記電源の供給電圧を変えながら当該一方のト
ランジスタの抵抗を測定し、前記他方のトランジスタだ
けをオンした状態で前記電源の供給電圧を変えながら当
該他方のトランジスタの抵抗を測定し、前記各トランジ
スタの抵抗に基づいて前記入力抵抗を測定する。
に、本発明は、入力されるアナログ信号をディジタル信
号に変換して出力するアナログ−ディジタル信号変換器
の入力抵抗を測定する入力抵抗測定装置において、前記
アナログ信号を伝送する伝送線を相補性トランジスタの
各第１端子に接続し、前記相補性トランジスタの一方の
トランジスタの第２端子に電源を接続し、前記相補性ト
ランジスタの他方のトランジスタの第２端子をグランド
に接地しておき、前記一方のトランジスタだけをオンし
た状態で前記電源の供給電圧を変えながら当該一方のト
ランジスタの抵抗を測定し、前記他方のトランジスタだ
けをオンした状態で前記電源の供給電圧を変えながら当
該他方のトランジスタの抵抗を測定し、前記各トランジ
スタの抵抗に基づいて前記入力抵抗を測定する。
【００１５】また、本発明は、入力されるアナログ信号
をディジタル信号に変換して出力するアナログ−ディジ
タル信号変換器の入力容量を測定する入力容量測定装置
において、前記アナログ信号を伝送する伝送線をグラン
ドとコンデンサとにパラレルに接続し、前記グランドへ
アナログ信号が流れないようにしながら前記コンデンサ
及び前記伝送線にアナログ信号を蓄積してから、前記コ
ンデンサ及び前記伝送線に蓄積してあるアナログ信号を
前記グランドへ流していき、当該グランドへ前記アナロ
グ信号が流れることによる前記伝送線の電圧変動量に基
づいて前記入力容量を測定する。
をディジタル信号に変換して出力するアナログ−ディジ
タル信号変換器の入力容量を測定する入力容量測定装置
において、前記アナログ信号を伝送する伝送線をグラン
ドとコンデンサとにパラレルに接続し、前記グランドへ
アナログ信号が流れないようにしながら前記コンデンサ
及び前記伝送線にアナログ信号を蓄積してから、前記コ
ンデンサ及び前記伝送線に蓄積してあるアナログ信号を
前記グランドへ流していき、当該グランドへ前記アナロ
グ信号が流れることによる前記伝送線の電圧変動量に基
づいて前記入力容量を測定する。
【００１６】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【００１７】（実施形態１）図２は、本発明の実施形態
１の逐次比較型Ａ／Ｄ変換器の入力抵抗測定装置の模式
的な構成を示すブロック図である。図３は、図２のテス
ト回路４の内部構成図である。図４は、図２のモード切
り替え回路Ｍ０〜Ｍ７及びスイッチＴ０〜Ｔ７の内部構
成図である。図５は、図１のモード切り替え回路ＭＴ及
びスイッチＴＴの内部構成図である。
１の逐次比較型Ａ／Ｄ変換器の入力抵抗測定装置の模式
的な構成を示すブロック図である。図３は、図２のテス
ト回路４の内部構成図である。図４は、図２のモード切
り替え回路Ｍ０〜Ｍ７及びスイッチＴ０〜Ｔ７の内部構
成図である。図５は、図１のモード切り替え回路ＭＴ及
びスイッチＴＴの内部構成図である。
【００１８】図２には、アナログ信号を入力する入力端
子ＡＮ０〜ＡＮ７と、チャネル指定信号ＳＬＮに従って
チャネル（入力端子ＡＮ０〜ＡＮ７）を選択するチャネ
ルセレクタ３と、チャネルセレクタ３の出力ＳＬ０〜Ｓ
Ｌ７とＡ／Ｄ変換器５０の出力ＳＬＴ１３，ＳＬＴ１４
とに基づいてＡ／Ｄ変換を行う通常動作モードと入力抵
抗の測定を行うテストモードとを切り替えるモード切り
替え回路Ｍ０〜Ｍ７と、モード切り替え回路Ｍ０〜Ｍ７
の出力に応じてＡ／Ｄ変換器５０に対する入力端子ＡＮ
０〜ＡＮ７の接続を切り替えるスイッチＴ０〜Ｔ７とを
示している。
子ＡＮ０〜ＡＮ７と、チャネル指定信号ＳＬＮに従って
チャネル（入力端子ＡＮ０〜ＡＮ７）を選択するチャネ
ルセレクタ３と、チャネルセレクタ３の出力ＳＬ０〜Ｓ
Ｌ７とＡ／Ｄ変換器５０の出力ＳＬＴ１３，ＳＬＴ１４
とに基づいてＡ／Ｄ変換を行う通常動作モードと入力抵
抗の測定を行うテストモードとを切り替えるモード切り
替え回路Ｍ０〜Ｍ７と、モード切り替え回路Ｍ０〜Ｍ７
の出力に応じてＡ／Ｄ変換器５０に対する入力端子ＡＮ
０〜ＡＮ７の接続を切り替えるスイッチＴ０〜Ｔ７とを
示している。
【００１９】各入力端子ＡＮ０〜ＡＮ７は、入力信号線
ＡＮＩＮを介してＡ／Ｄ変換器５０にパラレルに接続さ
れている。
ＡＮＩＮを介してＡ／Ｄ変換器５０にパラレルに接続さ
れている。
【００２０】Ａ／Ｄ変換器５０は、以下説明するサンプ
ルホールド回路２と、比較器１とを備えている。
ルホールド回路２と、比較器１とを備えている。
【００２１】サンプルホールド回路２は、テストイネー
ブル信号ＴＥ１とテストモード信号ＴＭ１とに基づいて
入力抵抗を測定するためのテスト回路４と、テスト回路
４の出力ＳＬＴ１３，ＳＬＴ１４とサンプル信号ＳＭＰ
とに基づいて通常動作モードとテストモードとを切り替
えるモード切替え回路ＭＴと、モード切り替え回路ＭＴ
の出力に応じて入力信号線ＡＮＩＮとテスト回路４との
接続を切り替えるスイッチＴＴと、テスト回路４の出力
を蓄積するコンデンサＣとを備えている。
ブル信号ＴＥ１とテストモード信号ＴＭ１とに基づいて
入力抵抗を測定するためのテスト回路４と、テスト回路
４の出力ＳＬＴ１３，ＳＬＴ１４とサンプル信号ＳＭＰ
とに基づいて通常動作モードとテストモードとを切り替
えるモード切替え回路ＭＴと、モード切り替え回路ＭＴ
の出力に応じて入力信号線ＡＮＩＮとテスト回路４との
接続を切り替えるスイッチＴＴと、テスト回路４の出力
を蓄積するコンデンサＣとを備えている。
【００２２】比較器１は、入力端子の一方がコンデンサ
Ｃと接続されており、入力端子の他方が所定の基準電位
を供給する電源と接続されている。
Ｃと接続されており、入力端子の他方が所定の基準電位
を供給する電源と接続されている。
【００２３】図３には、複数のイネーブル回路１１〜１
７を備えたテストモード制御回路２０と、テストモード
制御回路２０の出力ＳＬＴ１１に基づいてオン／オフの
切り替えが制御されるＰｃｈトランジスタ１８と、テス
トモード制御回路２０の出力ＳＬＴ１２に基づいてオン
／オフの切り替えが制御されるＮｃｈトランジスタ１９
とを示している。
７を備えたテストモード制御回路２０と、テストモード
制御回路２０の出力ＳＬＴ１１に基づいてオン／オフの
切り替えが制御されるＰｃｈトランジスタ１８と、テス
トモード制御回路２０の出力ＳＬＴ１２に基づいてオン
／オフの切り替えが制御されるＮｃｈトランジスタ１９
とを示している。
【００２４】なお、Ｐｃｈトランジスタ１８とＮｃｈト
ランジスタ１９とによって相補性トランジスタ（ＣＭＯ
Ｓトランジスタ）を構成しており、Ｐｃｈトランジスタ
１８の第１端子及びＮｃｈトランジスタ１９の第１端子
にスイッチＴＴとコンデンサＣとを接続しており、Ｐｃ
ｈトランジスタ１８の第２端子に電源を接続し、Ｎｃｈ
トランジスタ１９の第２端子グランドに接地している。
ランジスタ１９とによって相補性トランジスタ（ＣＭＯ
Ｓトランジスタ）を構成しており、Ｐｃｈトランジスタ
１８の第１端子及びＮｃｈトランジスタ１９の第１端子
にスイッチＴＴとコンデンサＣとを接続しており、Ｐｃ
ｈトランジスタ１８の第２端子に電源を接続し、Ｎｃｈ
トランジスタ１９の第２端子グランドに接地している。
【００２５】テストモード制御回路２０は、テストイネ
ーブル信号ＴＥ１を反転するＮＯＴ回路１１と、ＮＯＴ
回路１１の出力とテストモード信号ＴＭ１との論理和を
とるＯＲ回路１２と、テストイネーブル信号ＴＥ１とテ
ストモード信号ＴＭ１との論理積をとるＡＮＤ回路１３
と、テストモード信号ＴＭ１を反転するＮＯＴ回路１４
と、テストイネーブル信号ＴＥ１を反転するＮＯＴ回路
１５と、テストイネーブル信号ＴＥ１とＮＯＴ回路１４
の出力との論理積をとるＡＮＤ回路１６と、ＮＯＴ回路
１４の出力とＮＯＴ回路１５の出力とをとるＯＲ回路１
７とを備えている。
ーブル信号ＴＥ１を反転するＮＯＴ回路１１と、ＮＯＴ
回路１１の出力とテストモード信号ＴＭ１との論理和を
とるＯＲ回路１２と、テストイネーブル信号ＴＥ１とテ
ストモード信号ＴＭ１との論理積をとるＡＮＤ回路１３
と、テストモード信号ＴＭ１を反転するＮＯＴ回路１４
と、テストイネーブル信号ＴＥ１を反転するＮＯＴ回路
１５と、テストイネーブル信号ＴＥ１とＮＯＴ回路１４
の出力との論理積をとるＡＮＤ回路１６と、ＮＯＴ回路
１４の出力とＮＯＴ回路１５の出力とをとるＯＲ回路１
７とを備えている。
【００２６】図４に示すスイッチＴ０〜Ｔ７は、Ｐｃｈ
トランジスタ及びＮｃｈトランジスタの組み合わせで構
成している。モード切り替え回路Ｍ０〜Ｍ７は、チャネ
ルセレクタ３の出力ＳＬ０〜ＳＬ７とテストモード制御
回路２０の出力ＳＬＴ１３との論理積をとるＡＮＤ回路
Ａ１と、チャネルセレクタ３の出力ＳＬ０〜ＳＬ７を反
転するＮＯＴ回路２１と、ＮＯＴ回路２１の出力とテス
トモード制御回路２０の出力ＳＬＴ１４との論理和をと
るＯＲ回路Ｏ１とを備えている。
トランジスタ及びＮｃｈトランジスタの組み合わせで構
成している。モード切り替え回路Ｍ０〜Ｍ７は、チャネ
ルセレクタ３の出力ＳＬ０〜ＳＬ７とテストモード制御
回路２０の出力ＳＬＴ１３との論理積をとるＡＮＤ回路
Ａ１と、チャネルセレクタ３の出力ＳＬ０〜ＳＬ７を反
転するＮＯＴ回路２１と、ＮＯＴ回路２１の出力とテス
トモード制御回路２０の出力ＳＬＴ１４との論理和をと
るＯＲ回路Ｏ１とを備えている。
【００２７】図５に示すスイッチＴＴは、Ｐｃｈトラン
ジスタ及びＮｃｈトランジスタの組み合わせで構成して
いる。モード切り替え回路ＭＴは、サンプル信号ＳＭＰ
とテストモード制御回路２０の出力ＳＬＴ１３との論理
積をとるＡＮＤ回路Ａ２と、サンプル信号ＳＭＰを反転
するＮＯＴ回路２２と、ＮＯＴ回路２２の出力とテスト
モード制御回路２０の出力ＳＬＴ１４との論理和をとる
ＯＲ回路Ｏ２と、Ｐｃｈトランジスタ及びＮｃｈトラン
ジスタの組み合わせで構成したスイッチＴＴとを備えて
いる。
ジスタ及びＮｃｈトランジスタの組み合わせで構成して
いる。モード切り替え回路ＭＴは、サンプル信号ＳＭＰ
とテストモード制御回路２０の出力ＳＬＴ１３との論理
積をとるＡＮＤ回路Ａ２と、サンプル信号ＳＭＰを反転
するＮＯＴ回路２２と、ＮＯＴ回路２２の出力とテスト
モード制御回路２０の出力ＳＬＴ１４との論理和をとる
ＯＲ回路Ｏ２と、Ｐｃｈトランジスタ及びＮｃｈトラン
ジスタの組み合わせで構成したスイッチＴＴとを備えて
いる。
【００２８】図１６は、図２のチャネルセレクタ３の動
作を示すタイミングチャートである。図１７は、図３の
テストモード制御回路２０の動作を示すタイミングチャ
ートである。図１８は、図４のモード切り替え回路Ｍ０
〜Ｍ７の動作を示すタイミングチャートである。図１９
は、図５のモード切り替え回路ＭＴの動作を示すタイミ
ングチャートである。
作を示すタイミングチャートである。図１７は、図３の
テストモード制御回路２０の動作を示すタイミングチャ
ートである。図１８は、図４のモード切り替え回路Ｍ０
〜Ｍ７の動作を示すタイミングチャートである。図１９
は、図５のモード切り替え回路ＭＴの動作を示すタイミ
ングチャートである。
【００２９】図２のチャネルセレクタ３に入力するチャ
ネル指定信号ＳＬＮをハイレベルにすると、チャネルセ
レクタ３の出力ＳＬ０〜ＳＬ７のいずれかがハイレベル
になる。図１６には、チャネルセレクタ３の出力ＳＬ０
〜ＳＬ７が順次ハイレベルになる様子を示している。
ネル指定信号ＳＬＮをハイレベルにすると、チャネルセ
レクタ３の出力ＳＬ０〜ＳＬ７のいずれかがハイレベル
になる。図１６には、チャネルセレクタ３の出力ＳＬ０
〜ＳＬ７が順次ハイレベルになる様子を示している。
【００３０】図１７に示すようにテストイネーブル信号
ＴＥ１をハイレベルとし、テストモード信号ＴＭ１をロ
ーレベルとすると、イネーブル回路１２の出力ＳＬＴ１
１はローレベル、イネーブル回路１３の出力ＳＬＴ１２
はローレベル、イネーブル回路１７の出力ＳＬＴ１３は
ローレベル、イネーブル回路１６の出力ＳＬＴ１４はハ
イレベルとなる。
ＴＥ１をハイレベルとし、テストモード信号ＴＭ１をロ
ーレベルとすると、イネーブル回路１２の出力ＳＬＴ１
１はローレベル、イネーブル回路１３の出力ＳＬＴ１２
はローレベル、イネーブル回路１７の出力ＳＬＴ１３は
ローレベル、イネーブル回路１６の出力ＳＬＴ１４はハ
イレベルとなる。
【００３１】図１７に示すようにテストイネーブル信号
ＴＥ１をハイレベルとしたまま、テストモード信号ＴＭ
１をハイレベルとすると、イネーブル回路１２の出力Ｓ
ＬＴ１１はハイレベル、イネーブル回路１３の出力ＳＬ
Ｔ１２はハイレベル、イネーブル回路１７の出力ＳＬＴ
１３はローレベル、イネーブル回路１６の出力ＳＬＴ１
４はローレベルとなる。
ＴＥ１をハイレベルとしたまま、テストモード信号ＴＭ
１をハイレベルとすると、イネーブル回路１２の出力Ｓ
ＬＴ１１はハイレベル、イネーブル回路１３の出力ＳＬ
Ｔ１２はハイレベル、イネーブル回路１７の出力ＳＬＴ
１３はローレベル、イネーブル回路１６の出力ＳＬＴ１
４はローレベルとなる。
【００３２】図１７に示すようにテストイネーブル信号
ＴＥ１をローレベルとし、テストモード信号ＴＭ１をロ
ーレベルとすると、イネーブル回路１２の出力ＳＬＴ１
１はハイレベル、イネーブル回路１３の出力ＳＬＴ１２
はローレベル、イネーブル回路１７の出力ＳＬＴ１３は
ハイレベル、イネーブル回路１６の出力ＳＬＴ１４はロ
ーレベルとなる。
ＴＥ１をローレベルとし、テストモード信号ＴＭ１をロ
ーレベルとすると、イネーブル回路１２の出力ＳＬＴ１
１はハイレベル、イネーブル回路１３の出力ＳＬＴ１２
はローレベル、イネーブル回路１７の出力ＳＬＴ１３は
ハイレベル、イネーブル回路１６の出力ＳＬＴ１４はロ
ーレベルとなる。
【００３３】図１７に示すようにテストイネーブル信号
ＴＥ１をローレベルとしたまま、テストモード信号ＴＭ
１をハイレベルとすると、イネーブル回路１２の出力Ｓ
ＬＴ１１はハイレベル、イネーブル回路１３の出力ＳＬ
Ｔ１２はローレベル、イネーブル回路１７の出力ＳＬＴ
１３はハイレベル、イネーブル回路１６の出力ＳＬＴ１
４はローレベルとなる。
ＴＥ１をローレベルとしたまま、テストモード信号ＴＭ
１をハイレベルとすると、イネーブル回路１２の出力Ｓ
ＬＴ１１はハイレベル、イネーブル回路１３の出力ＳＬ
Ｔ１２はローレベル、イネーブル回路１７の出力ＳＬＴ
１３はハイレベル、イネーブル回路１６の出力ＳＬＴ１
４はローレベルとなる。
【００３４】図１８に示すように、チャネルセレクタ３
の出力ＳＬ０をハイレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がローレベル、イネーブル回路１
６の出力ＳＬＴ１４がハイレベルとなると、ＡＮＤ回路
Ａ１の出力はローレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
の出力ＳＬ０をハイレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がローレベル、イネーブル回路１
６の出力ＳＬＴ１４がハイレベルとなると、ＡＮＤ回路
Ａ１の出力はローレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
【００３５】図１８に示すように、チャネルセレクタ３
の出力ＳＬ０をハイレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がハイレベル、イネーブル回路１
６の出力ＳＬＴ１４がローレベルとなると、ＡＮＤ回路
Ａ１の出力はハイレベル、ＯＲ回路Ｏ１の出力はハイレ
ベルとなる。
の出力ＳＬ０をハイレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がハイレベル、イネーブル回路１
６の出力ＳＬＴ１４がローレベルとなると、ＡＮＤ回路
Ａ１の出力はハイレベル、ＯＲ回路Ｏ１の出力はハイレ
ベルとなる。
【００３６】図１８に示すように、チャネルセレクタ３
の出力ＳＬ０をローレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がローレベル、イネーブル回路１
６の出力ＳＬＴ１４がハイレベルとなると、ＡＮＤ回路
Ａ１の出力はハイレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
の出力ＳＬ０をローレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がローレベル、イネーブル回路１
６の出力ＳＬＴ１４がハイレベルとなると、ＡＮＤ回路
Ａ１の出力はハイレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
【００３７】図１８に示すように、チャネルセレクタ３
の出力ＳＬ０をローレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がハイレベル、イネーブル回路１
６の出力ＳＬＴ１４がローレベルとなると、ＡＮＤ回路
Ａ１の出力はハイレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
の出力ＳＬ０をローレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がハイレベル、イネーブル回路１
６の出力ＳＬＴ１４がローレベルとなると、ＡＮＤ回路
Ａ１の出力はハイレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
【００３８】図１９に示すように、チャネルセレクタ３
の出力ＳＬ０をハイレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がローレベル、イネーブル回路１
６の出力ＳＬＴ１４がハイレベルとなると、ＡＮＤ回路
Ａ１の出力はローレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
の出力ＳＬ０をハイレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がローレベル、イネーブル回路１
６の出力ＳＬＴ１４がハイレベルとなると、ＡＮＤ回路
Ａ１の出力はローレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
【００３９】図１９に示すように、チャネルセレクタ３
の出力ＳＬ０をハイレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がハイレベル、イネーブル回路１
６の出力ＳＬＴ１４がローレベルとなると、ＡＮＤ回路
Ａ１の出力はハイレベル、ＯＲ回路Ｏ１の出力はハイレ
ベルとなる。
の出力ＳＬ０をハイレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がハイレベル、イネーブル回路１
６の出力ＳＬＴ１４がローレベルとなると、ＡＮＤ回路
Ａ１の出力はハイレベル、ＯＲ回路Ｏ１の出力はハイレ
ベルとなる。
【００４０】図１９に示すように、チャネルセレクタ３
の出力ＳＬ０をローレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がローレベル、イネーブル回路１
６の出力ＳＬＴ１４がハイレベルとなると、ＡＮＤ回路
Ａ１の出力はローレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
の出力ＳＬ０をローレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がローレベル、イネーブル回路１
６の出力ＳＬＴ１４がハイレベルとなると、ＡＮＤ回路
Ａ１の出力はローレベル、ＯＲ回路Ｏ１の出力はローレ
ベルとなる。
【００４１】図１９に示すように、チャネルセレクタ３
の出力ＳＬ０をローレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がハイレベル、イネーブル回路１
６の出力ＳＬＴ１４がローレベルとなると、ＡＮＤ回路
Ａ１の出力はローレベル、ＯＲ回路Ｏ１の出力はハイレ
ベルとなる。
の出力ＳＬ０をローレベルとした状態でイネーブル回路
１７の出力ＳＬＴ１３がハイレベル、イネーブル回路１
６の出力ＳＬＴ１４がローレベルとなると、ＡＮＤ回路
Ａ１の出力はローレベル、ＯＲ回路Ｏ１の出力はハイレ
ベルとなる。
【００４２】図９は、図２の入力抵抗測定装置の動作を
示すフローチャートである。
示すフローチャートである。
【００４３】まず、チャネル指定信号ＳＬＮをチャネル
セレクタ３に入力することによって、例えばチャネルセ
レクタ３から出力ＳＬ０だけをハイレベルにし、他の出
力ＳＬ１〜ＳＬ７がローレベルになるように選択する
（ステップＳ１）。
セレクタ３に入力することによって、例えばチャネルセ
レクタ３から出力ＳＬ０だけをハイレベルにし、他の出
力ＳＬ１〜ＳＬ７がローレベルになるように選択する
（ステップＳ１）。
【００４４】入力抵抗を測定するために、サンプル信号
ＳＭＰをハイレベルとして、テストイネーブル信号ＴＥ
１をハイレベルとし、テストモード信号ＴＭ１をローレ
ベルとする（ステップＳ２）。
ＳＭＰをハイレベルとして、テストイネーブル信号ＴＥ
１をハイレベルとし、テストモード信号ＴＭ１をローレ
ベルとする（ステップＳ２）。
【００４５】すると、図３に示すイネーブル回路１２の
出力ＳＬＴ１１はローレベル、イネーブル回路１３の出
力ＳＬＴ１２はローレベル、イネーブル回路１７の出力
ＳＬＴ１３はローレベル、イネーブル回路１６の出力Ｓ
ＬＴ１４はハイレベルとなる。
出力ＳＬＴ１１はローレベル、イネーブル回路１３の出
力ＳＬＴ１２はローレベル、イネーブル回路１７の出力
ＳＬＴ１３はローレベル、イネーブル回路１６の出力Ｓ
ＬＴ１４はハイレベルとなる。
【００４６】このため、Ｐｃｈトランジスタ１８がオフ
し、Ｎｃｈトランジスタ１９がオンし、モード切り替え
回路Ｍ０がオンし、スイッチＴＴのＮｃｈトランジスタ
がオンする。また、スイッチＴ０のＰｃｈトランジスタ
がオフし、スイッチＴ０のＮｃｈトランジスタがオンす
る。
し、Ｎｃｈトランジスタ１９がオンし、モード切り替え
回路Ｍ０がオンし、スイッチＴＴのＮｃｈトランジスタ
がオンする。また、スイッチＴ０のＰｃｈトランジスタ
がオフし、スイッチＴ０のＮｃｈトランジスタがオンす
る。
【００４７】この状態でＰｃｈトランジスタ１８のソー
ス電圧を変化させて、入力端子ＡＮ０に流れ出る電流を
測定し、測定結果に基づいてＮｃｈトランジスタ１９が
オンしたときの抵抗を算出する（ステップＳ３）。
ス電圧を変化させて、入力端子ＡＮ０に流れ出る電流を
測定し、測定結果に基づいてＮｃｈトランジスタ１９が
オンしたときの抵抗を算出する（ステップＳ３）。
【００４８】図１１（ｂ）は、Ｐｃｈトランジスタ１８
のソース電圧と、Ｎｃｈトランジスタ１９とスイッチＴ
０のＮｃｈトランジスタとスイッチＴＴのＮｃｈトラン
ジスタとの抵抗との関係を示す図である。なお、ソース
電圧を高くしていくときの抵抗の収束値に破線を付して
いる。ステップＳ１〜Ｓ３までの処理により、図１１
（ｂ）に示すようなグラフが得られる。
のソース電圧と、Ｎｃｈトランジスタ１９とスイッチＴ
０のＮｃｈトランジスタとスイッチＴＴのＮｃｈトラン
ジスタとの抵抗との関係を示す図である。なお、ソース
電圧を高くしていくときの抵抗の収束値に破線を付して
いる。ステップＳ１〜Ｓ３までの処理により、図１１
（ｂ）に示すようなグラフが得られる。
【００４９】つづいて、図１７に示すようにテストイネ
ーブル信号ＴＥ１をハイレベルとしたまま、テストモー
ド信号ＴＭ１をハイレベルにする（ステップＳ４）。
ーブル信号ＴＥ１をハイレベルとしたまま、テストモー
ド信号ＴＭ１をハイレベルにする（ステップＳ４）。
【００５０】すると、図３に示すイネーブル回路１２の
出力ＳＬＴ１１はハイレベル、イネーブル回路１３の出
力ＳＬＴ１２はハイレベル、イネーブル回路１７の出力
ＳＬＴ１３はハイレベル、イネーブル回路１６の出力Ｓ
ＬＴ１４はローレベルとなる。
出力ＳＬＴ１１はハイレベル、イネーブル回路１３の出
力ＳＬＴ１２はハイレベル、イネーブル回路１７の出力
ＳＬＴ１３はハイレベル、イネーブル回路１６の出力Ｓ
ＬＴ１４はローレベルとなる。
【００５１】このため、Ｐｃｈトランジスタ１８がオン
し、Ｎｃｈトランジスタ１９がオフし、スイッチＴ０〜
Ｔ７のうち選択したスイッチのモード切り替え回路ＭＴ
がオフし、スイッチＴＴのＮｃｈトランジスタがオフす
る。また、スイッチＴ０のＰｃｈトランジスタがオン
し、スイッチＴ０のＮｃｈトランジスタがオフする。
し、Ｎｃｈトランジスタ１９がオフし、スイッチＴ０〜
Ｔ７のうち選択したスイッチのモード切り替え回路ＭＴ
がオフし、スイッチＴＴのＮｃｈトランジスタがオフす
る。また、スイッチＴ０のＰｃｈトランジスタがオン
し、スイッチＴ０のＮｃｈトランジスタがオフする。
【００５２】この状態で、選択した入力端子ＡＮ０に電
圧を印加して、Ｎｃｈトランジスタ１９に接続されてい
るＧＮＤに流れる電流を測定し、測定結果に基づいてＰ
ｃｈトランジスタ１９がオンしたときの抵抗を算出する
（ステップＳ５）。
圧を印加して、Ｎｃｈトランジスタ１９に接続されてい
るＧＮＤに流れる電流を測定し、測定結果に基づいてＰ
ｃｈトランジスタ１９がオンしたときの抵抗を算出する
（ステップＳ５）。
【００５３】図１１（ａ）は、Ｐｃｈトランジスタ１８
のソース電圧と、Ｐｃｈトランジスタ１８とスイッチＴ
０のＰｃｈトランジスタとスイッチＴＴのＰｃｈトラン
ジスタとの抵抗との関係を示す図である。なお、Ｐｃｈ
トランジスタ１８のオン／オフが切り替わる境界のソー
ス電圧ＶＴと、ソース電圧を高くしていくときの抵抗の
収束値とに破線を付している。ステップＳ４〜Ｓ５まで
の処理により、図１１（ａ）に示すようなグラフが得ら
れる。
のソース電圧と、Ｐｃｈトランジスタ１８とスイッチＴ
０のＰｃｈトランジスタとスイッチＴＴのＰｃｈトラン
ジスタとの抵抗との関係を示す図である。なお、Ｐｃｈ
トランジスタ１８のオン／オフが切り替わる境界のソー
ス電圧ＶＴと、ソース電圧を高くしていくときの抵抗の
収束値とに破線を付している。ステップＳ４〜Ｓ５まで
の処理により、図１１（ａ）に示すようなグラフが得ら
れる。
【００５４】図１１（ｃ）は、図１１（ａ）のグラフと
図１１（ｂ）のグラフとを重ね合わせての関係を示す図
である。図１１（ａ）のグラフと図１１（ｂ）のグラフ
とを破線で示し、これらのグラフの和を実線で示してい
る。
図１１（ｂ）のグラフとを重ね合わせての関係を示す図
である。図１１（ａ）のグラフと図１１（ｂ）のグラフ
とを破線で示し、これらのグラフの和を実線で示してい
る。
【００５５】上記のように、図１１（ａ）と図１１
（ｂ）との各グラフを得て、これらを重ね合わせると、
図１１（ｃ）に示す実線が求められる。この実線が、Ｐ
ｃｈトランジスタ１８及びＮｃｈトランジスタ１９、ス
イッチＴ０のＰｃｈトランジスタ及びＮｃｈトランジス
タ、スイッチＴ０のＰｃｈトランジスタ及びＮｃｈトラ
ンジスタの総合的な抵抗となる。
（ｂ）との各グラフを得て、これらを重ね合わせると、
図１１（ｃ）に示す実線が求められる。この実線が、Ｐ
ｃｈトランジスタ１８及びＮｃｈトランジスタ１９、ス
イッチＴ０のＰｃｈトランジスタ及びＮｃｈトランジス
タ、スイッチＴ０のＰｃｈトランジスタ及びＮｃｈトラ
ンジスタの総合的な抵抗となる。
【００５６】それから、入力抵抗の測定対象の入力端子
を、入力端子ＡＮ０から他の入力端子へ変更するかどう
かの判別がされる（ステップＳ６）。
を、入力端子ＡＮ０から他の入力端子へ変更するかどう
かの判別がされる（ステップＳ６）。
【００５７】判別の結果、入力抵抗の測定対象の入力端
子を、入力端子ＡＮ０から他の入力端子へ変更する場合
には、ステップＳ１に戻り、入力抵抗の測定対象の入力
端子を、例えば入力端子ＡＮ１に変更する。一方、入力
抵抗の測定対象の入力端子を、入力端子ＡＮ０から他の
入力端子へ変更しない場合には図９に示す処理を終了す
る。
子を、入力端子ＡＮ０から他の入力端子へ変更する場合
には、ステップＳ１に戻り、入力抵抗の測定対象の入力
端子を、例えば入力端子ＡＮ１に変更する。一方、入力
抵抗の測定対象の入力端子を、入力端子ＡＮ０から他の
入力端子へ変更しない場合には図９に示す処理を終了す
る。
【００５８】なお、本実施形態では、入力端子ＡＮ０〜
ＡＮ７まで、順次、測定対象の入力端子を変更してい
き、入力端子ＡＮ７の測定が終了したときに図９に示す
処理を終了するようにしている。
ＡＮ７まで、順次、測定対象の入力端子を変更してい
き、入力端子ＡＮ７の測定が終了したときに図９に示す
処理を終了するようにしている。
【００５９】（実施形態２）図６は、本発明の実施形態
２の逐次比較型Ａ／Ｄ変換器の入力容量測定装置の模式
的な構成を示すブロック図である。図７は、図６のテス
ト回路５の内部構成図である。図８は、図６のモード切
り替え回路ＭＯ及びスイッチＴＴの内部構成図である。
２の逐次比較型Ａ／Ｄ変換器の入力容量測定装置の模式
的な構成を示すブロック図である。図７は、図６のテス
ト回路５の内部構成図である。図８は、図６のモード切
り替え回路ＭＯ及びスイッチＴＴの内部構成図である。
【００６０】図６には、図２に示すテスト回路４に代え
たテスト回路５を備えたサンプルホールド回路２と、チ
ャネルセレクタ３の出力ＳＬ０〜ＳＬ７に従ってオン／
オフが切り替えられるスイッチＴ０〜Ｔ７とを示してい
る。なお、図６において、図２に示した部分と同様の部
分には同一符号を付しており、図６に示す入力容量測定
回路はモード切り替え回路Ｍ０〜Ｍ７を備えていない。
たテスト回路５を備えたサンプルホールド回路２と、チ
ャネルセレクタ３の出力ＳＬ０〜ＳＬ７に従ってオン／
オフが切り替えられるスイッチＴ０〜Ｔ７とを示してい
る。なお、図６において、図２に示した部分と同様の部
分には同一符号を付しており、図６に示す入力容量測定
回路はモード切り替え回路Ｍ０〜Ｍ７を備えていない。
【００６１】図７には、テストイネーブル信号ＴＥ２に
基づいてオン／オフが切り替えられるスイッチＴＴＣ
と、スイッチＴＴＣの手前に設けられておりコンデンサ
Ｃ等に十分信号が蓄積するまでテストイネーブル信号Ｔ
Ｅ２がスイッチＴＴＣに入力するまでの時間を遅延する
バッファと、入力容量の測定時に外部端子Ｔ０から入力
される信号に基づいてコンデンサＣ等に蓄積されている
電荷を選択的にグランドへ流すカレントミラー構成のト
ランジスタ回路３３と、トランジスタ回路３３との分岐
点であるＡ点の電位と所定の基準電位とを比較して外部
端子Ｔ１に比較結果を出力する比較器３４とを備えるテ
スト回路５を示している。
基づいてオン／オフが切り替えられるスイッチＴＴＣ
と、スイッチＴＴＣの手前に設けられておりコンデンサ
Ｃ等に十分信号が蓄積するまでテストイネーブル信号Ｔ
Ｅ２がスイッチＴＴＣに入力するまでの時間を遅延する
バッファと、入力容量の測定時に外部端子Ｔ０から入力
される信号に基づいてコンデンサＣ等に蓄積されている
電荷を選択的にグランドへ流すカレントミラー構成のト
ランジスタ回路３３と、トランジスタ回路３３との分岐
点であるＡ点の電位と所定の基準電位とを比較して外部
端子Ｔ１に比較結果を出力する比較器３４とを備えるテ
スト回路５を示している。
【００６２】図８に示すスイッチＴＴは、Ｐｃｈトラン
ジスタ及びＮｃｈトランジスタの組み合わせで構成して
いる。モード切り替え回路ＭＯは、サンプル信号ＳＭＰ
とテストイネーブル信号ＴＥ２との論理積をとるＡＮＤ
回路Ａ３と、サンプル信号ＳＭＰを反転するＮＯＴ回路
３５と、テストイネーブル信号ＴＥ２を反転するＮＯＴ
回路３６と、ＮＯＴ回路３５の出力とＮＯＴ回路３６の
出力との論理和をとるＯＲ回路Ｏ３とを備えている。
ジスタ及びＮｃｈトランジスタの組み合わせで構成して
いる。モード切り替え回路ＭＯは、サンプル信号ＳＭＰ
とテストイネーブル信号ＴＥ２との論理積をとるＡＮＤ
回路Ａ３と、サンプル信号ＳＭＰを反転するＮＯＴ回路
３５と、テストイネーブル信号ＴＥ２を反転するＮＯＴ
回路３６と、ＮＯＴ回路３５の出力とＮＯＴ回路３６の
出力との論理和をとるＯＲ回路Ｏ３とを備えている。
【００６３】図１０は、図６の入力容量測定装置の動作
を示すフローチャートである。
を示すフローチャートである。
【００６４】まず、入力容量を測定するチャネルを指定
するために、チャネル指定信号ＳＬＮをチャネルセレク
タ３に入力することによって、例えばチャネルセレクタ
３から出力ＳＬ０だけをハイレベルにし、他の出力ＳＬ
１〜ＳＬ７がローレベルになるように選択する（ステッ
プＳ１１）。
するために、チャネル指定信号ＳＬＮをチャネルセレク
タ３に入力することによって、例えばチャネルセレクタ
３から出力ＳＬ０だけをハイレベルにし、他の出力ＳＬ
１〜ＳＬ７がローレベルになるように選択する（ステッ
プＳ１１）。
【００６５】出力ＳＬ０がハイレベルになると、スイッ
チＴ０がオンされ、入力端子ＡＮ０〜ＡＮ７のいずれか
一つから入力されるアナログ信号がサンプルホールド回
路２へ入力される。
チＴ０がオンされ、入力端子ＡＮ０〜ＡＮ７のいずれか
一つから入力されるアナログ信号がサンプルホールド回
路２へ入力される。
【００６６】入力容量を測定するために、サンプル信号
ＳＭＰ及びテストイネーブル信号ＴＥ２をハイレベルに
する（ステップＳ１２）。
ＳＭＰ及びテストイネーブル信号ＴＥ２をハイレベルに
する（ステップＳ１２）。
【００６７】すると、スイッチＴＴがオンする。この後
に、選択した入力端子ＡＮ０に電圧を印加する（ステッ
プＳ１３）。
に、選択した入力端子ＡＮ０に電圧を印加する（ステッ
プＳ１３）。
【００６８】こうして、入力端子ＡＮ０からコンデンサ
Ｃまでの経路及びコンデンサＣを充電した後に、入力端
子ＡＮ０をハイインピーダンス状態にする（ステップＳ
１４）。
Ｃまでの経路及びコンデンサＣを充電した後に、入力端
子ＡＮ０をハイインピーダンス状態にする（ステップＳ
１４）。
【００６９】そして、コンデンサＣなどに蓄積してある
電荷をトランジスタ回路３３へ流すのに先だって、トラ
ンジスタ回路３３への流量を制御するために、外部端子
Ｔ０に一定レベルの電流を注入する（ステップＳ１
５）。
電荷をトランジスタ回路３３へ流すのに先だって、トラ
ンジスタ回路３３への流量を制御するために、外部端子
Ｔ０に一定レベルの電流を注入する（ステップＳ１
５）。
【００７０】その後、バッファで遅延されたテストイネ
ーブル信号ＴＥ２がスイッチＴＴＣをオンして、コンデ
ンサＣなどに蓄積してある電荷を時間的に一定の割合で
トランジスタ回路３３のグランドへ流す。
ーブル信号ＴＥ２がスイッチＴＴＣをオンして、コンデ
ンサＣなどに蓄積してある電荷を時間的に一定の割合で
トランジスタ回路３３のグランドへ流す。
【００７１】このとき、スイッチＴＴＣとトランジスタ
ＴＲ２との間のＡ点の電位は時間の経過とともに下が
る。Ａ点の電位は比較器３４によって基準電位と比較さ
れ、その電位が基準電位より下がると比較器３４の出力
が反転するようにしている。
ＴＲ２との間のＡ点の電位は時間の経過とともに下が
る。Ａ点の電位は比較器３４によって基準電位と比較さ
れ、その電位が基準電位より下がると比較器３４の出力
が反転するようにしている。
【００７２】ここで、スイッチＴＴＣがオンしてから比
較器３４の出力が反転するまでの時間を計測し、計測結
果に基づいて以下説明するように入力容量を測定する。
較器３４の出力が反転するまでの時間を計測し、計測結
果に基づいて以下説明するように入力容量を測定する。
【００７３】図１２は、図７の比較器３４の出力と時間
との関係を示す図である。図１２に示すように、スイッ
チＴＴＣがオンしてから所定時間ΔＴが経過すると、比
較器３４の出力は反転する。このときのΔＴを測定する
（ステップＳ１６）。
との関係を示す図である。図１２に示すように、スイッ
チＴＴＣがオンしてから所定時間ΔＴが経過すると、比
較器３４の出力は反転する。このときのΔＴを測定する
（ステップＳ１６）。
【００７４】また、外部端子Ｔ０への印加電圧と基準電
位との差ΔＶを計算によって求める。そして、このΔＶ
とΔＴとに基づいて、以下の数式により、入力容量Ｃを
算出する。 Ｉ＝ΔＱ／ΔＴ＝Ｃ×ΔＶ／ΔＴ ⇔Ｃ＝Ｉ×ΔＴ／ΔＶ
位との差ΔＶを計算によって求める。そして、このΔＶ
とΔＴとに基づいて、以下の数式により、入力容量Ｃを
算出する。 Ｉ＝ΔＱ／ΔＴ＝Ｃ×ΔＶ／ΔＴ ⇔Ｃ＝Ｉ×ΔＴ／ΔＶ
【００７５】それから、入力容量の測定対象の入力端子
を、入力端子ＡＮ０から他の入力端子へ変更するかどう
かの判別がされる（ステップＳ１７）。
を、入力端子ＡＮ０から他の入力端子へ変更するかどう
かの判別がされる（ステップＳ１７）。
【００７６】判別の結果、入力容量の測定対象の入力端
子を、入力端子ＡＮ０から他の入力端子へ変更する場合
には、ステップＳ１１に戻り、入力容量の測定対象の入
力端子を、例えば入力端子ＡＮ１に変更する。一方、入
力抵抗の測定対象の入力端子を、入力端子ＡＮ０から他
の入力端子へ変更しない場合には図１０に示す処理を終
了する。
子を、入力端子ＡＮ０から他の入力端子へ変更する場合
には、ステップＳ１１に戻り、入力容量の測定対象の入
力端子を、例えば入力端子ＡＮ１に変更する。一方、入
力抵抗の測定対象の入力端子を、入力端子ＡＮ０から他
の入力端子へ変更しない場合には図１０に示す処理を終
了する。
【００７７】なお、本実施形態では、入力端子ＡＮ０〜
ＡＮ７まで、順次、測定対象の入力端子を変更してい
き、入力端子ＡＮ７の測定が終了したときに図１０に示
す処理を終了するようにしている。
ＡＮ７まで、順次、測定対象の入力端子を変更してい
き、入力端子ＡＮ７の測定が終了したときに図１０に示
す処理を終了するようにしている。
【００７８】（実施形態３）図１３は、本発明の実施形
態３の入力抵抗測定装置のテスト回路４及びその周辺の
模式的な構成を示すブロック図である。なお、他の部分
は図２と同様としている。
態３の入力抵抗測定装置のテスト回路４及びその周辺の
模式的な構成を示すブロック図である。なお、他の部分
は図２と同様としている。
【００７９】図１３には、Ａ／Ｄ変換器５０内に備えら
れているアナログ電源５４と、アナログ電源５４に接続
されたラダー抵抗５３と、電圧セレクト信号に従って入
力アナログ電圧値と同じ値となるラダー抵抗５３を選択
するセレクタ５２とを備える電源手段５１を示してい
る。ちなみに、図１３において図３に示した部分と同様
の部分には同一符号を付している。
れているアナログ電源５４と、アナログ電源５４に接続
されたラダー抵抗５３と、電圧セレクト信号に従って入
力アナログ電圧値と同じ値となるラダー抵抗５３を選択
するセレクタ５２とを備える電源手段５１を示してい
る。ちなみに、図１３において図３に示した部分と同様
の部分には同一符号を付している。
【００８０】ここで、本実施形態では、図３のＰｃｈト
ランジスタ１８のソースに接続されている電源に代え
て、セレクタ５２をＰｃｈトランジスタ１８のソースに
接続している。セレクタ５２からＰｃｈトランジスタ１
８のソースには、ラダー抵抗５３からの出力電位が印加
される。
ランジスタ１８のソースに接続されている電源に代え
て、セレクタ５２をＰｃｈトランジスタ１８のソースに
接続している。セレクタ５２からＰｃｈトランジスタ１
８のソースには、ラダー抵抗５３からの出力電位が印加
される。
【００８１】本実施形態では、新たに電源を用意するこ
となく、Ａ／Ｄ変換器５０に設けられているセレクタ５
２からの信号をＰｃｈトランジスタ１８の電源としてい
る。
となく、Ａ／Ｄ変換器５０に設けられているセレクタ５
２からの信号をＰｃｈトランジスタ１８の電源としてい
る。
【００８２】具体的な入力抵抗を測定する手法は、実施
形態１と同様である。
形態１と同様である。
【００８３】（実施形態４）図１４は、本発明の実施形
態４の入力容量測定装置のテスト回路５及び比較器１の
模式的な構成を示すブロック図である。本実施形態で
は、比較器１をＡ／Ｄ変換器５０の比較器１と兼用して
いる。
態４の入力容量測定装置のテスト回路５及び比較器１の
模式的な構成を示すブロック図である。本実施形態で
は、比較器１をＡ／Ｄ変換器５０の比較器１と兼用して
いる。
【００８４】図１４には、テストイネーブル信号ＴＥ２
がハイレベルになるとオンされるスイッチＴＴＣと、テ
ストイネーブル信号ＴＥ２がハイレベルになるとオフさ
れるスイッチＴＳＷ１と、テストモード信号ＴＭ２がハ
イレベルになるとオンするスイッチＴＳＷ２と、テスト
モード信号ＴＭ２がハイレベルになるとバイアス電圧Ｖ
を選択しテストモード信号ＴＭ２がローレベルになると
バイアス電圧Ｖ／２を選択するバイアス電圧セレクタＢ
ＳＳとを備えている。
がハイレベルになるとオンされるスイッチＴＴＣと、テ
ストイネーブル信号ＴＥ２がハイレベルになるとオフさ
れるスイッチＴＳＷ１と、テストモード信号ＴＭ２がハ
イレベルになるとオンするスイッチＴＳＷ２と、テスト
モード信号ＴＭ２がハイレベルになるとバイアス電圧Ｖ
を選択しテストモード信号ＴＭ２がローレベルになると
バイアス電圧Ｖ／２を選択するバイアス電圧セレクタＢ
ＳＳとを備えている。
【００８５】通常のＡ／Ｄ変換器５０の使用時は、テス
トイネーブル信号ＴＥ２をローレベルとする。このと
き、バイアス電圧セレクタＢＳＳによってバイアス電圧
Ｖ／２が選択されており、スイッチＴＴからの信号は、
例えば実施形態２のときの３／４程度に低減した状態で
比較器１へ入力するようにしている。
トイネーブル信号ＴＥ２をローレベルとする。このと
き、バイアス電圧セレクタＢＳＳによってバイアス電圧
Ｖ／２が選択されており、スイッチＴＴからの信号は、
例えば実施形態２のときの３／４程度に低減した状態で
比較器１へ入力するようにしている。
【００８６】容量測定時には、テストイネーブル信号Ｔ
Ｅ２をハイレベルにする。すると、バイアス電圧セレク
タＢＳＳによってバイアス電圧Ｖ／２が選択される。こ
のとき、スイッチＴＴからの電荷は実施形態２と同様に
コンデンサＣ等に蓄積される。なお、このときのスイッ
チＴＴからの信号も、例えば実施形態２のときの３／４
程度に低減した状態としている。
Ｅ２をハイレベルにする。すると、バイアス電圧セレク
タＢＳＳによってバイアス電圧Ｖ／２が選択される。こ
のとき、スイッチＴＴからの電荷は実施形態２と同様に
コンデンサＣ等に蓄積される。なお、このときのスイッ
チＴＴからの信号も、例えば実施形態２のときの３／４
程度に低減した状態としている。
【００８７】その後、実施形態２と同様にバッファによ
って遅延されたテストイネーブル信号がスイッチＴＳＷ
１をオフし、スイッチＴＴＣをオンする。こうして、コ
ンデンサＣ等に蓄積されていた電荷が、トランジスタ回
路３３側へ流れる。また、スイッチＴＳＷ２がオンされ
ているので、比較器１の出力は、外部端子Ｔ１側へ流れ
るようになる。
って遅延されたテストイネーブル信号がスイッチＴＳＷ
１をオフし、スイッチＴＴＣをオンする。こうして、コ
ンデンサＣ等に蓄積されていた電荷が、トランジスタ回
路３３側へ流れる。また、スイッチＴＳＷ２がオンされ
ているので、比較器１の出力は、外部端子Ｔ１側へ流れ
るようになる。
【００８８】この後の具体的な入力容量を測定する手法
は、実施形態２と同様である。
は、実施形態２と同様である。
【００８９】（実施形態５）図１５は、本発明の実施形
態５の入力容量測定装置のテスト回路５及びその周辺の
模式的な構成を示すブロック図である。本実施形態で
は、比較器３４に代えて、しきい電圧Ｖ／２でオン／オ
フが切り替えられるトランジスタを有するＡＮＤ回路４
３を備えている。
態５の入力容量測定装置のテスト回路５及びその周辺の
模式的な構成を示すブロック図である。本実施形態で
は、比較器３４に代えて、しきい電圧Ｖ／２でオン／オ
フが切り替えられるトランジスタを有するＡＮＤ回路４
３を備えている。
【００９０】通常時には、テストイネーブル信号ＴＥ２
をローレベルにする。このため、スイッチＴＴＣがオフ
され、ＡＮＤ回路４３の入力端子の一方にはローレベル
のテストイネーブル信号ＴＥ２が入力される。この状態
で、スイッチＴＴからの信号が入力されると、ＡＮＤ回
路４３の入力端子の他方にはローレベルである反転信号
が入力される。このため、ＡＮＤ回路４３の出力端子か
らローレベルの信号が外部端子Ｔ１へ流れる。
をローレベルにする。このため、スイッチＴＴＣがオフ
され、ＡＮＤ回路４３の入力端子の一方にはローレベル
のテストイネーブル信号ＴＥ２が入力される。この状態
で、スイッチＴＴからの信号が入力されると、ＡＮＤ回
路４３の入力端子の他方にはローレベルである反転信号
が入力される。このため、ＡＮＤ回路４３の出力端子か
らローレベルの信号が外部端子Ｔ１へ流れる。
【００９１】入力容量の測定時には、テストイネーブル
信号ＴＥ２をハイレベルにする。このため、スイッチＴ
ＴＣがオンされ、ＡＮＤ回路４３の入力端子の一方には
ハイレベルのテストイネーブル信号ＴＥ２が入力され
る。このとき、コンデンサＣ等に蓄積されていた信号の
反転信号であるローレベルの信号がＡＮＤ回路４３の入
力端子の他方に入力されているので、ＡＮＤ回路４３の
出力端子からローレベルの信号が外部端子Ｔ１へ流れて
いる。
信号ＴＥ２をハイレベルにする。このため、スイッチＴ
ＴＣがオンされ、ＡＮＤ回路４３の入力端子の一方には
ハイレベルのテストイネーブル信号ＴＥ２が入力され
る。このとき、コンデンサＣ等に蓄積されていた信号の
反転信号であるローレベルの信号がＡＮＤ回路４３の入
力端子の他方に入力されているので、ＡＮＤ回路４３の
出力端子からローレベルの信号が外部端子Ｔ１へ流れて
いる。
【００９２】それから、時間の経過とともに、コンデン
サＣ等に蓄積されていた信号が、トランジスタ回路３３
側へ流れると、ＡＮＤ回路４３の入力端子の一方にはハ
イレベルである反転信号が入力されるので、ＡＮＤ回路
４３の出力端子からハイレベルの信号が外部端子Ｔ１へ
流れるようになる。
サＣ等に蓄積されていた信号が、トランジスタ回路３３
側へ流れると、ＡＮＤ回路４３の入力端子の一方にはハ
イレベルである反転信号が入力されるので、ＡＮＤ回路
４３の出力端子からハイレベルの信号が外部端子Ｔ１へ
流れるようになる。
【００９３】テストイネーブル信号ＴＥ２をハイレベル
にしてからＡＮＤ回路４３の出力端子から出力される信
号のハイ／ローの切り替わるまでの時間と、外部端子Ｔ
０への印加電圧と基準電位との差ΔＶとに基づいて入力
容量を算出する。
にしてからＡＮＤ回路４３の出力端子から出力される信
号のハイ／ローの切り替わるまでの時間と、外部端子Ｔ
０への印加電圧と基準電位との差ΔＶとに基づいて入力
容量を算出する。
【００９４】
【効果の説明】以上説明したように、本発明によると、
Ａ／Ｄ変換器の全入力抵抗及び全入力容量の測定を行う
ことができる。また、本発明によると、通常使用してい
るテスターで全入力容量の測定が可能になる。
Ａ／Ｄ変換器の全入力抵抗及び全入力容量の測定を行う
ことができる。また、本発明によると、通常使用してい
るテスターで全入力容量の測定が可能になる。
【図１】従来の逐次比較型Ａ／Ｄ変換器の入力抵抗を測
定する入力抵抗測定装置の模式的な構成を示すブロック
図である。
定する入力抵抗測定装置の模式的な構成を示すブロック
図である。
【図２】本発明の実施形態１の逐次比較型Ａ／Ｄ変換器
の入力抵抗測定装置の模式的な構成を示すブロック図で
ある。
の入力抵抗測定装置の模式的な構成を示すブロック図で
ある。
【図３】図２のテスト回路４の内部構成図である。
【図４】図２のモード切り替え回路Ｍ０〜Ｍ７及びスイ
ッチＴ０〜Ｔ７の内部構成図である。
ッチＴ０〜Ｔ７の内部構成図である。
【図５】図１のモード切り替え回路ＭＴ及びスイッチＴ
Ｔの内部構成図である。
Ｔの内部構成図である。
【図６】本発明の実施形態２の逐次比較型Ａ／Ｄ変換器
の入力容量測定装置の模式的な構成を示すブロック図で
ある。
の入力容量測定装置の模式的な構成を示すブロック図で
ある。
【図７】図６のテスト回路５の内部構成図である。
【図８】図６のモード切り替え回路ＭＯ及びスイッチＴ
Ｔの内部構成図である。
Ｔの内部構成図である。
【図９】図２の入力抵抗測定装置の動作を示すフローチ
ャートである。
ャートである。
【図１０】図６の入力容量測定装置の動作を示すフロー
チャートである。
チャートである。
【図１１】図３のトランジスタ１８のソース電圧と、ト
ランジスタ１８，１９とスイッチＴ０の各トランジスタ
とスイッチＴＴの各トランジスタとの抵抗との関係を示
す図である。
ランジスタ１８，１９とスイッチＴ０の各トランジスタ
とスイッチＴＴの各トランジスタとの抵抗との関係を示
す図である。
【図１２】図７の比較器３４の出力と時間との関係を示
す図である。
す図である。
【図１３】本発明の実施形態３の入力抵抗測定装置のテ
スト回路４及びその周辺の模式的な構成を示すブロック
図である。
スト回路４及びその周辺の模式的な構成を示すブロック
図である。
【図１４】本発明の実施形態４の入力容量測定装置のテ
スト回路５及び比較器１の模式的な構成を示すブロック
図である。
スト回路５及び比較器１の模式的な構成を示すブロック
図である。
【図１５】本発明の実施形態５の入力容量測定装置のテ
スト回路５及び比較器１の模式的な構成を示すブロック
図である。
スト回路５及び比較器１の模式的な構成を示すブロック
図である。
【図１６】図２のチャネルセレクタ３の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図１７】図３のテストモード制御回路２０の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図１８】図４のモード切り替え回路Ｍ０〜Ｍ７の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図１９】図５のモード切り替え回路ＭＴの動作を示す
タイミングチャートである。
タイミングチャートである。
１，３４ 比較器
２ サンプルホールド回路
３ チャネルセレクタ
４，５ テスト回路
１１〜１７ イネーブル回路
１８ Ｐｃｈトランジスタ
１９ Ｎｃｈトランジスタ
２０ テストモード制御回路
２１，２２，３５，３６ ＮＯＴ回路
３３ トランジスタ回路
４３，Ａ１，Ａ２，Ａ３ ＡＮＤ回路
５０ Ａ／Ｄ変換器
５１ 電源手段
５２ セレクタ
５３ ラダー抵抗
５４ アナログ電源
ＡＮ０〜ＡＮ７ 入力端子
ＢＳＳ バイアス電圧セレクタ
Ｃ コンデンサ
Ｍ０〜Ｍ７，ＭＴ モード切り替え回路
Ｏ１，Ｏ２，Ｏ３ ＯＲ回路
Ｔ０〜Ｔ７，ＴＴ，ＴＴＣ，ＴＳＷ１，ＴＳＷ２ スイ
ッチ
ッチ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA11 AD02 AE11 AL11
5J022 AA02 AC04 BA00 BA10 CA10
CF01
5J055 AX40 BX17 DX12 DX82 EX07
EY21 EZ10 EZ12 EZ24 FX12
GX01 GX02
Claims (7)
- 【請求項１】 入力されるアナログ信号をディジタル信
号に変換して出力するアナログ−ディジタル信号変換器
の入力抵抗を測定する入力抵抗測定装置において、 前記アナログ信号を伝送する伝送線を相補性トランジス
タの各第１端子に接続し、前記相補性トランジスタの一
方のトランジスタの第２端子に電源を接続し、前記相補
性トランジスタの他方のトランジスタの第２端子をグラ
ンドに接地しておき、 前記一方のトランジスタだけをオンした状態で前記電源
の供給電圧を変えながら当該一方のトランジスタの抵抗
を測定し、 前記他方のトランジスタだけをオンした状態で前記電源
の供給電圧を変えながら当該他方のトランジスタの抵抗
を測定し、 前記各トランジスタの抵抗に基づいて前記入力抵抗を測
定することを特徴とする入力抵抗測定装置。 - 【請求項２】 前記アナログ信号を入力する端子が複数
備えられており、前記各端子と前記相補性トランジスタ
との間に当該各端子のうちいずれかを選択する相補性ト
ランジスタで構成されたスイッチを設け、 前記各トランジスタの抵抗を測定するときに、前記スイ
ッチの相補性トランジスタの各トランジスタを選択的に
オンすることを特徴とする請求項１記載の入力抵抗測定
装置。 - 【請求項３】 前記電源として、前記アナログ信号をデ
ィジタル信号に変換するためのラダー抵抗の電位を用い
ることを特徴とする請求項１記載の入力抵抗測定装置。 - 【請求項４】 入力されるアナログ信号をディジタル信
号に変換して出力するアナログ−ディジタル信号変換器
の入力容量を測定する入力容量測定装置において、 前記アナログ信号を伝送する伝送線をグランドとコンデ
ンサとにパラレルに接続し、 前記グランドへアナログ信号が流れないようにしながら
前記コンデンサ及び前記伝送線にアナログ信号を蓄積し
てから、 前記コンデンサ及び前記伝送線に蓄積してあるアナログ
信号を前記グランドへ流していき、当該グランドへ前記
アナログ信号が流れることによる前記伝送線の電圧変動
量に基づいて前記入力容量を測定することを特徴とする
入力容量測定装置。 - 【請求項５】 前記伝送線の分岐点と前記グランドとの
間にカレントミラー回路と比較器とをパラレルに接続
し、前記比較器の第１入力端子と前記伝送線とを接続
し、前記比較器の第２入力端子と所定電位の電源とを接
続しておき、 前記比較器側に前記コンデンサ及び前記伝送線に蓄積し
てあるアナログ信号を流し始めてから前記比較器の出力
端子から出力される信号が反転するまでの時間と、前記
電源の電位と前記アナログ信号との電圧差とに基づいて
前記入力容量を計測することを特徴とする請求項４記載
の入力容量測定装置。 - 【請求項６】 前記比較器に代えて論理積回路を用い、
前記論理積回路の第１入力端子と前記伝送線とを接続し
ておき、前記論理積回路の第２入力端子に前記コンデン
サ及び前記伝送線に蓄積してあるアナログ信号を当該論
理積回路へ流すトリガ信号を発する信号源を接続するこ
とを特徴とする請求項５記載の入力容量測定装置。 - 【請求項７】 前記伝送線の分岐点と前記グランドとの
間にカレントミラー回路を接続し、前記比較器の第１入
力端子と前記コンデンサとを接続し、前記比較器の第２
入力端子と所定電位の電源とを接続しておき、前記カレ
ントミラー回路に前記コンデンサ及び前記伝送線に蓄積
してあるアナログ信号を流したときに前記比較器の出力
端子から出力される信号に基づいて前記電圧変動量を測
定することを特徴とする請求項４記載の入力容量測定装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362727A JP2003163595A (ja) | 2001-11-28 | 2001-11-28 | アナログ−ディジタル信号変換器の入力抵抗測定装置及び入力容量測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362727A JP2003163595A (ja) | 2001-11-28 | 2001-11-28 | アナログ−ディジタル信号変換器の入力抵抗測定装置及び入力容量測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003163595A true JP2003163595A (ja) | 2003-06-06 |
Family
ID=19173181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001362727A Withdrawn JP2003163595A (ja) | 2001-11-28 | 2001-11-28 | アナログ−ディジタル信号変換器の入力抵抗測定装置及び入力容量測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003163595A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009008501A (ja) * | 2007-06-27 | 2009-01-15 | Nec Electronics Corp | コンデンサ容量測定装置 |
| JP2014236373A (ja) * | 2013-06-03 | 2014-12-15 | 株式会社デンソー | Ａ／ｄ変換装置 |
-
2001
- 2001-11-28 JP JP2001362727A patent/JP2003163595A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009008501A (ja) * | 2007-06-27 | 2009-01-15 | Nec Electronics Corp | コンデンサ容量測定装置 |
| JP2014236373A (ja) * | 2013-06-03 | 2014-12-15 | 株式会社デンソー | Ａ／ｄ変換装置 |
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Legal Events
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| RD03 | Notification of appointment of power of attorney |
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|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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