JP2003163350A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JP2003163350A JP2003163350A JP2002297621A JP2002297621A JP2003163350A JP 2003163350 A JP2003163350 A JP 2003163350A JP 2002297621 A JP2002297621 A JP 2002297621A JP 2002297621 A JP2002297621 A JP 2002297621A JP 2003163350 A JP2003163350 A JP 2003163350A
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Abstract
(57)【要約】
【課題】第一導電型の半導体基板の表面層に、方形の第
二導電型チャネル領域、その中央部に高不純物濃度のウ
ェル領域、表面層に第一導電型ソース領域、さらに表面
上のＭＯＳ構造を備えたＦＥＴのセル構造のチャネル領
域の角部へのアバランシェ電流の集中を防ぎ、耐圧、ア
バランシェ耐量を向上させる。 【解決手段】セル構造の方形のチャネル領域一辺と隣接
するチャネル領域の一辺とが連結するように配置する。
例えば長方形のチャネル領域の短辺同士を連結すること
により、チャネル領域の角のように突出した部分がなく
なり、角部へのアバランシェ電流の集中がなくなるので
アバランシェ耐量が向上する。また、半導体チップのセ
ル構造が並べられた部分の最外周部には、セル構造のチ
ャネル領域の外側の辺が半導体チップの辺と平行である
外周セル構造１９及びチャネル領域の外側の辺が半導体
チップの角に向かう円弧状である外角セル構造２０が設
けられている。このようにすると、最外周のｐｎ接合の
曲率が小さくなるので、電界集中が生じ難くなり、アバ
ランシェ耐量が向上する。
二導電型チャネル領域、その中央部に高不純物濃度のウ
ェル領域、表面層に第一導電型ソース領域、さらに表面
上のＭＯＳ構造を備えたＦＥＴのセル構造のチャネル領
域の角部へのアバランシェ電流の集中を防ぎ、耐圧、ア
バランシェ耐量を向上させる。 【解決手段】セル構造の方形のチャネル領域一辺と隣接
するチャネル領域の一辺とが連結するように配置する。
例えば長方形のチャネル領域の短辺同士を連結すること
により、チャネル領域の角のように突出した部分がなく
なり、角部へのアバランシェ電流の集中がなくなるので
アバランシェ耐量が向上する。また、半導体チップのセ
ル構造が並べられた部分の最外周部には、セル構造のチ
ャネル領域の外側の辺が半導体チップの辺と平行である
外周セル構造１９及びチャネル領域の外側の辺が半導体
チップの角に向かう円弧状である外角セル構造２０が設
けられている。このようにすると、最外周のｐｎ接合の
曲率が小さくなるので、電界集中が生じ難くなり、アバ
ランシェ耐量が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の表面
層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲ
ートを持つ複数のソース領域が設けられるＭＯＳ型電界
効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲ
ートバイポーラトランジスタなどのＭＯＳ型半導体装置
に関する。
層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲ
ートを持つ複数のソース領域が設けられるＭＯＳ型電界
効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲ
ートバイポーラトランジスタなどのＭＯＳ型半導体装置
に関する。
【０００２】
【従来の技術】スイッチング回路において、オン抵抗の
低さやスイッチング速度の速さからＭＯＳ型半導体装置
が多用されている。図４（ａ）〜（ｃ）はＭＯＳ型半導
体装置の一つである従来のＭＯＳＦＥＴの例を示し、
（ａ）が平面図、（ｂ）が（ａ）のＣ−Ｃ線断面図、
（ｃ）が（ａ）のＤ−Ｄ線断面図である。すなわち、ｎ
型半導体層１の表面層に複数のｐ+ ウェル領域２とその
周囲のｐチャネル領域３が方形に形成され、さらにその
表面層にｎ+ ソース領域４が形成されている。そして、
例えば多結晶シリコンからなるゲート電極５がｐチャネ
ル領域３のｎ+ ソース領域４とｎ型層１の露出面とに挟
まれた部分の上にゲート酸化膜６を介して設けられてい
る。ｐ+ ウェル領域２及びｎ+ ソース領域４に共通に接
触して、Ａｌ−Ｓｉ合金からなるソース電極８が設けら
れ、ホウ素燐シリカガラス（ＢＰＳＧ）からなる層間絶
縁膜７によって絶縁されて、ゲート電極５の上に延長さ
れている。図示していないが、ｎ型半導体層１の裏面側
にＡｌ−Ｓｉ合金からなるドレイン電極が設けられてい
る。図のようなｐチャネル領域３の上下にｎ+ ソース領
域４、ソース電極８などを持った単位の構造をセル構造
と呼ぶことにする。図４（ａ）に方形のセル構造を描
き、説明も方形としているが、実際の半導体装置におい
ては、角部が直角或いはそれ以下の角度をもつことは少
なく、通常、多少丸みを持ったアール形状とするか、角
を少し削った八角形にすることが多い。ここでは、また
以降でも、二組の平行線からなる四つの主辺をもち、そ
れらの延長が直角に近い角度で交わるものを方形と呼
ぶ。実際のＭＯＳＦＥＴにおいては、このようなセル構
造が多数並置されている。なお、ｎ型層１は、ｎ型半導
体基板自体でも、ｐ型或いはｎ型半導体基板上にエピタ
キシャル法等により積層された半導体層でもよい。
低さやスイッチング速度の速さからＭＯＳ型半導体装置
が多用されている。図４（ａ）〜（ｃ）はＭＯＳ型半導
体装置の一つである従来のＭＯＳＦＥＴの例を示し、
（ａ）が平面図、（ｂ）が（ａ）のＣ−Ｃ線断面図、
（ｃ）が（ａ）のＤ−Ｄ線断面図である。すなわち、ｎ
型半導体層１の表面層に複数のｐ+ ウェル領域２とその
周囲のｐチャネル領域３が方形に形成され、さらにその
表面層にｎ+ ソース領域４が形成されている。そして、
例えば多結晶シリコンからなるゲート電極５がｐチャネ
ル領域３のｎ+ ソース領域４とｎ型層１の露出面とに挟
まれた部分の上にゲート酸化膜６を介して設けられてい
る。ｐ+ ウェル領域２及びｎ+ ソース領域４に共通に接
触して、Ａｌ−Ｓｉ合金からなるソース電極８が設けら
れ、ホウ素燐シリカガラス（ＢＰＳＧ）からなる層間絶
縁膜７によって絶縁されて、ゲート電極５の上に延長さ
れている。図示していないが、ｎ型半導体層１の裏面側
にＡｌ−Ｓｉ合金からなるドレイン電極が設けられてい
る。図のようなｐチャネル領域３の上下にｎ+ ソース領
域４、ソース電極８などを持った単位の構造をセル構造
と呼ぶことにする。図４（ａ）に方形のセル構造を描
き、説明も方形としているが、実際の半導体装置におい
ては、角部が直角或いはそれ以下の角度をもつことは少
なく、通常、多少丸みを持ったアール形状とするか、角
を少し削った八角形にすることが多い。ここでは、また
以降でも、二組の平行線からなる四つの主辺をもち、そ
れらの延長が直角に近い角度で交わるものを方形と呼
ぶ。実際のＭＯＳＦＥＴにおいては、このようなセル構
造が多数並置されている。なお、ｎ型層１は、ｎ型半導
体基板自体でも、ｐ型或いはｎ型半導体基板上にエピタ
キシャル法等により積層された半導体層でもよい。
【０００３】
【発明が解決しようとする課題】近年、スイッチング回
路において、そのスイッチングデバイスであるＭＯＳＦ
ＥＴはスナバ回路の省略等の回路の簡略化、装置の小型
化等により、発生したサージ電圧を受けやすくなってき
ている。このことは、ＭＯＳＦＥＴにとって破壊の原因
につながり、その破壊耐量（アバランシェ耐量）の向上
が求められてきている。このようなＭＯＳＦＥＴのアバ
ランシェ耐量を向上させるため、ｐ+ ウェル領域２の拡
散深さを深くすることが行われる。しかし、ｐ+ ウェル
領域２の拡散深さを深くすると、オン抵抗などの他の特
性に影響がでてしまう。図５は、９００Ｖ、５Ａ級の素
子におけるｐ+ ウェル領域２の拡散深さとアバランシェ
耐量（実線）およびオン抵抗（破線）の関係を示す。横
軸がｐ+ ウェル領域２の拡散深さ、たて軸がアバランシ
ェ耐量およびオン抵抗である。ｐ+ ウェル領域２を深く
すると、アバランシェ耐量は向上するが、オン抵抗も増
大してしまうことがわかる。従って、アバランシェ耐量
の向上と他の特性との両立を図るためには、製造プロセ
ス条件等の決定のための実験を行わなければならず、時
間がかかってしまう。その上、各特性との両立を図るた
め、アバランシェ耐量の向上も制限されてしまう等の問
題点があった。
路において、そのスイッチングデバイスであるＭＯＳＦ
ＥＴはスナバ回路の省略等の回路の簡略化、装置の小型
化等により、発生したサージ電圧を受けやすくなってき
ている。このことは、ＭＯＳＦＥＴにとって破壊の原因
につながり、その破壊耐量（アバランシェ耐量）の向上
が求められてきている。このようなＭＯＳＦＥＴのアバ
ランシェ耐量を向上させるため、ｐ+ ウェル領域２の拡
散深さを深くすることが行われる。しかし、ｐ+ ウェル
領域２の拡散深さを深くすると、オン抵抗などの他の特
性に影響がでてしまう。図５は、９００Ｖ、５Ａ級の素
子におけるｐ+ ウェル領域２の拡散深さとアバランシェ
耐量（実線）およびオン抵抗（破線）の関係を示す。横
軸がｐ+ ウェル領域２の拡散深さ、たて軸がアバランシ
ェ耐量およびオン抵抗である。ｐ+ ウェル領域２を深く
すると、アバランシェ耐量は向上するが、オン抵抗も増
大してしまうことがわかる。従って、アバランシェ耐量
の向上と他の特性との両立を図るためには、製造プロセ
ス条件等の決定のための実験を行わなければならず、時
間がかかってしまう。その上、各特性との両立を図るた
め、アバランシェ耐量の向上も制限されてしまう等の問
題点があった。
【０００４】以上の問題に鑑み、本発明の目的は、他の
特性を犠牲にすることなく、アバランシェ耐量を向上さ
せたＭＯＳ型半導体装置を提供することにある。
特性を犠牲にすることなく、アバランシェ耐量を向上さ
せたＭＯＳ型半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】 上記の目的を達成する
ために、本発明は、第一導電型半導体層の表面層に形成
された第二導電型チャネル領域と、 そのチャネル領域
の表面層に形成された第一導電型ソース領域とを有する
セル構造の複数個を備えたものにおいて、半導体チップ
のセル構造を並べた部分の最外周部の辺部に、セル構造
のチャネル領域の外側の辺が半導体チップの辺と平行で
ある外周セル構造を複数備え、外周セル構造が内側のセ
ル構造より面積が広いものとする。
ために、本発明は、第一導電型半導体層の表面層に形成
された第二導電型チャネル領域と、 そのチャネル領域
の表面層に形成された第一導電型ソース領域とを有する
セル構造の複数個を備えたものにおいて、半導体チップ
のセル構造を並べた部分の最外周部の辺部に、セル構造
のチャネル領域の外側の辺が半導体チップの辺と平行で
ある外周セル構造を複数備え、外周セル構造が内側のセ
ル構造より面積が広いものとする。
【０００６】 更に、外周セル構造が、セル構造のチ
ップの中央に近い部分にのみ第一導電型 ソース領域を
有することとする。 また、半導体チップのセル構造を
並べた部分の最外周部の角部に、チャネル領域の外側の
辺が半導体チップの角に向かう円弧状もしくは円弧を模
した折れ線状である外角セル構造を設けることが有効で
ある。そして、角部の外角セル構造が、辺部の外周セル
構造より面積が広いことが有効である。
ップの中央に近い部分にのみ第一導電型 ソース領域を
有することとする。 また、半導体チップのセル構造を
並べた部分の最外周部の角部に、チャネル領域の外側の
辺が半導体チップの角に向かう円弧状もしくは円弧を模
した折れ線状である外角セル構造を設けることが有効で
ある。そして、角部の外角セル構造が、辺部の外周セル
構造より面積が広いことが有効である。
【０００７】また、第一導電型半導体層の表面層に形成
された第二導電型チャネル領域と、そのチャネル領域の
表面層に形成された第一導電型ソース領域とを有するセ
ル構造の複数個を備えたものにおいて、半導体チップの
セル構造を並べた部分の最外周部に、セル構造のチャネ
ル領域の外側の辺が半導体チップの辺と平行である外周
セル構造を複数備え、外周セル構造が内側のセル構造よ
り面積が広いものとする。あるいは、第一導電型半導体
層の表面層に形成された第二導電型チャネル領域と、そ
のチャネル領域の表面層に形成された第一導電型ソース
領域とを有するセル構造の複数個を備えたものにおい
て、半導体チップのセル構造を並べた部分の最外周部
に、セル構造のチャネル領域の外側の辺が半導体チップ
の辺と平行である外周セル構造を複数備え、全ての外周
セル構造が内側のセル構造より面積が広いものとする。
された第二導電型チャネル領域と、そのチャネル領域の
表面層に形成された第一導電型ソース領域とを有するセ
ル構造の複数個を備えたものにおいて、半導体チップの
セル構造を並べた部分の最外周部に、セル構造のチャネ
ル領域の外側の辺が半導体チップの辺と平行である外周
セル構造を複数備え、外周セル構造が内側のセル構造よ
り面積が広いものとする。あるいは、第一導電型半導体
層の表面層に形成された第二導電型チャネル領域と、そ
のチャネル領域の表面層に形成された第一導電型ソース
領域とを有するセル構造の複数個を備えたものにおい
て、半導体チップのセル構造を並べた部分の最外周部
に、セル構造のチャネル領域の外側の辺が半導体チップ
の辺と平行である外周セル構造を複数備え、全ての外周
セル構造が内側のセル構造より面積が広いものとする。
【０００８】 そして、第二導電型チャネル領域の表面
層の一部にチャネル領域より不純物濃度が高く、拡散深
さの浅い第二導電型の浅ベース領域を有することとす
る。浅ベース領域の下方に第二導電型の領域としてチャ
ネル領域のみを有することとしてもよい。また、第一導
電型半導体層の表面近傍に該第一導電型半導体層より低
抵抗率の第一導電型半導体領域を備えたことが有効であ
る。
層の一部にチャネル領域より不純物濃度が高く、拡散深
さの浅い第二導電型の浅ベース領域を有することとす
る。浅ベース領域の下方に第二導電型の領域としてチャ
ネル領域のみを有することとしてもよい。また、第一導
電型半導体層の表面近傍に該第一導電型半導体層より低
抵抗率の第一導電型半導体領域を備えたことが有効であ
る。
【０００９】図６（ａ）および（ｂ）に、それぞれ従来
のＭＯＳＦＥＴと本発明の実施例のＭＯＳＦＥＴでのア
バランシェ電流の流れ方を示す。図６（ａ）の従来の方
形のセル構造の配置では、セル構造のチャネル領域３の
角部での間隔が辺の間隔より広い。ｐチャネル領域３の
角部では、ｐｎ接合の曲率が大きいため耐圧が低く、ア
バランシェ降伏によるアバランシェ電流Ｉ1 が、図６
（ａ）に示すように、四つの角部に囲まれた領域から四
つの角部に集中するためアバランシェ耐量が低下する。
これに対し、図６（ｂ）に示すように、チャネル領域の
辺同士を連結すれば、チャネル領域の角は無くなり、ア
バランシェ電流が角に集中することが無く、アバランシ
ェ電流Ｉ2 は対向する直線状の二辺に流れるので耐量が
増すことになる。この結果、図７のＭＯＳＦＥＴのセル
構造内の寄生バイポーラトランジスタを示す断面図にお
いて、ｎ+ ソース領域４の直下のｐチャネル領域３の抵
抗Ｒb を流れるアバランシェ電流が減少し、ｎ型層１、
ｐチャネル領域３及びｎ+ ソース領域４からなる寄生バ
イポーラトランジスタの誤点弧を起こりにくくし、ＭＯ
ＳＦＥＴの破壊を防ぐ。しかもｐｎ接合の曲率が小さく
なり、耐圧も大きくなる。
のＭＯＳＦＥＴと本発明の実施例のＭＯＳＦＥＴでのア
バランシェ電流の流れ方を示す。図６（ａ）の従来の方
形のセル構造の配置では、セル構造のチャネル領域３の
角部での間隔が辺の間隔より広い。ｐチャネル領域３の
角部では、ｐｎ接合の曲率が大きいため耐圧が低く、ア
バランシェ降伏によるアバランシェ電流Ｉ1 が、図６
（ａ）に示すように、四つの角部に囲まれた領域から四
つの角部に集中するためアバランシェ耐量が低下する。
これに対し、図６（ｂ）に示すように、チャネル領域の
辺同士を連結すれば、チャネル領域の角は無くなり、ア
バランシェ電流が角に集中することが無く、アバランシ
ェ電流Ｉ2 は対向する直線状の二辺に流れるので耐量が
増すことになる。この結果、図７のＭＯＳＦＥＴのセル
構造内の寄生バイポーラトランジスタを示す断面図にお
いて、ｎ+ ソース領域４の直下のｐチャネル領域３の抵
抗Ｒb を流れるアバランシェ電流が減少し、ｎ型層１、
ｐチャネル領域３及びｎ+ ソース領域４からなる寄生バ
イポーラトランジスタの誤点弧を起こりにくくし、ＭＯ
ＳＦＥＴの破壊を防ぐ。しかもｐｎ接合の曲率が小さく
なり、耐圧も大きくなる。
【００１０】 また、半導体チップのセル構造を並べた
部分の最外周部のセル構造を、チャネル領域の外側の辺
が半導体チップの辺とほぼ平行にすれば、ｐｎ接合が直
線に近く形成され、電界集中を生じ難くなる。また、外
周セル構造のチップ中央側部分にのみ第一導電型ソース
領域を設ければ、外側部分には第一導電型ソース領域が
形成されていないので、大きなアバランシェ電流が流れ
ても、寄生トランジスタ が動作することがなく、アバ
ランシェ耐量が向上する。さらに、外周セル構造の面積
を、内側のセル構造より広くすれば、アバランシェエネ
ルギの吸収力が大きくなり、アバランシェ耐量が向上す
る。
部分の最外周部のセル構造を、チャネル領域の外側の辺
が半導体チップの辺とほぼ平行にすれば、ｐｎ接合が直
線に近く形成され、電界集中を生じ難くなる。また、外
周セル構造のチップ中央側部分にのみ第一導電型ソース
領域を設ければ、外側部分には第一導電型ソース領域が
形成されていないので、大きなアバランシェ電流が流れ
ても、寄生トランジスタ が動作することがなく、アバ
ランシェ耐量が向上する。さらに、外周セル構造の面積
を、内側のセル構造より広くすれば、アバランシェエネ
ルギの吸収力が大きくなり、アバランシェ耐量が向上す
る。
【００１１】半導体チップのセル構造を並べた部分の最
外周部の角部に、チャネル領域の外側の辺が半導体チッ
プの角に向かう円弧状または円弧を模した折れ線状であ
る外角セル構造を設ければ、ｐｎ接合の曲率を小さくで
き、電界集中が避けられる。また、外角セル構造の面積
を他の外周セル構造より広くすれば、アバランシェエネ
ルギの吸収力を増すことができる。
外周部の角部に、チャネル領域の外側の辺が半導体チッ
プの角に向かう円弧状または円弧を模した折れ線状であ
る外角セル構造を設ければ、ｐｎ接合の曲率を小さくで
き、電界集中が避けられる。また、外角セル構造の面積
を他の外周セル構造より広くすれば、アバランシェエネ
ルギの吸収力を増すことができる。
【００１２】更に、第二導電型チャネル領域の表面層の
一部にチャネル領域より不純物濃度が高く、拡散深さの
浅い第二導電型の浅ベース領域を形成すれば、チャネル
領域の伝導率が増大し、寄生トランジスタのベース抵抗
が減少し、寄生トランジスタが動作しにくくなるので、
アバランシェ耐量の向上に寄与する。特に、浅ベース領
域の下方に第二導電型の領域としてチャネル領域のみで
第二導電型ウェル領域がなくても、アバランシェ耐量の
顕著な向上が見られる。
一部にチャネル領域より不純物濃度が高く、拡散深さの
浅い第二導電型の浅ベース領域を形成すれば、チャネル
領域の伝導率が増大し、寄生トランジスタのベース抵抗
が減少し、寄生トランジスタが動作しにくくなるので、
アバランシェ耐量の向上に寄与する。特に、浅ベース領
域の下方に第二導電型の領域としてチャネル領域のみで
第二導電型ウェル領域がなくても、アバランシェ耐量の
顕著な向上が見られる。
【００１３】
【発明の実施の形態】図１及び図２（ａ）、（ｂ）は、
本発明の第一の実施例のＭＯＳＦＥＴを示し、図１が上
部構造を除いた平面図、図２（ａ）が図１のＡ−Ａ線断
面図、図２（ｂ）が図１のＢ−Ｂ線断面図で、図４と共
通の部分には同一の符号が付されている。
本発明の第一の実施例のＭＯＳＦＥＴを示し、図１が上
部構造を除いた平面図、図２（ａ）が図１のＡ−Ａ線断
面図、図２（ｂ）が図１のＢ−Ｂ線断面図で、図４と共
通の部分には同一の符号が付されている。
【００１４】図１において、ｎ型半導体層１の表面層
に、中にｎ+ ソース領域４とｐ+ ウェル領域２を持つ長
方形のｐチャネル領域３が、長方形の短辺を連結して配
置されている。連結した境界を図では一点鎖線で示して
いる。この図では、ｐチャネル領域３が長方形である
が、正方形でも良い。なお、ｐチャネル領域３やｎ+ ソ
ース領域４等の角部は実際は直角でなく、多少丸みがあ
り、例えば、半径１．５〜２μｍのアール形状となって
いる。抵抗率４５Ωｃｍ厚さ１００μｍのｎ型層１の表
面層にｐチャネル領域３と、その内部にｐチャネル領域
３より拡散深さの深いｐ+ ウェル領域２、表面層にｎ+
ソース領域４が形成されている。ｎ+ ソース領域４とｎ
型層１の表面露出部とに挟まれたｐチャネル領域３の表
面にはゲート酸化膜６を介して多結晶シリコンからなる
ゲート電極５が設けられている。ｎ+ ソース領域４とｐ
+ ウェル領域２の表面に共通に接触してソース電極８が
設けられ、層間絶縁膜７を介してゲート電極５の上に延
長されている。図示していないが、ｎ型層１の裏面側に
はｎ+ サブストレートを介してドレイン電極が設けられ
ている。図１、図２の第一の実施例のＭＯＳＦＥＴの動
作は次のように行われる。ゲート電極５に或る値以上の
正の電圧が印加されると、ゲート電極５の直下のｐチャ
ネル領域３の表面近傍に反転層を生じ、ｎ+ ソース領域
４とｎ型層１との間が導通する。そして、ｎ型層１の裏
面側に設けられたドレイン電極とソース電極８との間に
電圧が印加されていれば、電流が流れる。従って、電流
が流れるために、ｎ型層１の表面露出部も、ある程度の
面積が必要である。
に、中にｎ+ ソース領域４とｐ+ ウェル領域２を持つ長
方形のｐチャネル領域３が、長方形の短辺を連結して配
置されている。連結した境界を図では一点鎖線で示して
いる。この図では、ｐチャネル領域３が長方形である
が、正方形でも良い。なお、ｐチャネル領域３やｎ+ ソ
ース領域４等の角部は実際は直角でなく、多少丸みがあ
り、例えば、半径１．５〜２μｍのアール形状となって
いる。抵抗率４５Ωｃｍ厚さ１００μｍのｎ型層１の表
面層にｐチャネル領域３と、その内部にｐチャネル領域
３より拡散深さの深いｐ+ ウェル領域２、表面層にｎ+
ソース領域４が形成されている。ｎ+ ソース領域４とｎ
型層１の表面露出部とに挟まれたｐチャネル領域３の表
面にはゲート酸化膜６を介して多結晶シリコンからなる
ゲート電極５が設けられている。ｎ+ ソース領域４とｐ
+ ウェル領域２の表面に共通に接触してソース電極８が
設けられ、層間絶縁膜７を介してゲート電極５の上に延
長されている。図示していないが、ｎ型層１の裏面側に
はｎ+ サブストレートを介してドレイン電極が設けられ
ている。図１、図２の第一の実施例のＭＯＳＦＥＴの動
作は次のように行われる。ゲート電極５に或る値以上の
正の電圧が印加されると、ゲート電極５の直下のｐチャ
ネル領域３の表面近傍に反転層を生じ、ｎ+ ソース領域
４とｎ型層１との間が導通する。そして、ｎ型層１の裏
面側に設けられたドレイン電極とソース電極８との間に
電圧が印加されていれば、電流が流れる。従って、電流
が流れるために、ｎ型層１の表面露出部も、ある程度の
面積が必要である。
【００１５】図２（ｂ）において、二つのｐチャネル領
域３の連結した様子が良くわかる。この断面では、ｐチ
ャネル領域３の表面層にｎ+ ソース領域は無い。ｐチャ
ネル領域３が連結した部分の表面上には、ゲート酸化膜
６を介して多結晶シリコンの細いゲート電極５があり、
図の紙面に垂直な方向にある隣接する二つのセル構造の
広いゲート電極５をつないでいる。ゲート電極５とソー
ス電極８とは層間絶縁膜７で絶縁されている。
域３の連結した様子が良くわかる。この断面では、ｐチ
ャネル領域３の表面層にｎ+ ソース領域は無い。ｐチャ
ネル領域３が連結した部分の表面上には、ゲート酸化膜
６を介して多結晶シリコンの細いゲート電極５があり、
図の紙面に垂直な方向にある隣接する二つのセル構造の
広いゲート電極５をつないでいる。ゲート電極５とソー
ス電極８とは層間絶縁膜７で絶縁されている。
【００１６】再び図１に戻るが、図において、ｐチャネ
ル領域３は格子状に形成されていて、従来のＭＯＳＦＥ
Ｔのようにｐチャネル領域３の外側凸状になって突き出
た角が無いので、通常、空乏層の曲率が小さいため最も
降伏の起きやすいセル構造の角部での耐圧低下や、角部
へのアバランシェ電流の集中が起きず、アバランシェ耐
量が向上する。セル構造で囲まれた部分は広く、アバラ
ンシェ電流も大きいが、対向するｐｎ接合はほぼ直線
で、大きなアバランシェ電流に耐えられる。また、図２
（ａ）の二つのセル構造の辺部分の間の断面において
は、ゲート電極５の下のｎ型層１が広くあるので、ＭＯ
ＳＦＥＴの導通時の電流の通路が広く、オン抵抗を低く
抑えられる。
ル領域３は格子状に形成されていて、従来のＭＯＳＦＥ
Ｔのようにｐチャネル領域３の外側凸状になって突き出
た角が無いので、通常、空乏層の曲率が小さいため最も
降伏の起きやすいセル構造の角部での耐圧低下や、角部
へのアバランシェ電流の集中が起きず、アバランシェ耐
量が向上する。セル構造で囲まれた部分は広く、アバラ
ンシェ電流も大きいが、対向するｐｎ接合はほぼ直線
で、大きなアバランシェ電流に耐えられる。また、図２
（ａ）の二つのセル構造の辺部分の間の断面において
は、ゲート電極５の下のｎ型層１が広くあるので、ＭＯ
ＳＦＥＴの導通時の電流の通路が広く、オン抵抗を低く
抑えられる。
【００１７】図１において、左辺及び下辺は、ＭＯＳＦ
ＥＴのチップ１２の端である。半導体チップ１２のセル
構造が並べられた部分の最外周部には、セル構造のチャ
ネル領域の外側の辺が半導体チップ１２の辺と平行であ
る外周セル構造１９及びチャネル領域の外側の辺が半導
体チップ１２の角に向かう円弧状である外角セル構造２
０が設けられている。このようにすると、最外周のｐｎ
接合の曲率が小さくなるので、電界集中が生じ難くな
り、アバランシェ耐量が向上する。また、外周セル構造
１９及び外角セル構造２０が、セルのチップ中央に近い
側の部分にのみ第一導電型ソース領域を有している。こ
のようにすると、次の理由で、アバランシェ耐量が向上
するのである。すなわち、アバランシェ降伏は通常最外
周のｐｎ接合から先ず始まるが、この部分にｎ+ ソース
領域が形成されていないので、大きなアバランシェ電流
が流れても、寄生トランジスタが動作することがなく、
アバランシェ耐量が向上する。しかも、外周セル構造１
９および外角セル構造２０が、内側の方形セル構造より
面積が広いため、アバランシェエネルギの吸収力も大き
くなり、アバランシェ耐量が向上する。外周セル構造１
９付近の点線は、多結晶シリコンリング１８の境界であ
る。外角セル構造２０のｐチャネル領域の外側の辺は、
必ずしも半導体チップの角に向かう円弧である必要はな
く、円弧を模した折れ線状であっても電界集中は回避で
きる。
ＥＴのチップ１２の端である。半導体チップ１２のセル
構造が並べられた部分の最外周部には、セル構造のチャ
ネル領域の外側の辺が半導体チップ１２の辺と平行であ
る外周セル構造１９及びチャネル領域の外側の辺が半導
体チップ１２の角に向かう円弧状である外角セル構造２
０が設けられている。このようにすると、最外周のｐｎ
接合の曲率が小さくなるので、電界集中が生じ難くな
り、アバランシェ耐量が向上する。また、外周セル構造
１９及び外角セル構造２０が、セルのチップ中央に近い
側の部分にのみ第一導電型ソース領域を有している。こ
のようにすると、次の理由で、アバランシェ耐量が向上
するのである。すなわち、アバランシェ降伏は通常最外
周のｐｎ接合から先ず始まるが、この部分にｎ+ ソース
領域が形成されていないので、大きなアバランシェ電流
が流れても、寄生トランジスタが動作することがなく、
アバランシェ耐量が向上する。しかも、外周セル構造１
９および外角セル構造２０が、内側の方形セル構造より
面積が広いため、アバランシェエネルギの吸収力も大き
くなり、アバランシェ耐量が向上する。外周セル構造１
９付近の点線は、多結晶シリコンリング１８の境界であ
る。外角セル構造２０のｐチャネル領域の外側の辺は、
必ずしも半導体チップの角に向かう円弧である必要はな
く、円弧を模した折れ線状であっても電界集中は回避で
きる。
【００１８】図３にＭＯＳＦＥＴのチップ１２の端部の
断面図を示す。ｎ型層１の裏面側にはｎ+ サブストレー
トを介してドレイン電極１３が設けられている。セル構
造を並べた最外周部のｐ+ ウェル領域２の上に厚いフィ
ールド酸化膜１４を介してゲートリード取り出しのため
の多結晶シリコンリング１８が設けられ、チップ１２の
最外縁の表面層にｐ周辺領域１６とその上に周辺電極１
７が設けられている。
断面図を示す。ｎ型層１の裏面側にはｎ+ サブストレー
トを介してドレイン電極１３が設けられている。セル構
造を並べた最外周部のｐ+ ウェル領域２の上に厚いフィ
ールド酸化膜１４を介してゲートリード取り出しのため
の多結晶シリコンリング１８が設けられ、チップ１２の
最外縁の表面層にｐ周辺領域１６とその上に周辺電極１
７が設けられている。
【００１９】各部のパラメータは次のとおりである。ｎ
型層１：不純物濃度１×１０13〜３×１０16ｃｍ-3、厚
さ５〜１５０μｍ、ｐ+ ウェル領域２：ホウ素イオンの
ドーズ量５×１０14〜２×１０15ｃｍ-2、拡散深さ５〜
１０μｍ、ｐチャネル領域３：ホウ素イオンのドーズ量
３×１０13〜５×１０14ｃｍ-2、拡散深さ２〜４μｍ、
ｎ+ ソース領域４：砒素イオンのドーズ量４×１０15〜
５×１０15ｃｍ-2、拡散深さ０．２〜０．３μｍ、ゲー
ト電極５：多結晶シリコン厚さ５００〜１０００ｎｍ、
ゲート酸化膜６：厚さ２５〜１２０ｎｍ、層間絶縁膜
７：ＢＰＳＧ厚さ０．６〜１．１μｍ、ソース電極８：
Ａｌ−Ｓｉ厚さ３〜５μｍ、フィールド酸化膜１４：厚
さ５００〜１１００ｎｍ、パッシベーション膜１５：Ｓ
ｉＮ厚さ８００ｎｍ、図１の多結晶シリコンのゲート電
極５の幅Ｌ１：６〜４０μｍ、ゲート電極５間の距離Ｌ
２：６〜２０μｍ、ｎ+ ソース領域４の長さＬ３：１２
〜２００μｍ、細いゲート電極５の幅Ｌ４：２〜６μ
ｍ。なお、ｐベース領域については、ｐチャネル領域
３とｐ+ ウェル領域２、ｐチャネル領域３とｐ浅ベー
ス領域１１、ｐチャネル領域３、ｐ+ ウェル領域２と
ｐ+ 浅ベース領域１１の三通りの構造を用いることがで
きる。
型層１：不純物濃度１×１０13〜３×１０16ｃｍ-3、厚
さ５〜１５０μｍ、ｐ+ ウェル領域２：ホウ素イオンの
ドーズ量５×１０14〜２×１０15ｃｍ-2、拡散深さ５〜
１０μｍ、ｐチャネル領域３：ホウ素イオンのドーズ量
３×１０13〜５×１０14ｃｍ-2、拡散深さ２〜４μｍ、
ｎ+ ソース領域４：砒素イオンのドーズ量４×１０15〜
５×１０15ｃｍ-2、拡散深さ０．２〜０．３μｍ、ゲー
ト電極５：多結晶シリコン厚さ５００〜１０００ｎｍ、
ゲート酸化膜６：厚さ２５〜１２０ｎｍ、層間絶縁膜
７：ＢＰＳＧ厚さ０．６〜１．１μｍ、ソース電極８：
Ａｌ−Ｓｉ厚さ３〜５μｍ、フィールド酸化膜１４：厚
さ５００〜１１００ｎｍ、パッシベーション膜１５：Ｓ
ｉＮ厚さ８００ｎｍ、図１の多結晶シリコンのゲート電
極５の幅Ｌ１：６〜４０μｍ、ゲート電極５間の距離Ｌ
２：６〜２０μｍ、ｎ+ ソース領域４の長さＬ３：１２
〜２００μｍ、細いゲート電極５の幅Ｌ４：２〜６μ
ｍ。なお、ｐベース領域については、ｐチャネル領域
３とｐ+ ウェル領域２、ｐチャネル領域３とｐ浅ベー
ス領域１１、ｐチャネル領域３、ｐ+ ウェル領域２と
ｐ+ 浅ベース領域１１の三通りの構造を用いることがで
きる。
【００２０】図１、２のＭＯＳＦＥＴは概ね次のような
製造工程により製造される。まず、ｎ+ サブストレート
上にｎ型半導体層１を積層したエピタキシャルウェハを
用意し、表面から選択的にアクセプタ形成型不純物を導
入してｐウェル領域２を形成する。次に熱酸化によりゲ
ート酸化膜６を形成しその上に減圧ＣＶＤ法により、多
結晶シリコン膜を堆積する。その多結晶シリコン膜にフ
ォトエッチング技術を用いてゲート電極５のパターン形
成をし、そのゲート電極５の端を利用して不純物のイオ
ン注入および熱拡散により、ｐチャネル領域３とｎ+ ソ
ース領域４とを自己整合的に形成する。ゲート電極５の
上にＢＰＳＧの層間絶縁膜７をＣＶＤ法により堆積し、
ｐ+ ウェル領域２およびｎ+ ソース領域４上の窓明けを
行い、Ａｌ−Ｓｉ合金からなるソース電極８を設ける。
ソース電極８上に窒化膜のパッシベーション膜１５を更
に積層する。最後にｎ+ サブストレートの裏面にＡｌ−
Ｓｉ合金からなるドレイン電極１３を形成する。又、図
１において、ゲート電極５及び多結晶シリコンリング１
８の多結晶シリコンが上に堆積される部分をハッチング
で示した。ｎ型層１上のゲート電極５を結ぶ細いゲート
電極５があるが、その下では、不純物の横方向拡散によ
りｐチャネル領域３が連結している。不純物の横方向拡
散によって、ｐチャネル領域３が連結するような細いゲ
ート電極５でも、沢山あればゲート電極内を流れる電流
に対する抵抗を下げ、ゲートバイアスの均一化に極めて
有効である。このように、第一の実施例のＭＯＳＦＥＴ
はセル構造を形成するためのマスクを変更するだけで、
従来のＭＯＳＦＥＴの製造工程に何ら余分な工程を付加
することなく製造できる。
製造工程により製造される。まず、ｎ+ サブストレート
上にｎ型半導体層１を積層したエピタキシャルウェハを
用意し、表面から選択的にアクセプタ形成型不純物を導
入してｐウェル領域２を形成する。次に熱酸化によりゲ
ート酸化膜６を形成しその上に減圧ＣＶＤ法により、多
結晶シリコン膜を堆積する。その多結晶シリコン膜にフ
ォトエッチング技術を用いてゲート電極５のパターン形
成をし、そのゲート電極５の端を利用して不純物のイオ
ン注入および熱拡散により、ｐチャネル領域３とｎ+ ソ
ース領域４とを自己整合的に形成する。ゲート電極５の
上にＢＰＳＧの層間絶縁膜７をＣＶＤ法により堆積し、
ｐ+ ウェル領域２およびｎ+ ソース領域４上の窓明けを
行い、Ａｌ−Ｓｉ合金からなるソース電極８を設ける。
ソース電極８上に窒化膜のパッシベーション膜１５を更
に積層する。最後にｎ+ サブストレートの裏面にＡｌ−
Ｓｉ合金からなるドレイン電極１３を形成する。又、図
１において、ゲート電極５及び多結晶シリコンリング１
８の多結晶シリコンが上に堆積される部分をハッチング
で示した。ｎ型層１上のゲート電極５を結ぶ細いゲート
電極５があるが、その下では、不純物の横方向拡散によ
りｐチャネル領域３が連結している。不純物の横方向拡
散によって、ｐチャネル領域３が連結するような細いゲ
ート電極５でも、沢山あればゲート電極内を流れる電流
に対する抵抗を下げ、ゲートバイアスの均一化に極めて
有効である。このように、第一の実施例のＭＯＳＦＥＴ
はセル構造を形成するためのマスクを変更するだけで、
従来のＭＯＳＦＥＴの製造工程に何ら余分な工程を付加
することなく製造できる。
【００２１】図８は、図１、図２のＭＯＳＦＥＴと、図
４に示した従来のＭＯＳＦＥＴのアバランシェ耐量の温
度特性を示し、線２１で示す本発明の実施例のＭＯＳＦ
ＥＴのアバランシェ耐量は、線２２で示す従来のＭＯＳ
ＦＥＴのアバランシェ耐量に比し、２５℃において約
１．６倍、１２５℃において約４．７倍になっている。
図９及び図１１（ａ）、（ｂ）は、本発明の第二の実施
例のＭＯＳＦＥＴを示す。図９が上部構造を除いた平面
図、図１１（ａ）が図９のＥ−Ｅ線断面図、図１１
（ｂ）が図９のＦ−Ｆ線断面図で、他の図と共通の部分
には同一の符号が付されている。図９のこの実施例で
は、図１に示した第一の実施例の変形例で、長方形のセ
ル構造が、短辺で連結しているだけでなく、連結してい
る部分の側方から別のセル構造が連結しているものであ
る。その別のセル構造にもｐチャネル領域３の内側にｎ
+ ソース領域４、その更に内側にｐ+ ウェル領域２が見
られる。これらたて横に連結したｐチャネル領域３に囲
まれて、方形にｎ型層１の露出表面が見えている。図１
１（ａ）の断面図は、図２（ａ）の断面図とほぼ同じで
ある。すなわち、ｎ型半導体層１の表面層に深いｐ+ ウ
ェル領域２を持ったｐチャネル領域３が形成され、その
表面層にｎ+ ソース領域４が形成されている。ｎ+ ソー
ス領域４とｎ型半導体層１とに挟まれたｐチャネル領域
３の表面上にゲート酸化膜６を介してゲート電極５が設
けられ、ｎ+ ソース領域４とｐ+ ウェル領域の表面に共
通に接触するソース電極８が設けられている。図９のＧ
−Ｇ線に沿った断面もほぼ図１１（ａ）と同様になるこ
とは容易に察せられる。図９のＦ−Ｆ線に沿った断面で
は、図１１（ｂ）のように二つのｐチャネル領域３が連
結している。すなわち、ｎ型層１の表面層でｐチャネル
領域３が連結し、その上部にゲート酸化膜６を介して細
いゲート電極５が設けられている。このようにして、セ
ル構造のｐチャネル領域３を連結して、セル構造の角で
の耐圧低下を防ぎ、またアバランシェ耐量の低下を防い
でいる。この連結部でのゲート電極５の幅Ｌ８は、２〜
６μｍである。図１１（ａ）の断面図では、二つのセル
構造間の距離は十分大きく、ゲート電極５の下におい
て、広いｎ型層１の露出部があり、ＭＯＳＦＥＴの導通
時にもオン抵抗が低く抑えられる。この部分でのゲート
電極５の幅Ｌ５は、１６〜１９０μｍであり、ゲート電
極５間の距離Ｌ６は、６〜２０μｍ、ｎ+ ソース領域４
の長さＬ７は、１２〜２００μｍである。なお、この例
においても、図９に示したように半導体チップのセル構
造が並べられた部分の最外周部の外周セル構造１９は、
ｐチャネル領域３の外側の辺が半導体チップの辺と平行
であり、セル構造の内側部分にのみｎ+ ソース領域４を
有し、内側の方形セル構造より面積が広くなっている。
そして、外角セル構造２０は、ｐチャネル領域３の外側
の辺が半導体チップの角に向かう円弧状であり、他の外
周セル構造１９より面積が広い。これらは、上記の例と
同様にアバランシェ耐量の向上に寄与している。
４に示した従来のＭＯＳＦＥＴのアバランシェ耐量の温
度特性を示し、線２１で示す本発明の実施例のＭＯＳＦ
ＥＴのアバランシェ耐量は、線２２で示す従来のＭＯＳ
ＦＥＴのアバランシェ耐量に比し、２５℃において約
１．６倍、１２５℃において約４．７倍になっている。
図９及び図１１（ａ）、（ｂ）は、本発明の第二の実施
例のＭＯＳＦＥＴを示す。図９が上部構造を除いた平面
図、図１１（ａ）が図９のＥ−Ｅ線断面図、図１１
（ｂ）が図９のＦ−Ｆ線断面図で、他の図と共通の部分
には同一の符号が付されている。図９のこの実施例で
は、図１に示した第一の実施例の変形例で、長方形のセ
ル構造が、短辺で連結しているだけでなく、連結してい
る部分の側方から別のセル構造が連結しているものであ
る。その別のセル構造にもｐチャネル領域３の内側にｎ
+ ソース領域４、その更に内側にｐ+ ウェル領域２が見
られる。これらたて横に連結したｐチャネル領域３に囲
まれて、方形にｎ型層１の露出表面が見えている。図１
１（ａ）の断面図は、図２（ａ）の断面図とほぼ同じで
ある。すなわち、ｎ型半導体層１の表面層に深いｐ+ ウ
ェル領域２を持ったｐチャネル領域３が形成され、その
表面層にｎ+ ソース領域４が形成されている。ｎ+ ソー
ス領域４とｎ型半導体層１とに挟まれたｐチャネル領域
３の表面上にゲート酸化膜６を介してゲート電極５が設
けられ、ｎ+ ソース領域４とｐ+ ウェル領域の表面に共
通に接触するソース電極８が設けられている。図９のＧ
−Ｇ線に沿った断面もほぼ図１１（ａ）と同様になるこ
とは容易に察せられる。図９のＦ−Ｆ線に沿った断面で
は、図１１（ｂ）のように二つのｐチャネル領域３が連
結している。すなわち、ｎ型層１の表面層でｐチャネル
領域３が連結し、その上部にゲート酸化膜６を介して細
いゲート電極５が設けられている。このようにして、セ
ル構造のｐチャネル領域３を連結して、セル構造の角で
の耐圧低下を防ぎ、またアバランシェ耐量の低下を防い
でいる。この連結部でのゲート電極５の幅Ｌ８は、２〜
６μｍである。図１１（ａ）の断面図では、二つのセル
構造間の距離は十分大きく、ゲート電極５の下におい
て、広いｎ型層１の露出部があり、ＭＯＳＦＥＴの導通
時にもオン抵抗が低く抑えられる。この部分でのゲート
電極５の幅Ｌ５は、１６〜１９０μｍであり、ゲート電
極５間の距離Ｌ６は、６〜２０μｍ、ｎ+ ソース領域４
の長さＬ７は、１２〜２００μｍである。なお、この例
においても、図９に示したように半導体チップのセル構
造が並べられた部分の最外周部の外周セル構造１９は、
ｐチャネル領域３の外側の辺が半導体チップの辺と平行
であり、セル構造の内側部分にのみｎ+ ソース領域４を
有し、内側の方形セル構造より面積が広くなっている。
そして、外角セル構造２０は、ｐチャネル領域３の外側
の辺が半導体チップの角に向かう円弧状であり、他の外
周セル構造１９より面積が広い。これらは、上記の例と
同様にアバランシェ耐量の向上に寄与している。
【００２２】図９の第二の実施例の構造では、図１の第
一の実施例のＭＯＳＦＥＴより、ｐチャネル領域３およ
びｎ+ ソース領域４の面積が広いので、オン抵抗を低減
できる。なお、第二の実施例のＭＯＳＦＥＴもセル構造
を形成するためのマスクを変更するだけで、従来のＭＯ
ＳＦＥＴの製造工程に何ら余分な工程を付加することな
く製造できる。
一の実施例のＭＯＳＦＥＴより、ｐチャネル領域３およ
びｎ+ ソース領域４の面積が広いので、オン抵抗を低減
できる。なお、第二の実施例のＭＯＳＦＥＴもセル構造
を形成するためのマスクを変更するだけで、従来のＭＯ
ＳＦＥＴの製造工程に何ら余分な工程を付加することな
く製造できる。
【００２３】図１０は、本発明の第三の実施例のＭＯＳ
ＦＥＴを示し、図１０が上部構造を除いた平面図で、他
の図と共通の部分には同一の符号が付されている。この
実施例は、図９の第二の実施例の変形例である。セル構
造がたて横に連結されているのは同じであるが、セル構
造内のｎ+ ソース領域４が、角環状に形成されている点
が異なっている。従って、図１０のＨ−Ｈ線における断
面は、図１１（ａ）の断面図とほぼ同じになる。但し、
図１０のＩ−Ｉ線における断面は、図１１（ｂ）の断面
図と違って、図１２のようになる。すなわち、細いゲー
ト電極５の下の二つのｐチャネル領域３の連結部にもｎ
+ ソース領域４がある。この実施例の構造では、図９の
第二の実施例のＭＯＳＦＥＴより、ｎ+ ソース領域４の
面積が広いので、オン抵抗を更に低減できる。
ＦＥＴを示し、図１０が上部構造を除いた平面図で、他
の図と共通の部分には同一の符号が付されている。この
実施例は、図９の第二の実施例の変形例である。セル構
造がたて横に連結されているのは同じであるが、セル構
造内のｎ+ ソース領域４が、角環状に形成されている点
が異なっている。従って、図１０のＨ−Ｈ線における断
面は、図１１（ａ）の断面図とほぼ同じになる。但し、
図１０のＩ−Ｉ線における断面は、図１１（ｂ）の断面
図と違って、図１２のようになる。すなわち、細いゲー
ト電極５の下の二つのｐチャネル領域３の連結部にもｎ
+ ソース領域４がある。この実施例の構造では、図９の
第二の実施例のＭＯＳＦＥＴより、ｎ+ ソース領域４の
面積が広いので、オン抵抗を更に低減できる。
【００２４】図１３は、本発明の第四の実施例のＭＯＳ
ＦＥＴのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、図１のｐチャ
ネル領域３の表面層の一部にｐチャネル領域３より不純
物濃度が高く、拡散深さの浅いｐ浅ベース領域１１が、
例えばホウ素のドーズ量１×１０15〜３×１０15ｃ
ｍ-2、拡散深さ０．５〜１μｍのイオン注入および拡散
熱処理により形成されている。これにより、チャネル抵
抗を低下させることによって、寄生トランジスタの動作
が抑制され、アバランシェ耐量が向上する。
ＦＥＴのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、図１のｐチャ
ネル領域３の表面層の一部にｐチャネル領域３より不純
物濃度が高く、拡散深さの浅いｐ浅ベース領域１１が、
例えばホウ素のドーズ量１×１０15〜３×１０15ｃ
ｍ-2、拡散深さ０．５〜１μｍのイオン注入および拡散
熱処理により形成されている。これにより、チャネル抵
抗を低下させることによって、寄生トランジスタの動作
が抑制され、アバランシェ耐量が向上する。
【００２５】図１４は、本発明の第五の実施例のＭＯＳ
ＦＥＴのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、ｐチャネル領
域３の表面層の一部にｐチャネル領域３より不純物濃度
が高く、拡散深さの浅いｐ浅ベース領域１１が形成され
ている点は、図１２の第四の実施例と同じであるが、ｐ
+ ウェル領域は形成されていない。セル構造の配置を改
良している上、ｐ浅ベース領域１１を形成することによ
り、チャネル抵抗を低下させることによって、寄生トラ
ンジスタの動作が抑制され、アバランシェ耐量が十分向
上するので、ｐ+ ウェル領域２を形成しなくても、実用
に耐えるアバランシェ耐量が得られ、しかも以前に述べ
たオン抵抗が増大する問題を解決できる。特に拡散深さ
の深いｐ+ ウェル領域２の形成が省略できれば、時間的
にもコスト上でもメリットが大きい。
ＦＥＴのセル構造の断面図で、他の図と共通の部分には
同一の符号が付されている。この場合は、ｐチャネル領
域３の表面層の一部にｐチャネル領域３より不純物濃度
が高く、拡散深さの浅いｐ浅ベース領域１１が形成され
ている点は、図１２の第四の実施例と同じであるが、ｐ
+ ウェル領域は形成されていない。セル構造の配置を改
良している上、ｐ浅ベース領域１１を形成することによ
り、チャネル抵抗を低下させることによって、寄生トラ
ンジスタの動作が抑制され、アバランシェ耐量が十分向
上するので、ｐ+ ウェル領域２を形成しなくても、実用
に耐えるアバランシェ耐量が得られ、しかも以前に述べ
たオン抵抗が増大する問題を解決できる。特に拡散深さ
の深いｐ+ ウェル領域２の形成が省略できれば、時間的
にもコスト上でもメリットが大きい。
【００２６】図１５は、本発明の第六の実施例のＭＯＳ
ＦＥＴを示す断面図である。この実施例は第一乃至第五
実施例の変形例であり、図１３に対応する図である。こ
の実施例で第一乃至第五実施例と異なる点は、ｎ型半導
体層（便宜上（ｎ- ）とする）１より低抵抗率のｎ型半
導体領域（ｎ+ ソース領域４より高抵抗率）３１を形成
したことである。このｎ型半導体領域３１のパラメータ
はリン（Ｐ）イオンのドーズ量５×１０12cm-2、拡散深
さ２〜４μｍである。このｎ型半導体領域３１により、
従来技術よりドーピング濃度を上げることができ、この
低抵抗率化しただけその面積を小さくすることによりゲ
ート・ドレイン間容量を小さくし、スイッチング速度を
速くすることもできる。この第六実施例は、前記第一乃
至第五実施例の全てにおいて適用できる。
ＦＥＴを示す断面図である。この実施例は第一乃至第五
実施例の変形例であり、図１３に対応する図である。こ
の実施例で第一乃至第五実施例と異なる点は、ｎ型半導
体層（便宜上（ｎ- ）とする）１より低抵抗率のｎ型半
導体領域（ｎ+ ソース領域４より高抵抗率）３１を形成
したことである。このｎ型半導体領域３１のパラメータ
はリン（Ｐ）イオンのドーズ量５×１０12cm-2、拡散深
さ２〜４μｍである。このｎ型半導体領域３１により、
従来技術よりドーピング濃度を上げることができ、この
低抵抗率化しただけその面積を小さくすることによりゲ
ート・ドレイン間容量を小さくし、スイッチング速度を
速くすることもできる。この第六実施例は、前記第一乃
至第五実施例の全てにおいて適用できる。
【００２７】以上、ＭＯＳＦＥＴの実施例について説明
してきたが、本発明はＭＯＳ構造のゲートをもつ絶縁ゲ
ートバイポーラトランジスタやＭＣＴ（ＭＯＳ制御サイ
リスタ）等のＭＯＳ型半導体装置にも適用でき、同様に
画期的な効果を得られるものである。
してきたが、本発明はＭＯＳ構造のゲートをもつ絶縁ゲ
ートバイポーラトランジスタやＭＣＴ（ＭＯＳ制御サイ
リスタ）等のＭＯＳ型半導体装置にも適用でき、同様に
画期的な効果を得られるものである。
【００２８】
【発明の効果】 以上説明したように、本発明によれ
ば、セル構造が並べられた部分の外周部の外周セル構
造、外角セル構造のｐｎ接合を曲率の小さいものにし、
面積を広くして、アバランシェ耐量を向上させることが
できる。更にチャネル領域内に高不純物濃度の浅ベース
領域を設け、チャネル抵抗を減じて、アバランシェ耐量
を向上させることができる。
ば、セル構造が並べられた部分の外周部の外周セル構
造、外角セル構造のｐｎ接合を曲率の小さいものにし、
面積を広くして、アバランシェ耐量を向上させることが
できる。更にチャネル領域内に高不純物濃度の浅ベース
領域を設け、チャネル抵抗を減じて、アバランシェ耐量
を向上させることができる。
【図１】本発明の第一の実施例のＭＯＳＦＥＴの上部構
造を除いた平面図
造を除いた平面図
【図２】（ａ）は第一の実施例のＭＯＳＦＥＴの図１の
Ａ−Ａ線断面図、（ｂ）は図１のＢ−Ｂ線断面図
Ａ−Ａ線断面図、（ｂ）は図１のＢ−Ｂ線断面図
【図３】図１のＭＯＳＦＥＴの周辺部の断面図
【図４】従来のＭＯＳＦＥＴを示し、（ａ）は上部構造
を除いての平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、
（ｃ）は（ａ）のＤ−Ｄ線断面図
を除いての平面図、（ｂ）は（ａ）のＣ−Ｃ線断面図、
（ｃ）は（ａ）のＤ−Ｄ線断面図
【図５】ＭＯＳＦＥＴのｐウェル領域の拡散深さに対す
るアバランシェ耐量およびオン抵抗の関係線図
るアバランシェ耐量およびオン抵抗の関係線図
【図６】アバランシェ電流を示し、（ａ）は従来のＭＯ
ＳＦＥＴでの平面図、（ｂ）は本発明の実施例のＭＯＳ
ＦＥＴでの平面図
ＳＦＥＴでの平面図、（ｂ）は本発明の実施例のＭＯＳ
ＦＥＴでの平面図
【図７】ＭＯＳＦＥＴの表面付近に生ずる寄生バイポー
ラトランジスタを示す断面図
ラトランジスタを示す断面図
【図８】本発明の実施例のＭＯＳＦＥＴと従来のＭＯＳ
ＦＥＴとのアバランシェ耐量の温度特性線図
ＦＥＴとのアバランシェ耐量の温度特性線図
【図９】本発明の第二の実施例のＭＯＳＦＥＴの上部構
造を除いた平面図
造を除いた平面図
【図１０】本発明の第三の実施例のＭＯＳＦＥＴの上部
構造を除いた平面図
構造を除いた平面図
【図１１】（ａ）は図９の本発明の第二の実施例のＭＯ
ＳＦＥＴのＥ−Ｅ線断面図、（ｂ）はＦ−Ｆ線断面図
ＳＦＥＴのＥ−Ｅ線断面図、（ｂ）はＦ−Ｆ線断面図
【図１２】図１０の第三の実施例のＭＯＳＦＥＴのＩ−
Ｉ線断面図
Ｉ線断面図
【図１３】本発明の第四の実施例のＭＯＳＦＥＴの要部
断面図
断面図
【図１４】本発明の第五の実施例のＭＯＳＦＥＴの要部
断面図
断面図
【図１５】本発明の第六の実施例のＭＯＳＦＥＴの要部
断面図
断面図
１ ｎ型層
２ ｐ+ ウェル領域
３ ｐチャネル領域
４ ｎ+ ソース領域
５ ゲート電極
６ ゲート酸化膜
７ 層間絶縁膜
８ ソース電極
１１ ｐ+ 浅ベース領域
１２ チップ
１３ ドレイン電極
１４ フィールド酸化膜
１５ パッシベーション膜
１６ ｐ周辺領域
１７ 周辺電極
１８ 多結晶シリコンリング
１９ 外周セル構造
２０ 外角セル構造
３１ ｎ型半導体層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小林 孝
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式 会社内
Ｆターム(参考） 5F005 AA01 AA03 AC01 AC02 AE09
AH02 AH03 CA04 GA01
Claims (10)
- 【請求項１】第一導電型半導体層の表面層に形成された
第二導電型チャネル領域と、そのチャネル領域の表面層
に形成された第一導電型ソース領域とを有するセル構造
の複数個を備えたものにおいて、半導体チップのセル構
造を並べた部分の最外周部の辺部に、セル構造のチャネ
ル領域の外側の辺が半導体チップの辺と平行である外周
セル構造を複数備え、外周セル構造が内側のセル構造よ
り面積が広いことを特徴とするＭＯＳ型半導体装置。 - 【請求項２】外周セル構造が、セル構造のチップの中央
に近い部分にのみ第一導電型ソース領域を有することを
特徴とする請求項１に記載のＭＯＳ型半導体装置。 - 【請求項３】半導体チップのセル構造を並べた部分の最
外周部の角部に、チャネル領域の外側の辺が半導体チッ
プの角に向かう円弧状である外角セル構造を設けたこと
を特徴とする請求項１または２に記載のＭＯＳ型半導体
装置。 - 【請求項４】半導体チップのセル構造を並べた部分の最
外周部の角部に、セル構造のチャネル領域の外側の辺が
半導体チップの角に向かう円弧を模した折れ線状である
外角セル構造を設けたことを特徴とする請求項１または
２に記載のＭＯＳ型半導体装置。 - 【請求項５】角部の外角セル構造が、辺部の外周セル構
造より面積が広いことを特徴とする請求項３または４に
記載のＭＯＳ型半導体装置。 - 【請求項６】第一導電型半導体層の表面層に形成された
第二導電型チャネル領域と、そのチャネル領域の表面層
に形成された第一導電型ソース領域とを有するセル構造
の複数個を備えたものにおいて、半導体チップのセル構
造を並べた部分の最外周部に、セル構造のチャネル領域
の外側の辺が半導体チップの辺と平行である外周セル構
造を複数備え、外周セル構造が内側のセル構造より面積
が広いことを特徴とするＭＯＳ型半導体装置。 - 【請求項７】第一導電型半導体層の表面層に形成された
第二導電型チャネル領域と、そのチャネル領域の表面層
に形成された第一導電型ソース領域とを有するセル構造
の複数個を備えたものにおいて、半導体チップのセル構
造を並べた部分の最外周部に、セル構造のチャネル領域
の外側の辺が半導体チップの辺と平行である外周セル構
造を複数備え、全ての外周セル構造が内側のセル構造よ
り面積が広いことを特徴とするＭＯＳ型半導体装置。 - 【請求項８】第二導電型チャネル領域の表面層の一部に
チャネル領域より不純物濃度が高く、拡散深さの浅い第
二導電型の浅ベース領域を有することを特徴とする請求
項１ないし７のいずれかに記載のＭＯＳ型半導体装置。 - 【請求項９】浅ベース領域の下方に第二導電型の領域と
してチャネル領域のみを有することを特徴とする請求項
８に記載のＭＯＳ型半導体装置。 - 【請求項１０】第一導電型半導体層の表面近傍に該第一
導電型半導体層より低抵抗率の第一導電型半導体領域を
備えたことを特徴とする請求項１、６，７のいずれかに
記載のＭＯＳ型半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP2002297621A JP3846395B2 (ja) | 1994-11-21 | 2002-10-10 | Ｍｏｓ型半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28625494 | 1994-11-21 | ||
| JP6-314443 | 1994-12-19 | ||
| JP6-286254 | 1994-12-19 | ||
| JP31444394 | 1994-12-19 | ||
| JP2002297621A JP3846395B2 (ja) | 1994-11-21 | 2002-10-10 | Ｍｏｓ型半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30235295A Division JP3381490B2 (ja) | 1994-11-21 | 1995-11-21 | Ｍｏｓ型半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2003163350A true JP2003163350A (ja) | 2003-06-06 |
| JP3846395B2 JP3846395B2 (ja) | 2006-11-15 |
Family
ID=27337245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002297621A Expired - Lifetime JP3846395B2 (ja) | 1994-11-21 | 2002-10-10 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3846395B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8492866B1 (en) | 2012-01-09 | 2013-07-23 | International Business Machines Corporation | Isolated Zener diode |
-
2002
- 2002-10-10 JP JP2002297621A patent/JP3846395B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8492866B1 (en) | 2012-01-09 | 2013-07-23 | International Business Machines Corporation | Isolated Zener diode |
| US8796108B2 (en) | 2012-01-09 | 2014-08-05 | International Business Machines Corporation | Isolated zener diode, an integrated circuit incorporating multiple instances of the zener diode, a method of forming the zener diode and a design structure for the zener diode |
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| Publication number | Publication date |
|---|---|
| JP3846395B2 (ja) | 2006-11-15 |
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