JP2003150373A5 - - Google Patents

Description

【発明の名称】当否判定装置

Claims (5)

1. 所定のタイミングで当否を判定する当否判定装置であって、
   前記所定のタイミングで乱数取得信号を出力する乱数取得信号出力手段と、
   該出力された乱数取得信号を入力したときに所定のクロック周波数に基づいてカウントアップするカウンタの各ビットの値をラッチするラッチ回路と、
   該ラッチ回路によりラッチした各ビットの順列を該ラッチ回路の縦列とは異なる順列に変更するビット順列変更手段と、
   該順列の変更された各ビットの値からなる乱数が該乱数の上限値以下の範囲内に設定された当たり範囲に属するか否かにより当否を判定する当否判定手段と、
   を備える当否判定装置。
2. 請求項１記載の当否判定装置であって、
   前記カウンタは下位８ビットの第１カウンタと上位８ビットの第２カウンタとから構成され、
   前記ラッチ回路は、前記第１カウンタの各ビットをラッチする第１ラッチ回路と前記第２カウンタの各ビットをラッチする第２ラッチ回路とから構成され、
   前記ビット順列変更手段は、前記第１ラッチ回路のビットの順列を変更する第１ビット順列変更手段と前記第２ラッチ回路のビットの順列を変更する第２ビット順列変更手段とから構成されてなる
   当否判定装置。
3. 前記第１ビット順列変更手段により変更された下位８ビットを下位８ビットとすると共に前記第２ビット順列変更手段により変更された上位８ビットを上位８ビットとして１６ビットの乱数を生成する乱数生成手段を備える請求項２記載の当否判定装置。
4. 前記ビット順列変更手段は、前記ラッチ回路の各ビットに接続された複数のデータ線の少なくとも一つを交差させることによりビットの順列を変更する手段である請求項１ないし３いずれか記載の当否判定装置。
5. 請求項１ないし４いずれか記載の当否判定装置を備える遊技機。