JP4263985B2 - デコード回路及びデコード方法 - Google Patents
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Description
本発明の実施の形態1は、4ビットの入力信号の入力に対して16ビットの出力信号が出力される、抵抗ストリング型DAC用デコード回路及びデコード方法を説明する。
本発明の実施の形態2は、4ビットの入力信号の入力に対して16ビットの出力信号が得られる、抵抗マトリックス型DAC用デコード回路及びデコード方法を説明する。
2 第1のサブ出力信号生成回路
2S 第1のサブ出力信号群
3 第2のサブ出力信号生成回路
3S 第2のサブ出力信号群
4 出力信号生成回路
5 入力信号
6 出力信号
7 第3のサブ出力信号生成回路
7S 第3のサブ出力信号群
Claims (6)
- 複数ビットの入力信号の一部のビット情報に基づき、繰り返しの基本単位となる第1のビット配列を有する第1のサブ出力信号を出力する第1のサブ出力信号生成回路と、
前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第2のビット配列を有する第2のサブ出力信号を出力する第2のサブ出力信号生成回路と、
前記複数ビットの入力信号のうち前記一部のビットを除く、一部のビット情報に基づき、前記第1のサブ出力信号と第2のサブ出力信号との組み合わせ順序を決定し、出力信号を生成する出力信号生成回路と
を備えたことを特徴とするデコード回路。 - 前記入力信号の昇順若しくは降順に対応して前記出力信号は一定の第1の周期で変化し、前記第1の周期よりも短い一定の第2の周期において、前記第1のサブ出力信号の第1のビット配列は、前記入力信号の昇順又は降順に対応して、変化することを特徴とする請求項1記載のデコード回路。
- 前記第1のサブ出力信号は情報「0」と情報「1」とを混在させたビット配列であり、前記第2のサブ出力信号はすべて情報「0」のビット配列であることを特徴とする請求項1又は請求項2記載のデコード回路。
- 前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第3のビット配列を有する第3のサブ出力信号を出力する第3のサブ出力信号生成回路を更に備え、
前記出力信号生成回路は、前記複数ビットの入力信号のうち前記一部のビットを除く、一部のビット情報に基づき、前記第1のサブ出力信号と第2のサブ出力信号と第3のサブ出力信号との組み合わせ順序を決定し、出力信号を生成することを特徴とする請求項1記載のデコード回路。 - 前記第1のサブ出力信号は情報「0」と情報「1」とを混在させたビット配列であり、前記第2のサブ出力信号はすべて情報「0」のビット配列であり、前記第3のサブ出力信号はすべて情報「1」のビット配列であることを特徴とする請求項4記載のデコード回路。
- 複数ビットの入力信号の一部のビット情報に基づき、繰り返しの基本単位となる第1のビット配列を有する第1のサブ出力信号を生成する段階と、
前記入力信号のビット情報に関係なく、繰り返しの基本単位となる第2のビット配列を有する第2のサブ出力信号を生成する段階と、
前記複数ビットの入力信号のうち前記一部のビットを除く、一部のビット情報に基づき、前記第1のサブ出力信号と第2のサブ出力信号との組み合わせ順序を決定し、出力信号を生成する段階と
を備えたことを特徴とするデコード方法。
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