JP2004070966A

JP2004070966A - 乱数発生装置

Info

Publication number: JP2004070966A
Application number: JP2003293894A
Authority: JP
Inventors: Gen Okamura; 岡村　鉉
Original assignee: Sanyo Bussan Co Ltd
Current assignee: Sanyo Bussan Co Ltd
Priority date: 2003-08-15
Filing date: 2003-08-15
Publication date: 2004-03-04

Abstract

【課題】　簡易な構成でランダム性の高い乱数を発生させる。
【解決手段】　８ビットのカウンタ２４とラッチ回路２６とにより構成されるラッチカウンタＩＣ２２の出力端子Ｑ０〜Ｑ７をビット順列変更バス２８によりその順列を変更してＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に接続する。ラッチ回路２６によるラッチのタイミングによっては、ラッチされる値は所定の範囲内になると予測可能となるが、ビット順列変更バス２８によりビットの順列が変更されてＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に入力されるから、ＣＰＵ４０に入力される８ビットの値はラッチのタイミングによっても予測することができない。この結果、ランダム性の高い乱数を発生させることができる。
【選択図】　　　　図１

Description

　本発明は、乱数発生装置に関し、詳しくは、所定のクロック周波数に基づいてカウントアップするカウンタを用いて乱数を発生させる乱数発生装置に関する。

　従来、この種の乱数発生装置としては、高速にカウントアップするカウンタとラッチ回路とから構成されるものが提案されている。この乱数発生装置では、周波数の高いクロックの入力に基づいてカウンタをカウントアップし、乱数を取得したいタイミングでカウンタの値をラッチ回路でラッチし、このラッチした値を乱数として用いる。

　しかしながら、こうした乱数発生装置では、カウントアップするカウンタの値そのものを用いるから、乱数の取得のタイミングによっては、ある程度の規則性のある値を乱数として発生する場合がある。これでは、乱数の本来持つランダム性を担保することができない。

　本発明の乱数発生装置は、ランダム性の高い乱数を発生することを目的の一つとする。また、本発明の乱数発生装置は、簡易な構成でランダム性の高い乱数を得ることを目的の一つとする。

　本発明の乱数発生装置は、上述の目的の少なくとも一部を達成するために以下の手段を採った。

　手段１．本発明の乱数発生装置は、
　所定のクロック周波数に基づいてカウントアップするカウンタを用いて乱数を発生させる乱数発生装置であって、
　所定のラッチ信号を入力したときに前記カウンタの各ビットの値をラッチするラッチ回路と、
　該ラッチ回路によりラッチした各ビットの順列を該ラッチ回路の順列とは異なる順列に変更するビット順列変更手段と、
　を備えることを要旨とする。

　この本発明の乱数発生装置では、所定のラッチ信号を入力したときにカウントアップするカウンタの各ビットの値をラッチ回路でラッチし、ビットの順列を変更する。このため、出力される数値は、カウントアップされる数値ではなく、カウンタの上限値までの範囲内のランダムな数値となる。したがって、簡易な構成でカウンタの上限値までの範囲内でランダムな数値を発生させることができる。

　手段２．手段１記載の乱数発生装置であって、前記カウンタと前記ラッチ回路とをワンチップとして構成してなる乱数発生装置。こうすれば、カウンタとラッチ回路とをワンチップとして構成した既成のカウンタを用いることができる。

　手段３．手段１記載の乱数発生装置であって、前記カウンタは所定ビットの複数のカウンタにより構成されてなり、前記ラッチ回路は前記複数のカウンタの各ビットをラッチする複数のラッチ回路により構成されてなり、前記ビット順列変更手段は前記複数のラッチ回路の各々のビットの順列を変更する複数のビット順列変更手段により構成されてなる乱数発生装置。こうすれば、所定ビットの複数倍のビット数による乱数を発生させることができる。しかも、所定ビット毎にデータを入力して乱数を発生させることができるから、所定ビットのＣＰＵを用いることができる。

　手段４．手段３記載の乱数発生装置であって、前記複数のカウンタと前記複数のラッチ回路は、対応するカウンタとラッチ回路毎にワンチップとして構成されてなる乱数発生装置。こうすれば、ワンチップとして構成された所定ビットのカウンタとラッチ回路とからなるチップを複数用いるだけで構成することができる。

　手段５．手段１記載の乱数発生装置であって、前記カウンタは下位８ビットの第１カウンタと上位８ビットの第２カウンタとから構成され、前記ラッチ回路は前記第１カウンタの各ビットをラッチする第１ラッチ回路と前記第２カウンタの各ビットをラッチする第２ラッチ回路とから構成され、前記ビット順列変更手段は、前記第１ラッチ回路のビットの順列を変更する第１ビット順列変更手段と前記第２ラッチ回路のビットの順列を変更する第２ビット順列変更手段とから構成されてなる乱数発生装置。こうすれば、８ビットのカウンタを２個用いて１６ビットの乱数を発生させることができる。しかも、８ビットのＣＰＵを用いて１６ビットの乱数を扱うことができる。

　手段６．手段５記載の乱数発生装置であって、前記第１カウンタと前記第１ラッチ回路とがワンチップとして構成され、前記第２カウンタと前記第２ラッチ回路とがワンチップとして構成されてなる乱数発生装置。こうすれば、２個のワンチップを用いるだけで１６ビットの乱数を発生させることができる。

　手段７．手段５または６記載の乱数発生装置であって、前記第１ビット順列変更手段により変更された下位８ビットを下位８ビットとすると共に前記第２ビット順列変更手段により変更された上位８ビットを上位８ビットとして１６ビットの乱数を生成する乱数生成手段を備える乱数発生装置。こうすれば、ランダム性の高い１６ビットの乱数を容易に発生させることができる。

　手段８．手段５または６記載の乱数発生装置であって、前記第１ビット順列変更手段により変更された下位８ビットを上位８ビットとすると共に前記第２ビット順列変更手段により変更された上位８ビットを下位８ビットとして１６ビットの乱数を生成する乱数生成手段を備える乱数発生装置。こうすれば、ランダム性の高い１６ビットの乱数を容易に発生させることができる。

　手段９．手段１ないし８いずれか記載の乱数発生装置であって、前記ビット順列変更手段は、前記ラッチ回路の各ビットに接続された複数のデータ線の少なくとも一つを交差させることによりビットの順列を変更する手段である乱数発生装置。こうすれば、データ線を交差するだけでビットの順列を変更することができる。

　手段１０．本発明の当否判定装置は、
　所定のタイミングで当否を判定する当否判定装置であって、
　前記所定のタイミングで乱数取得信号を出力する乱数取得信号出力手段と、
　該出力された乱数取得信号を前記所定のラッチ信号として入力する手段１ないし９いずれか記載の乱数発生装置と、
　該乱数発生装置から出力された乱数が該乱数発生装置における乱数の上限値以下の範囲内に設定された当たり範囲に属するか否かにより当否を判定する当否判定手段と、
　を備えることを要旨とする。

　この本発明の当否判定装置では、所定のタイミングで取得したカウンタの上限値までの範囲内でランダムな数値を発生する本発明の乱数発生装置からの乱数が当たり範囲に属するか否かにより当否判定するから、所定のタイミングで単にカウントアップするカウンタの数が当たり範囲に属するか否かにより当否判定するものに比して、当否判定の予測性を不規則なものとすることができる。

　手段１１．手段１０記載の当否判定装置であって、前記当たり範囲は当たりの種類毎に複数設定されてなる当否判定装置。こうすれば、複数の当たりを当否判定することができる。

　手段１２．本発明の遊技機は、手段１０または１１記載の当否判定装置を備えること、即ち、基本的には、所定のタイミングで当否を判定する当否判定装置であって、前記所定のタイミングで乱数取得信号を出力する乱数取得信号出力手段と、該出力された乱数取得信号を前記所定のラッチ信号として入力する手段１ないし７いずれか記載の乱数発生装置と、該乱数発生装置から出力された乱数が該乱数発生装置における乱数の上限値以下の範囲内に設定された当たり範囲に属するか否かにより当否を判定する当否判定手段と、を備える当否判定装置を備えることを要旨とする。

　この本発明の遊技機では、当否判定の予測性が不規則なものとなるから、遊技者にワクワク感を与え、興趣の向上を図ることができる。

　手段１３．手段１２記載の遊技機であって、前記遊技機はスロットマシンである遊技機。こうした本発明の遊技機としてのスロットマシンの基本構成としては、「遊技状態に応じてその遊技状態を識別させるための複数の識別要素からなる識別要素列を変動表示した後に識別要素を確定表示する表示手段を備え、始動用操作手段（例えば操作レバー）の操作に起因して識別要素の変動が開始され、停止用操作手段（例えばストップボタン）の操作に起因してあるいは所定時間経過することにより識別要素の変動が停止され、その停止時の確定識別要素が特定識別要素であることを必要条件として遊技者に有利な特別遊技状態を発生させる特別遊技状態発生手段とを備える遊技機」を挙げることができる。この場合、遊技媒体はコイン、メダル等が代表例として挙げられる。こうしたスロットマシンにおいて、少なくとも多数個の遊技媒体、例えばコイン、メダル等を取得できる遊技者に有利な状態である特別遊技状態（大当り状態）と遊技媒体を消費する遊技者に不利な状態である通常遊技状態とが存在するものとすることもできる。

　手段１４．手段１２記載の遊技機であって、前記遊技機はパチンコ機である遊技機。パチンコ機の基本構成としては、操作ハンドルを備えておりそのハンドル操作に応じて遊技球を所定の遊技領域に発射させ、遊技球が遊技領域内の所定の位置に配置された作動口に入賞することを必要条件として表示手段における識別要素の変動表示が開始すること、また、特別遊技状態発生中には遊技領域内の所定の位置に配置された入賞口が所定の態様で開放されて遊技球を入賞可能として、その入賞個数に応じた有価価値（景品球のみならず、磁気カードへの書き込む等も含む）が付与されること等が挙げられる。なお、こうしたパチンコ機には、少なくとも多数個の遊技球を取得できる遊技者に有利な状態である特別遊技状態（大当り状態）と、遊技球を消費する遊技者に不利な状態である通常遊技状態とが存在するものとすることもできる。

　手段１５．手段１２記載の遊技機であって、前記遊技機はパチンコ機とスロットマシンとを融合させてなる遊技機。このパチンコ機とスロットマシンとを融合させた遊技機の基本構成としては、「遊技状態に応じてその遊技状態を識別させるための複数の識別要素からなる識別要素列を変動表示した後に識別要素を確定表示する表示手段を備え、始動用操作手投（例えば操作レバー）の操作に起因して識別要素の変動が開始され、停止用操作手段（例えばストップボタン）の操作に起因してあるいは所定時間経過することにより識別要素の変動が停止され、その停止時の確定識別要素が特定識別要素であることを必要条件として遊技者に有利な特別遊技状態を発生させる特別遊技状態発生手段とを備え、遊技媒体として遊技球を使用すると共に識別要素の変動開始に際しては所定数の遊技球を必要とし、特別遊技状態の発生に際しては多くの遊技球が払い出されるよう構成されてなる遊技機」を挙げることができる。こうした遊技機には、少なくとも多数個の遊技球を取得できる遊技者に有利な状態である特別遊技状態（大当り状態）と、遊技球を消費する遊技者に不利な状態である通常遊技状態の２種類の遊技状態とが存在するものとすることもできる。

　手段１３ないし１５に記載したように、本発明の遊技機としては、パチンコ機やスロットマシン，パチンコ機とスロットマシンとを融合させてなる遊技機などを挙げることができるが、この他、種々の遊技機に適用することもできる。

　次に、本発明の実施の形態を実施例を用いて説明する。

図１は、ＣＰＵ４０に接続された本発明の一実施例である乱数発生装置２０の構成の概略を示す構成図である。実施例の乱数発生装置２０は、図示するように、８ビットのカウンタ２４と、このカウンタ２４の各ビットの値を拉致するラッチ回路２６と、ラッチ回路２６のビットの順列を変更してＣＰＵ４０に入力するビット順列変更バス２８とを備える。

　カウンタ２４は、高い周波数のクロックの入力に基づいてカウントアップする８ビットの高速カウンタとして構成されており、その出力端子Ｄ０〜Ｄ７は交差しない信号ラインによりラッチ回路２６の入力端子Ｉ０〜Ｉ７に接続されている。ラッチ回路２６は、入力端子ＲＣＫへ入力される信号がハイレベルからローレベルに変化する際の立ち下がりのタイミングで入力端子Ｉ０〜Ｉ７に入力されているデータをラッチして出力端子Ｑ０〜Ｑ７から出力する。なお、実施例では、カウンタ２４とラッチ回路２６は、ワンチップのラッチカウンタＩＣ２２として構成されている。こうしたラッチカウンタＩＣ２２としては、例えば、東芝製のＴＣ７４ＨＣ５９０ＡＰなどを用いることができる。

　ビット順列変更バス２８は、ラッチ回路２６の出力端子Ｑ０〜Ｑ７をビットの順列を変更してＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に接続するバスとして構成されており、図１の例では、Ｑ０〜Ｑ７がＤ３，Ｄ６，Ｄ１，Ｄ４，Ｄ７，Ｄ２，Ｄ５，Ｄ０の順に接続されている。

　こうして構成された実施例の乱数発生装置２０では、次のように乱数を発生する。ラッチ回路２６の出力端子Ｑ０〜Ｑ７からの出力に対するＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７への入力を図２に示す。

　図示するように、カウントアップされてラッチされるラッチ回路２６の出力端子Ｑ０〜Ｑ７からの出力に対してＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７への入力は、その規則性が大きく失われている。したがって、ビット順列変更バス２８を用いずにラッチ回路２６の出力端子Ｑ０〜Ｑ７をそのままＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に入力するものに比して、ランダム性の高い乱数を発生させることができる。

　以上説明した実施例の乱数発生装置２０によれば、カウントアップされるカウンタ２４を用いてランダム性の高い乱数を発生させることができる。しかも、容易に入手可能なラッチカウンタＩＣ２２をビット順列変更バス２８によってＣＰＵ４０に接続するだけでランダム性の高い乱数を発生させることができる。

　実施例の乱数発生装置２０では、ビット順列変更バス２８によりラッチ回路２６の出力端子Ｑ０〜Ｑ７をＤ３，Ｄ６，Ｄ１，Ｄ４，Ｄ７，Ｄ２，Ｄ５，Ｄ０の順に接続したが、ラッチ回路２６の出力端子Ｑ０〜Ｑ７の順列を変更してＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に接続するものであれば、如何なる順列となるよう接続してもよい。

　実施例の乱数発生装置２０では、８ビットのラッチカウンタＩＣ２２を用いて８ビットの乱数を発生させるものとしたが、１６ビットのラッチカウンタＩＣを用いて１６ビットの乱数を発生させるものとしたり、３２ビットのラッチカウンタＩＣを用いて３２ビットの乱数を発生させるなど、種々のビット数のラッチカウンタＩＣを用いて種々のビット数の乱数を発生させるものとしてもよい。

　実施例の乱数発生装置２０では、カウンタ２４とラッチ回路２６とをワンチップとしたラッチカウンタＩＣ２２を用いるものとしたが、カウンタ２４とラッチ回路２６とが異なるチップのものを用いるものとしてもよい。

　実施例の乱数発生装置２０では、ラッチ回路２６の入力端子ＲＣＫをＣＰＵ４０の出力端子ＲＱに接続し、ＣＰＵ４０からの信号に基づいてラッチ回路２６の入力端子Ｉ０〜Ｉ７に入力されているデータをラッチするものとしたが、ラッチ回路２６の入力端子ＲＣＫをＣＰＵ４０とは異なる他の回路に接続し、他の回路からの信号に基づいてラッチ回路２６の入力端子Ｉ０〜Ｉ７に入力されているデータをラッチするものとしてもよい。

　実施例の乱数発生装置２０では、ラッチ回路２６の出力端子Ｑ０〜Ｑ７とＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７とをそのビットの順列を変更するビット順列変更バス２８により接続したが、ラッチ回路２６の出力端子Ｑ０〜Ｑ７とＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７とをそのビットの順列を変更しない通常のバスで接続し、ＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に入力したデータのビットの順列をソフト的に変更するものとしても差し支えない。

　次に本発明の第２の実施例の乱数発生装置２０Ｂについて説明する。図３は、ラッチカウンタＩＣ２２を２個用いて１６ビットの乱数を発生させる第２実施例の遊技機用の乱数発生装置２０Ｂの構成の概略を示す構成図である。第２実施例の遊技機用の乱数発生装置２０Ｂは、図示するように、前述したラッチカウンタＩＣ２２と同一の２つのラッチカウンタＩＣ２２Ｌ，２２Ｈと、ラッチカウンタＩＣ２２Ｌの出力端子ＱＬ０〜ＱＬ７とＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７とを上述のビット順列変更バス２８と同様に接続すると共にラッチカウンタＩＣ２２Ｈの出力端子ＱＨ０〜ＱＨ７とＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７とをビット順列変更バス２８と同様に接続するビット順列変更バス２８Ｂとにより構成されている。

　ラッチカウンタＩＣ２２Ｌにおけるカウンタ２４がキャリーオーバーしたときにパルス信号を出力するラッチカウンタＩＣ２２Ｌの出力端子ＲＣＯは、ラッチカウンタＩＣ２２Ｈの入力端子ＣＣＫＥＮに接続されており、ラッチカウンタＩＣ２２Ｈのカウンタ２４は入力端子ＣＣＫＥＮにパルス信号が入力される毎にカウントアップするように構成されている。したがって、ラッチカウンタＩＣ２２ＬとラッチカウンタＩＣ２２Ｈは、全体として１６ビットのラッチ回路付きの高速カウンタとして機能する。ラッチカウンタＩＣ２２ＬとラッチカウンタＩＣ２２Ｈは、それぞれ入力端子ＲＣＫＬ，ＲＣＫＨにパルス信号が入力されたときの立ち下がりのタイミングでカウンタの値をラッチし、入力端子ＧＬ，ＧＨにリード信号が入力されたときに出力端子ＱＬ０〜ＱＬ７および出力端子ＱＨ０〜ＱＨ７からラッチした信号を出力するよう構成されている。そして、ラッチカウンタＩＣ２２ＬとラッチカウンタＩＣ２２Ｈの入力端子ＲＣＫＬ，ＲＣＫＨはＣＰＵ４０Ｂの出力端子ＲＱに接続されており、ラッチカウンタＩＣ２２ＬとラッチカウンタＩＣ２２Ｈの入力端子ＧＬ，ＧＨはＣＰＵ４０Ｂの出力端子ＲＤ１，ＲＤ２に接続されている。したがって、ＣＰＵ４０Ｂは、乱数を発生させるべきタイミングで出力端子ＲＱからパルス信号を出力することにより、ラッチカウンタＩＣ２２ＬおよびラッチカウンタＩＣ２２Ｈにおける各カウンタ２４の値をラッチし、出力端子ＲＤ１，ＲＤ２から異なるタイミングでリード信号を出力することにより、ラッチカウンタＩＣ２２Ｌから下位８ビット、ラッチカウンタＩＣ２２Ｈから上位８ビットを入力し、合計１６ビットのランダム性の高い乱数を得る。

　次に、こうした第２実施例の遊技機用の乱数発生装置２０Ｂを用いて行なわれる遊技機における当否判定について説明する。図４は、ＣＰＵ４０Ｂで実行される当否判定処理ルーチンの一例を示すフローチャートである。なお、実施例では、この当否判定処理ルーチンはＣＰＵ４０Ｂに接続された図示しないＲＯＭに遊技処理ルーチンの一部として記憶されており、当否判定は、遊技機の遊技の開始時に行なわれるものとした。当否判定処理ルーチンでは、まず、遊技者によって操作される遊技のスタートスイッチからのスタート信号を入力し（ステップＳ１００）、出力端子ＲＱから乱数取得信号としてのパルス信号を出力する（ステップＳ１０２）。そして、出力端子ＲＤ１からリード信号を出力してラッチカウンタＩＣ２２Ｌの出力端子ＱＬ０〜ＱＬ７から出力される下位８ビットをデータ入力端子Ｄ０〜Ｄ７から入力し（ステップＳ１０４）、出力端子ＲＤ２からリード信号を出力してラッチカウンタＩＣ２２Ｈの出力端子ＱＨ０〜ＱＨ７から出力される上位８ビットをデータ入力端子Ｄ０〜Ｄ７から入力する（ステップＳ１０６）。そして、入力した下位８ビットと上位８ビットにより構成される１６ビットの乱数と当否判定マップとに基づいて当否判定を行ない（ステップＳ１０８）、本ルーチンを終了する。図５に当否判定マップの一例を示す。例示した当否判定マップでは、取得した１６ビットの乱数が００００ＨからＸＸＸＸＨ未満の範囲に属するときには「ハズレ」、ＸＸＸＸＨからＹＹＹＹＨ未満に属するときには「小役当たり」、ＹＹＹＹＨからＺＺＺＺＨ未満の領域に属するときには「レギュラーボーナス」、ＺＺＺＺＨからＦＦＦＦＨに属するときには「ビッグボーナス」と判定される。このとき、１６ビットの乱数は、ビット順列変更バス２８Ｂによりビット順列を変更してＣＰＵ４０Ｂのデータ入力端子Ｄ０〜Ｄ７に入力された下位８ビットと上位８ビットとから構成されるから、ランダム性の高いものとなる。この結果、乱数が当たりの範囲に属するか否かの判定により当否判定を行なっても、当否判定のランダム性を高くすることができる。なお、実施例のＣＰＵ４０Ｂや乱数発生装置２０Ｂを備える遊技機では、こうした当否判定に基づいて遊技に用いる媒体、例えばコインやメダル，遊技球などを払い出す。

　以上説明した第２実施例の遊技機用の乱数発生装置２０Ｂによれば、８ビットのラッチカウンタＩＣ２２Ｌ，２２Ｈを用いて１６ビットのランダム性の高い乱数を発生させることができる。また、こうした実施例の乱数発生装置２０Ｂを用いた遊技機では、ランダム性の高い乱数を用いて当否判定するから、当否判定のランダム性を高くすることができる。

　第２実施例の遊技機用の乱数発生装置２０Ｂでは、下位８ビットのラッチカウンタＩＣ２２Ｌと上位８ビットのラッチカウンタＩＣ２２Ｈとを用いて１６ビットの乱数を発生させるものとしたが、３個以上のラッチカウンタＩＣ２２を用いて２４ビットや３２ビットなどの乱数を発生させるものとしてもよい。

　第２実施例の遊技機用の乱数発生装置２０Ｂでは、全体として１６ビットの高速カウンタとして機能するラッチカウンタＩＣ２２ＬとラッチカウンタＩＣ２２Ｈの下位８ビットの順列を変更して下位８ビットとすると共に上位８ビットの順列を変更して上位８ビットとして１６ビットの乱数を発生させるものとしたが、全体として１６ビットの高速カウンタの下位８ビットの順列を変更して上位８ビットとすると共に上位８ビットの順列を変更して下位８ビットとして１６ビットの乱数を発生させるものとしてもよい。

　第２実施例の乱数発生装置２０Ｂでも、ラッチカウンタＩＣ２２Ｌ，２２Ｈの入力端子ＲＣＫＬ，ＲＣＫＨをＣＰＵ４０Ｂの出力端子ＲＱに接続し、ＣＰＵ４０からの信号に基づいてカウンタの値をラッチするものとしたが、ラッチカウンタＩＣ２２Ｌ，２２Ｈの入力端子ＲＣＫＬ，ＲＣＫＨをＣＰＵ４０Ｂとは異なる他の回路に接続し、他の回路からの信号に基づいてカウンタの値をラッチするものとしてもよい。

　第２実施例の乱数発生装置２０Ｂでも、ラッチカウンタＩＣ２２Ｌ，２２Ｈの出力端子ＱＬ０〜ＱＬ７，ＱＨ０〜ＱＨ７とＣＰＵ４０Ｂのデータ入力端子Ｄ０〜Ｄ７とをそのビットの順列を変更するビット順列変更バス２８Ｂにより接続したが、ラッチカウンタＩＣ２２Ｌ，２２Ｈの出力端子ＱＬ０〜ＱＬ７，ＱＨ０〜ＱＨ７とＣＰＵ４０Ｂのデータ入力端子Ｄ０〜Ｄ７とをそのビットの順列を変更しない通常のバスで接続し、ＣＰＵ４０Ｂのデータ入力端子Ｄ０〜Ｄ７に入力したデータのビットの順列をソフト的に変更するものとしても差し支えない。

　第２実施例の遊技機用の乱数発生装置２０Ｂを用いる遊技機では、乱数発生装置２０Ｂに基づいて得られる乱数が３種の当たりの範囲に属するか否かの判定により３種の当否判定を行なったが、当たりの種類は３種に限れるものではなく、如何なる種類数としてもよい。また、第２実施例の遊技機用の乱数発生装置２０Ｂを用いる遊技機では、乱数発生装置２０Ｂにより得られる乱数が連続する当たり範囲に属するか否かにより当否判定を行なうものとしたが、不連続な当たり範囲を用いて当否判定を行なうものとしてもよい。

　第２実施例の遊技機用の乱数発生装置２０Ｂを備える遊技機としては、例えばスロットマシンを挙げることができる。こうした遊技機としてのスロットマシンの基本構成としては、「遊技状態に応じてその遊技状態を識別させるための複数の識別要素からなる識別要素列を変動表示した後に識別要素を確定表示する表示手段を備え、始動用操作手段（例えば操作レバー）の操作に起因して識別要素の変動が開始され、停止用操作手段（例えばストップボタン）の操作に起因してあるいは所定時間経過することにより識別要素の変動が停止され、その停止時の確定識別要素が特定識別要素であることを必要条件として遊技者に有利な特別遊技状態を発生させる特別遊技状態発生手段とを備える遊技機」を挙げることができる。この場合、遊技媒体はコイン、メダル等が代表例として挙げられる。こうしたスロットマシンにおいて、少なくとも多数個の遊技媒体、例えばコイン、メダル等を取得できる遊技者に有利な状態である特別遊技状態（大当り状態）と遊技媒体を消費する遊技者に不利な状態である通常遊技状態とが存在するものとすることもできる。

　また、第２実施例の遊技機用の乱数発生装置２０Ｂを備える遊技機として、パチンコ機とすることもできる。パチンコ機の基本構成としては、操作ハンドルを備えておりそのハンドル操作に応じて遊技球を所定の遊技領域に発射させ、遊技球が遊技領域内の所定の位置に配置された作動口に入賞することを必要条件として表示手段における識別要素の変動表示が開始すること、また、特別遊技状態発生中には遊技領域内の所定の位置に配置された入賞口が所定の態様で開放されて遊技球を入賞可能として、その入賞個数に応じた有価価値（景品球のみならず、磁気カードへの書き込む等も含む）が付与されること等が挙げられる。なお、こうしたパチンコ機には、少なくとも多数個の遊技球を取得できる遊技者に有利な状態である特別遊技状態（大当り状態）と、遊技球を消費する遊技者に不利な状態である通常遊技状態とが存在するものとすることもできる。

　さらに、第２実施例の遊技機用の乱数発生装置２０Ｂを備える遊技機として、パチンコ機とスロットマシンとを融合させてなるものとすることもできる。このパチンコ機とスロットマシンとを融合させた遊技機の基本構成としては、「遊技状態に応じてその遊技状態を識別させるための複数の識別要素からなる識別要素列を変動表示した後に識別要素を確定表示する表示手段を備え、始動用操作手投（例えば操作レバー）の操作に起因して識別要素の変動が開始され、停止用操作手段（例えばストップボタン）の操作に起因してあるいは所定時間経過することにより識別要素の変動が停止され、その停止時の確定識別要素が特定識別要素であることを必要条件として遊技者に有利な特別遊技状態を発生させる特別遊技状態発生手段とを備え、遊技媒体として遊技球を使用すると共に識別要素の変動開始に際しては所定数の遊技球を必要とし、特別遊技状態の発生に際しては多くの遊技球が払い出されるよう構成されてなる遊技機」を挙げることができる。こうした遊技機には、少なくとも多数個の遊技球を取得できる遊技者に有利な状態である特別遊技状態（大当り状態）と、遊技球を消費する遊技者に不利な状態である通常遊技状態の２種類の遊技状態とが存在するものとすることもできる。

　このように第２実施例の遊技機用の乱数発生装置２０Ｂを備える遊技機としては、パチンコ機やスロットマシン，パチンコ機とスロットマシンとを融合させてなる遊技機など種々の遊技機を挙げることができるが、この他の遊技機にも適用することもできる。

　以上、本発明の実施の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。

ＣＰＵ４０に接続された本発明の一実施例である乱数発生装置２０の構成の概略を示す構成図である。ラッチ回路２６の出力端子Ｑ０〜Ｑ７からの出力に対するＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７への入力の一例を示す説明図である。ラッチカウンタＩＣ２２を２個用いて１６ビットの乱数を発生させる遊技機用の乱数発生装置２０Ｂの構成の概略を示す構成図である。ＣＰＵ４０Ｂで実行される当否判定処理ルーチンの一例を示すフローチャートである。当否判定マップの一例を示す説明図である。

符号の説明

　２０，２０Ｂ　乱数発生装置、２２，２２Ｌ，２２Ｈ　ラッチカウンタＩＣ、２４　カウンタ、２６　ラッチ回路、２８，２８Ｂ　ビット順列変更バス、４０，４０Ｂ　ＣＰＵ。

Claims

　所定のクロック周波数に基づいてカウントアップするカウンタを用いて乱数を発生させる乱数発生装置であって、
　所定のラッチ信号を入力したときに前記カウンタの各ビットの値をラッチするラッチ回路と、
　該ラッチ回路によりラッチした各ビットの順列を該ラッチ回路の順列とは異なる順列に変更するビット順列変更手段と、
　を備える乱数発生装置。
　請求項１記載の乱数発生装置であって、
　前記カウンタは下位８ビットの第１カウンタと上位８ビットの第２カウンタとから構成され、
　前記ラッチ回路は前記第１カウンタの各ビットをラッチする第１ラッチ回路と前記第２カウンタの各ビットをラッチする第２ラッチ回路とから構成され、
　前記ビット順列変更手段は、前記第１ラッチ回路のビットの順列を変更する第１ビット順列変更手段と前記第２ラッチ回路のビットの順列を変更する第２ビット順列変更手段とから構成されてなる
　乱数発生装置。
　前記第１ビット順列変更手段により変更された下位８ビットを下位８ビットとすると共に前記第２ビット順列変更手段により変更された上位８ビットを上位８ビットとして１６ビットの乱数を生成する乱数生成手段を備える請求項２記載の乱数発生装置。