JP4482316B2 - 遊技機制御用マイクロコンピュータ - Google Patents
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- 238000012545 processing Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 238000012795 verification Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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Description
本発明は、パチンコやパチスロ等に代表される遊技機の制御に使用されるマイクロコンピュータで、特に大当たりの抽選等に使用される乱数回路を内蔵した遊技機制御用マイクロコンピュータに関するものである。
パチンコ遊技機は、複数種類の図柄を変動表示可能な表示装置を備えており、遊技領域に打ち込まれた打球が特定入賞口である図柄作動ゲートを通過することにより、変動表示を開始するように構成されている。また、パチスロと呼ばれる回胴式遊技機は、複数種類の図柄を変動表示可能な表示装置を備えており、スタートレバーを押下することで、変動表示を開始するように構成されている。パチンコ、パチスロ共に、この変動表示が予め定められた図柄の組み合わせと一致して停止すると、大当たりとなって、遊技者に所定の遊技価値が付与され、大量の遊技球やメダルが払出可能な状態となる。
遊技機は、大当たりの抽選に乱数を使用しており、乱数値を取得するタイミングに関しては、図６に示すように所定時間（例えば２ｍｓ）毎または常時、乱数取込信号の有無、すなわちパチンコの特定入賞口のセンサやパチスロのスタートレバーのスイッチからの入力信号があったかどうかを確認し、信号があれば乱数値を取り込むようなソフトウェア処理をともなう乱数値の取得方法が存在していた。
また、図７に示すようにカウンタ値格納回路に対しセンサやスイッチからの信号の入力があったとき、クロック信号等をカウントするカウンタ回路からカウンタ値を読み出し、この値をハードウェア乱数と呼ばれる乱数値として取得する方法も存在していた。
特開２００３−２６３３０９号公報
特開２００１−１２０７５３号公報
しかしながら、従来、乱数値を取り込むタイミングはソフトウェア処理をともなう一定周期の監視サイクルに依存していた。特に乱数取得の処理は優先度が高いため、メイン処理で行うと、ソフトウェア開発の際に、ソフトウェア乱数においては乱数の更新時期、ハードウェア乱数に関しては適時読み込みが行われるように、処理時間の管理を明確にしておく必要があった。また、カウンタ回路を使用したハードウェア乱数の取得においては、遊技機にとって重要な情報である大当たりに関する乱数値データを送信するバスラインが遊技機制御用マイクロコンピュータの外部に存在していたため、バスライン上の乱数データの改ざんや乱数発生回路の偽造といった不正行為が行われることがあった。
本発明の請求項１は、遊技機制御用プログラムが記憶された記憶手段と、該記憶手段に記憶された遊技機制御用プログラムを実行し、遊技機を制御する中央処理装置と、乱数値を発生する乱数回路と、乱数値を格納するための乱数取込信号を出力する乱数取込制御回路と、割込要求信号の入力により前記中央処理装置に対し割り込み処理を行う割込制御回路とからなる遊技機制御用マイクロコンピュータにおいて、前記乱数回路は、乱数値を発生する乱数発生部と、該乱数発生部が発生した乱数値を格納する乱数値格納部と、乱数値格納部読取信号の入力により該乱数値格納部内の乱数値を出力する出力データ制御部とを有し、前記乱数取込制御回路は、遊技機制御用マイクロコンピュータ外部から外部トリガ信号が入力された時、前記乱数値格納部に対し乱数取込信号を出力すると同時に前記割込制御回路に対し乱数処理を行うための割込要求信号を出力することを特徴とする。
本発明の請求項２は、遊技機制御用プログラムが記憶された記憶手段と、該記憶手段に記憶された遊技機制御用プログラムを実行し、遊技機を制御する中央処理装置と、乱数値を発生する乱数回路と、乱数値を格納するための乱数取込信号を出力する乱数取込制御回路と、割込要求信号の入力により前記中央処理装置に対し割り込み処理を行う割込制御回路とからなる遊技機制御用マイクロコンピュータにおいて、前記乱数回路は、乱数値を発生する乱数発生部と、該乱数発生部が発生した乱数値を格納する乱数値格納部と、乱数値格納部読取信号の入力により該乱数値格納部内の乱数値を出力する出力データ制御部と、前記乱数発生部に対し初期情報を設定する設定部を有し、前記乱数取込制御回路は、前記設定部からの信号により遊技機制御用マイクロコンピュータ外部からの外部トリガ信号の入力を許可する信号入力許可部と、該信号入力許可部が出力した信号が入力されたとき前記乱数値格納部に対し乱数取込信号を出力すると同時に前記割込制御回路に対し乱数処理を行うための割込要求信号を出力する信号制御部とを有することを特徴とする。
乱数値の取得に関し、監視プログラムに依存しないリアルタイム性の高い遊技機制御用マイクロコンピュータを提供することを特徴とし、さらに乱数値に関するバスラインを内部に取り込むことで回路的にシンプルになり部品数が減少することができると共に外部からの乱数値の改ざんが困難になり乱数の秘匿性を高めることができる遊技機制御用マイクロコンピュータを提供することを特徴とする。
以下に図面を参照して、本発明の実施例について説明する。
図１は、本発明の実施例１における遊技機制御用マイクロコンピュータ１の構成を表すブロック図である。ＲＯＭ３は、遊技機メーカが作成した遊技機制御用のプログラム（ユーザプログラム）や電源投入時にチップを起動させるためのプログラムおよびセキュリティチェックプログラム等を記憶する記憶手段である。ＲＡＭ４は、ＲＯＭ３に記憶されたプログラムのワークエリアとして使用される。ＣＰＵ２は、ＲＯＭ３に記憶されたプログラムにしたがい遊技機を制御する中央処理装置である。
タイマ回路５は、ｎ個（例えば４個等）のｍビット（例えば８、１６ビット等）カウンタや各種制御レジスタを内蔵し、ユーザプログラムの設定でリアルタイム割り込み要求や時間計測が可能な回路である。
リセット制御回路６は、遊技機制御用マイクロコンピュータ外部からリセット信号が入力されたときやプログラムの暴走検知信号が入力されたときなどにＣＰＵ２をリセットする回路である。
割込制御回路７は、外部からの割込み要求や内蔵の周辺回路からの割込み要求を制御する回路である。
割込制御回路７は、外部からの割込み要求や内蔵の周辺回路からの割込み要求を制御する回路である。
乱数取込制御回路８は、遊技機制御用マイクロコンピュータ外部から外部トリガ信号が入力されたとき、乱数取込信号と乱数処理割込信号を出力する回路である。
乱数回路９は乱数を発生する回路である。なお、乱数取込制御回路８と乱数回路９についての詳細は図２にて後述する。
乱数回路９は乱数を発生する回路である。なお、乱数取込制御回路８と乱数回路９についての詳細は図２にて後述する。
外部バス制御回路１０は、チップの外部バスと内部バスとのインターフェース機能及びアドレスバス、データバス及び各制御信号の方向制御や駆動能力を強化するバスインタフェースである。
クロック回路１１は、クロック入力端子（ＥＸＴＡＬ端子に該当）から入力されたクロックを任意の分周比（例えば４分周等）で分周し、内部システムクロックとしてＣＰＵや内部の各回路にクロック信号を供給する回路である。また、生成されたクロックは、クロック出力端子（Ｅ端子に該当）から外部へ出力する。
アドレスデコード回路１２は、ユーザプログラムの外部デバイス用のデコード回路で、チップセレクト信号を出力する。
クロック回路１１は、クロック入力端子（ＥＸＴＡＬ端子に該当）から入力されたクロックを任意の分周比（例えば４分周等）で分周し、内部システムクロックとしてＣＰＵや内部の各回路にクロック信号を供給する回路である。また、生成されたクロックは、クロック出力端子（Ｅ端子に該当）から外部へ出力する。
アドレスデコード回路１２は、ユーザプログラムの外部デバイス用のデコード回路で、チップセレクト信号を出力する。
なお、本図では、プログラムの暴走等が発生したときタイムアウト信号を発生させるウォッチドッグタイマ回路、ユーザプログラムが指定したアドレスの範囲内で正しく実行されているかを監視する指定エリア外走行禁止回路、照合器などの外部装置と接続しマイクロコンピュータの真贋を検査する照合用回路などは省略したが、必要に応じてこれらの回路を追加してもよい。
図２は、本発明の遊技機制御用マイクロコンピュータ１に内蔵された乱数取込制御回路８と乱数回路９の構成を示すブロック図である。設定部９ａは、乱数値発生部９ｂに対し、乱数の初期値を得るための値（例えば、１，２，３といった遊技機制御用マイクロコンピュータの開発メーカがあらかじめ任意に設定した固定値、チップ固有の識別番号の値（ＩＤナンバ）、ＲＡＭの値、ＲＡＭの値を加算したＲＡＭ加算値、等のチップ毎に異なった乱数初期値を得るための値のこと）や乱数値更新の周期等の初期情報を設定する回路である。乱数値発生部９ｂは、設定部９ａからの情報を基に乱数値を発生する回路で、Ｍ系列乱数等の乱数値を発生する回路を内蔵する。乱数値格納部９ｃは、乱数値発生部９ｂから発生した乱数値を取り込むレジスタで、乱数取込制御回路８からの乱数取込信号が入力されたとき乱数値を取り込む。出力データ制御部９ｄは、乱数値格納部読取信号が入力されたとき、乱数値格納部９ｃに格納された乱数値を出力する。
乱数取込制御回路８内の乱数取込制御部８ａは、外部トリガ信号が入力したとき、乱数値格納部９ｃに対し乱数取込信号を出力すると同時に割込制御回路７に対しＣＰＵ２が乱数処理を実行すべく乱数処理割込信号を出力する。
図３は、本発明の乱数値の取り込みを表すタイムチャートである。なお、本実施例においては、８ビットのマイクロプロセッサで１６ビットの乱数値を生成する場合を想定しているため、乱数値格納部読取信号を乱数値（上位）リード信号と乱数値（下位）リード信号の二つに分けて説明するものとする。Ａ点で乱数取込信号の入力があったとき、その時点の乱数値発生部の乱数値Ｒ１が乱数値格納部に格納される。乱数値（上位）リード信号が入力されると、Ｃ点で上位フラグが立つ。乱数値（下位）リード信号が入力されると、Ｆ点で下位フラグが立ち、フラグクリア信号も併せて生成される。このフラグクリア信号により、上位フラグと下位フラグはクリアされる。
なお、乱数値読み取り中に乱数値格納部内の乱数値が変更するという不安定な動作を避けるため、乱数値読み取り中は外部からの割り込み信号が入力されても、新しい乱数値を格納しないようにする。すなわち、フラグクリア信号により上位フラグと下位フラグがクリアされるまで、乱数値格納部の値は変更しない。例えば、Ｄ点で乱数値取込信号が入力された場合においても、フラグがクリアされていないため、Ｅ点で乱数値格納部の値は取り込まない。
図４は、本発明の実施例２に関する遊技機制御用マイクロコンピュータの乱数取込制御回路１０８および乱数回路１０９のブロック図である。乱数取込制御回路１０８内の信号入力許可部１０８ｂは、乱数回路１０９内の設定部１０９ａからの信号入力許可信号が入力されてる場合、外部トリガ信号の入力を許可する。外部トリガ信号の入力が許可されていた場合、外部トリガ信号は、信号制御部１０８ｃに入力され、信号制御部１０８ｃは外部トリガ信号を乱数取込信号として乱数値格納部１０９ｃに出力すると同時に乱数処理割込信号を出力する。乱数値格納部１０９ｃは、乱数取込信号の入力があれば、乱数値格納部１０９ｃは、乱数値発生部１０９ｂから発生した乱数値を取り込む。なお、設定部１０９ａにて外部トリガ信号の入力が許可されていない場合は、乱数値格納部１０９ｃは、任意時のソフトウェア処理により、乱数値格納部読取信号の入力があったとき、乱数値発生部１０９ｂから発生した乱数値を取り込む。
信号入力許可部１０８ｂにて外部トリガ信号の入力が許可されている場合のソフトウェアによる乱数値取り込みのタイミングは図３と同一になる。一方、数値格納部１０９ｃが乱数値格納部読取信号により乱数を取り込む場合については図５のタイムチャートに示す。図５のＡ’点で乱数値（上位）リード信号が入力されたとき、乱数値発生部の乱数値Ｒ１１が乱数値格納部に格納される。乱数値（上位）リード信号が入力されると、Ｃ点で上位フラグが立つ。乱数値（下位）リード信号が入力されると、Ｆ点で下位フラグが立ち、フラグクリア信号も併せて生成される。このフラグクリア信号により、上位フラグと下位フラグはクリアされる。本タイムチャートでは、乱数値（上位）リード信号の入力時に乱数値を格納しているが、格納するタイミングは、乱数値（上位）リード信号または乱数値（下位）リード信号のいずれか一つが入力されたときとすればよい。
本発明は、上記実施例以外にも当業者が想定しうる範囲での変更が可能である。例えば、外部トリガ信号入力端子を専用端子として設定したが、専用端子を設けずに＊ＩＮＴ端子等を外部トリガ信号を入力する端子として使用可能にしてもよい。乱数は２バイトを例示したが、１バイトでも３バイト以上でもよい。乱数発生部は熱雑音発生素子等から得る物理乱数を発生するものであってもよい。
大当たり演出をともなうパチンコ、パチスロなどの遊技機に利用可能な乱数回路を内蔵した遊技機制御用マイクロコンピュータを提供することができる。また、パチンコ、パチスロの制御以外にも乱数値が必要となるもの、例えば乱数値を利用するシミュレーション計算や、乱数値を使用するデータの暗号化等に本発明のマイクロコンピュータは利用することができる。
１、２０１ 遊技機制御用マイクロコンピュータ
２ ＣＰＵ
３ ＲＯＭ
４ ＲＡＭ
５ タイマ回路
６ リセット制御回路
７ 割込制御回路
８、１０８ 乱数取込制御回路
８ａ 乱数取込制御部
１０８ｂ 信号入力許可部
１０８ｃ 信号制御部
９、１０９ 乱数回路
９ａ、１０９ａ 設定部
９ｂ、１０９ｂ 乱数値発生部
９ｃ、１０９ｃ 乱数値格納部
９ｄ、１０９ｄ 出力データ制御部
１０ 外部バス制御回路
１１ クロック回路
１２ アドレスデコード回路
２２０ カウンタ値格納回路
２２１ カウンタ回路
２ ＣＰＵ
３ ＲＯＭ
４ ＲＡＭ
５ タイマ回路
６ リセット制御回路
７ 割込制御回路
８、１０８ 乱数取込制御回路
８ａ 乱数取込制御部
１０８ｂ 信号入力許可部
１０８ｃ 信号制御部
９、１０９ 乱数回路
９ａ、１０９ａ 設定部
９ｂ、１０９ｂ 乱数値発生部
９ｃ、１０９ｃ 乱数値格納部
９ｄ、１０９ｄ 出力データ制御部
１０ 外部バス制御回路
１１ クロック回路
１２ アドレスデコード回路
２２０ カウンタ値格納回路
２２１ カウンタ回路
Claims (2)
- 遊技機制御用プログラムが記憶された記憶手段と、該記憶手段に記憶された遊技機制御用プログラムを実行し、遊技機を制御する中央処理装置と、乱数値を発生する乱数回路と、乱数値を格納するための乱数取込信号を出力する乱数取込制御回路と、割込要求信号の入力により前記中央処理装置に対し割り込み処理を行う割込制御回路とからなる遊技機制御用マイクロコンピュータにおいて、
前記乱数回路は、乱数値を発生する乱数発生部と、該乱数発生部が発生した乱数値を格納する乱数値格納部と、乱数値格納部読取信号の入力により該乱数値格納部内の乱数値を出力する出力データ制御部とを有し、
前記乱数取込制御回路は、遊技機制御用マイクロコンピュータ外部から外部トリガ信号が入力された時、前記乱数値格納部に対し乱数取込信号を出力すると同時に前記割込制御回路に対し乱数処理を行うための割込要求信号を出力することを特徴とする遊技機制御用マイクロコンピュータ。 - 遊技機制御用プログラムが記憶された記憶手段と、該記憶手段に記憶された遊技機制御用プログラムを実行し、遊技機を制御する中央処理装置と、乱数値を発生する乱数回路と、乱数値を格納するための乱数取込信号を出力する乱数取込制御回路と、割込要求信号の入力により前記中央処理装置に対し割り込み処理を行う割込制御回路とからなる遊技機制御用マイクロコンピュータにおいて、
前記乱数回路は、乱数値を発生する乱数発生部と、該乱数発生部が発生した乱数値を格納する乱数値格納部と、乱数値格納部読取信号の入力により該乱数値格納部内の乱数値を出力する出力データ制御部と、前記乱数発生部に対し初期情報を設定する設定部を有し、
前記乱数取込制御回路は、前記設定部からの信号により遊技機制御用マイクロコンピュータ外部からの外部トリガ信号の入力を許可する信号入力許可部と、該信号入力許可部が出力した信号が入力されたとき前記乱数値格納部に対し乱数取込信号を出力すると同時に前記割込制御回路に対し乱数処理を行うための割込要求信号を出力する信号制御部とを有することを特徴とする遊技機制御用マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003407398A JP4482316B2 (ja) | 2003-12-05 | 2003-12-05 | 遊技機制御用マイクロコンピュータ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003407398A JP4482316B2 (ja) | 2003-12-05 | 2003-12-05 | 遊技機制御用マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005160931A JP2005160931A (ja) | 2005-06-23 |
| JP4482316B2 true JP4482316B2 (ja) | 2010-06-16 |
Family
ID=34729456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003407398A Expired - Lifetime JP4482316B2 (ja) | 2003-12-05 | 2003-12-05 | 遊技機制御用マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4482316B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9747746B2 (en) | 2012-08-09 | 2017-08-29 | Aristocrat Technologies Australia Pty Limited | Gaming system and a method of gaming |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4671604B2 (ja) * | 2004-01-08 | 2011-04-20 | 株式会社三共 | 遊技機 |
| JP2008295712A (ja) * | 2007-05-31 | 2008-12-11 | Sansei R & D:Kk | 遊技機 |
| JP2009089966A (ja) * | 2007-10-10 | 2009-04-30 | Le Tekku:Kk | 遊技機制御用マイクロコンピュータ |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9747746B2 (en) | 2012-08-09 | 2017-08-29 | Aristocrat Technologies Australia Pty Limited | Gaming system and a method of gaming |
| US10032336B2 (en) | 2012-08-09 | 2018-07-24 | Aristocrat Technologies Australia Pty Limited | Gaming system and a method of gaming |
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|---|---|
| JP2005160931A (ja) | 2005-06-23 |
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