JP2003142527A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003142527A JP2001334634A JP2001334634A JP2003142527A JP 2003142527 A JP2003142527 A JP 2003142527A JP 2001334634 A JP2001334634 A JP 2001334634A JP 2001334634 A JP2001334634 A JP 2001334634A JP 2003142527 A JP2003142527 A JP 2003142527A
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wiring
bumps
manufacturing
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康道 畑中
Toshihiro Iwasaki
俊寛 岩崎
Keiichiro Wakamiya
敬一郎 若宮
Michitaka Kimura
通孝 木村
Hirofumi Fujioka
弘文 藤岡
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 ボンディング法により形成したバンプを有す
る半導体チップと表面にランド部を有し、熱硬化性樹脂
が塗布された配線基板を張り合わせ、バンプとランドを
超音波併用熱圧着にて接合させるフリップチップ接続に
おいて、半導体チップのバンプ周辺に生じていたダメー
ジを低減すると同時に半導体チップと配線基板間への樹
脂注入工程を省略する。 【解決手段】 半導体チップ表面に開口部を有する絶縁
層を形成し、さらに開口部とほぼ同じ外径を有するバン
プをボンディングにて形成し、０．３〜１００Ｐａ・Ｓ
の粘度を有する熱硬化性樹脂が塗布された配線基板のラ
ンドとこのバンプを位置合せした後、超音波熱圧着を行
い、バンプ外径が絶縁層の外径よりも大きくなるように
変形させ、接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、ことに半導体チップ、配線基板などの配
線基体を複数枚積層して備え、各配線基体が電気的に接
続された多層配線構造を有した半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】近年の電子機器の小形化、高密度化に伴
い、電子機器を構成する電子部品の実装技術の革新は目
覚ましく、半導体装置や多層配線基板などの電子部品に
おいても、高密度実装を可能とする半導体チップや配線
基板のような配線基体間の相互接続技術の重要性が高ま
ってきている。かかる状況下、半導体装置や多層配線基
板などの電子部品の製造方法においては、小形化、多ピ
ン化、高速化の要求から配線基体の所定の位置に複数の
バンプを形成し、このバンプと、相対する位置に形成さ
れた配線基体上の電極接続部とを直接接続する、いわゆ
るフリップチップ接続方法の採用が進展してきている。
【０００３】そして、このフリップチップ接続方法の１
つとして、例えば、特願２０００−１１１４３８号明細
書に開示されたように、電極接続部であるバンプを形成
した半導体チップや配線基板から成る２枚の配線基体
を、加熱加圧と同時に超音波振動を印加する超音波併用
熱圧着方法を用いて相互に接合させる時に、一方の配線
基体に熱硬化性の樹脂層を形成し、バンプが形成された
部分に特に開口を設けることなく、この配線基体のバン
プと、表面にバンプを形成したもう一方の配線基体のバ
ンプとを接合する方法が提案されている。
【０００４】かかる超音波併用熱圧着方法においては、
図８に示すように、表面にバンプ３１が形成されたロジ
ックチップ３０と表面にバンプ３４が形成されたメモリ
チップ３３の接続において（図８（ａ））、ロジックチ
ップ３０は加熱ステージ３５上に設置され、メモリチッ
プ３３は超音波振動が印加可能なヘッド３６にて吸着さ
れ、ロジックチップ３０とメモリチップ３３のバンプ３
１及び３４が相対するように位置合わせされる（図８
（ｂ））。位置合わせが完了すると、超音波振動が印加
可能なヘッド３６に吸着されたメモリチップ３３がロジ
ックチップ３０に押し当てられ、バンプ３１と３４が密
着する。この時、ロジックチップ３０上に形成されたバ
ンプ３１上には樹脂組成物層３２が形成されているが、
この樹脂組成物層３２は粘度が０．３〜１００Ｐａ・Ｓ
となるように調整されているため、メモリチップ３３が
ロジックチップ３０に押し当てられることにより、樹脂
組成物層３２は変形を生じバンプ３１と３４間の接触部
から除去され、バンプ３１と３４間が接触することにな
る。このような状態で、メモリチップ３３とロジックチ
ップ３０に超音波が印加され、加熱・加圧および超音波
印加によりバンプ３１と３４が接合される（図８
（ｃ））。バンプ３１と３４の接合が完了した後、接合
したメモリチップ３３とロジックチップ３０をオーブン
３７にて加熱することにより樹脂組成物層３２を硬化さ
せて接合が完了する（図８（ｄ））。このような方法を
用いて2枚の配線基体を接続することにより、バンプと
バンプあるいはバンプと電極接続部を接合した後に生じ
る配線基体間の隙間へ、これら配線基体間の絶縁性を確
保するために樹脂を注入する必要がなくなり、工程を短
縮することができる。しかしながら、かかる従来の超音
波併用熱圧着方法においては、樹脂組成物層が形成され
ていない配線基体に形成されたバンプが接合時の加熱、
加圧および超音波の印加により位置ずれ等を生じ、信頼
性の点で改善の余地があった。
【０００５】
【発明が解決しようとする課題】この発明はかかる問題
点を解決するためになされたもので、超音波併用熱圧着
により、表面に熱硬化性樹脂層等の樹脂組成物層が形成
された電極接続部を有する配線基体と表面にバンプを形
成した配線基体の電極接続部およびバンプ間を接合する
半導体装置の製造方法において、電極接続部とバンプの
接合時に、バンプの位置ずれ等を生じさせない半導体装
置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、表面に複数の電極接続部を有する半導
体チップ、配線基板等から成る第１の配線基体の表面に
絶縁保護膜を形成する工程と、電極接続部の少なくとも
一部が露出するよう絶縁保護膜に開口を設ける工程と、
電極接続部の露出部に導電性のバンプを形成する工程
と、表面に複数の電極接続部を有する半導体チップ、配
線基板等から成る第２の配線基体の表面に熱硬化性樹脂
層を形成する工程と、バンプと第２の配線基体の電極接
続部とが相対するよう第１の配線基体と熱硬化性樹脂層
が形成された第２の配線基体を位置決めする工程と、位
置決めされた第１の配線基体と第２の配線基体を圧接
し、バンプと第２の配線基体の電極接続部を接触させる
工程と、バンプと第２の配線基体の電極接続部が接触し
た第１の配線基体と第２の配線基体に対し加熱、加圧お
よび超音波の印加を行いバンプと第２の配線基体の電極
接続部を接合させる工程とを備えたものであり、バンプ
と電極接続部の接合時におけるバンプの位置ずれを抑制
でき、信頼性の高い接合を実現する半導体装置の製造方
法を提供するものである。
【０００７】本発明にて用いられる熱硬化性樹脂層は、
位置決めされた第１の配線基体と第２の配線基体を圧接
し、バンプと第２の配線基体の電極接続部を接触させる
工程において、粘度が０．３〜１００Ｐａ・ｓの熱硬化
性樹脂にて構成することができ、熱硬化性樹脂としては
エポキシ樹脂を主成分とする樹脂を用いることができ
る。また、絶縁保護膜としてはポリイミド樹脂を主成分
とする樹脂を用いることができる。
【０００８】また、本発明にて用いられるバンプはワイ
ヤボンディング法にて形成することができ、バンプを構
成する材料としては金を主成分とする金属を用いること
ができ、その形成方法としてはワイヤボンディング法を
用いることができる。
【０００９】本発明にて用いられるバンプの外径は前記
絶縁保護膜の開口部の径よりも大きくなるよう、バンプ
を第２の配線基体の電極接続部に接合させることができ
る。
【００１０】本発明にて用いられる第２の配線基体の電
極接続部がバンプを有した構成とすることも可能であ
る。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照しながら説明する。 実施の形態１ 図１は、本発明にかかる半導体装置の製造方法の一例を
示す図である。図中、１は半導体ウエハ、２は配線基
板、３はバンプ、４は電極接続部であるアルミパッド、
５は絶縁保護膜、６は絶縁保護膜の開口部、７は半導体
チップ、８はランド、９は熱硬化性樹脂層、１０はフリ
ップチップボンダにおける半導体チップを吸着するため
の吸着ヘッド、１１は加熱ステージを示している。ま
た、半導体チップと配線基板の接合には東レエンジニア
リング社製フリップチップボンダＦＣ２０００を用い
た。
【００１２】かかる半導体装置の製造方法においては、
まず、複数のアルミパッド４が形成された半導体ウエハ
１表面にポリイミドを主成分とする絶縁保護膜５をスピ
ンコート法にて全面形成した後（図１（ａ））、常法の
エッチングにより一部絶縁保護膜を除去して開口６を形
成する（図１（ｂ））。次に、半導体ウエハ１表面の絶
縁保護膜５の開口部６に金製のバンプ３をワイヤボンデ
ィング法により形成した後、半導体ウエハ１を分割し半
導体チップ７を得る（図１（ｃ））。一方、表面にラン
ド８が設けられた配線基板２上にエポキシ樹脂を主成分
とする熱硬化性樹脂にて構成された熱硬化性樹脂層９を
フィルムを圧着することにより形成する（図１
（ｄ））。続いて、熱硬化性樹脂層９が形成された配線
基板２を、例えば１００℃に加熱した加熱ステージ１１
に位置決めして固定する。また、バンプ３を形成した半
導体チップ７を吸着ヘッド１０にて吸着し、バンプ３と
ランド８が相対するように半導体チップ７と配線基板２
を位置決めした後、吸着ヘッド１０を配線基板２に押し
付ける。この時、エポキシ樹脂を主成分とする熱硬化性
樹脂は未硬化で粘度が０．３〜１００Ｐａ・Ｓであるた
め、バンプ３をランド８に押し付けることによりランド
８上の熱硬化性樹脂層９は流動除去され、バンプ３とラ
ンド８が接触する（図１（ｅ））。その後、加熱状態を
保持したまま、半導体チップ７と配線基板２間に吸着ヘ
ッド１０を通じて５Ｋｇｆ程度の荷重を加えるととも
に、超音波振動を印加する。このように、バンプ３、ラ
ンド８の接触部には加圧、加熱に加え、超音波振動が印
加されるため、バンプ３とランド８は低温、低荷重およ
び短時間にて固相拡散層を形成し、接合される（図１
（ｅ））。
【００１３】図２は、本発明にかかる半導体装置の製造
方法におけるバンプとランド部の接合の詳細を示した断
面構成図である。本発明にて用いられる半導体チップ７
には径１５０μｍのアルミパッド４と、アルミパッド４
に直径８０μｍの開口部を有した厚さ４μｍの絶縁保護
膜５が形成されており、また、アルミパッド４の開口部
にはφ７５μｍ、高さ６５μｍの金バンプ３がワイヤボ
ンディング法にて形成されている。一方、配線基板２に
は電極接続部であるランド８および熱硬化性樹脂層９が
形成されている。これら半導体チップ７と配線基板２
は、バンプ３とランド８が相対するようにフリップチッ
プボンダーにより位置決めされ、バンプ３とランド８が
接触するように圧力が印加される（図２（ａ））。この
時、配線基板２は図示しない加熱ステージ上に置かれ、
約１００℃程度に加熱保持されている。続いて、この状
態にて図示しない吸着ヘッドから半導体チップ７を通し
て超音波が印加され、ステージからの加熱に加え、超音
波および加圧を併用した超音波併用熱圧着により半導体
チップ７のバンプ３と配線基板２のランド８が接合され
る。この時、接合後のバンプ頂部の外径が絶縁保護膜の
開口径８０μｍよりも大きくなるように接合される（図
２（ｂ））。ちなみに、本実施の形態においては接合後
のバンプ頂部の径（圧着径）は８５μｍ、高さは２５μ
ｍであった。このように、接合後のバンプ頂部の外径が
絶縁保護膜の開口径よりも大きくなると、接合反応時に
絶縁保護膜５がバンプ３の周囲を補強すると共に絶縁保
護膜５を介して半導体チップ７に荷重および超音波振動
がかかる構造となり、バンプ３周辺の接合部のひずみが
緩和されることによりアルミパッド４とバンプ３間の界
面のダメージが防止されることとなる。なお、接合後の
バンプ３の全体が絶縁保護膜５の開口部からはみ出さな
いような場合、例えば、バンプ外周の一部が絶縁保護膜
５の開口部の内側にあるような場合であっても、全体と
してみた場合に絶縁保護膜５がバンプ３の周囲を補強す
るような構造であれば上記と同様な効果が得られること
は言うまでもない。
【００１４】また、実験の結果、半導体チップのアルミ
パッドの形状に関しては、絶縁保護膜の開口径よりも、
アルミパッドの径が大きいほうが半導体チップとアルミ
パッドの接合が良好である結果が得られた。これは、ア
ルミパッド周辺部上に形成された絶縁保護膜が、超音波
印加と加熱により軟化したアルミパッドが半導体チップ
から剥離することを抑制するためではないかと推定され
る。
【００１５】かかる絶縁保護膜の材料としては、絶縁性
や耐熱性などの保護膜としての特性及び半導体ウエハ表
面への均一な膜形成性を併せ持つ材料が適用可能であ
り、絶縁性や耐熱性などの信頼性と均一な膜形成性の観
点から、ポリイミド樹脂を主成分とする樹脂が望まし
い。
【００１６】本発明にて用いられる半導体チップには、
半導体チップ毎に分割する前にウエハ一括でバンプを形
成したもの半導体ウエハを半導体チップ毎に分割した後
にバンプを形成したもののいずれもが適用可能である。
【００１７】また、バンプの材料としては、超音波振動
の印加及び加熱により配線基板のランド部と固相拡散層
を形成することにより電気的接続が可能な金属のいずれ
もが適用可能であるが、バンプ形成、接続の容易さおよ
び接続信頼性の観点から、金やアルミを主成分とする金
属を用いることが望ましく、特に金を主成分とする金属
を用いることがバンプ形成および接続の容易さの観点か
ら望ましい。
【００１８】かかるバンプの形成方法としては、ワイヤ
ボンディング法、蒸着法、めっき法、印刷法、ボール搭
載法などいずれの方法も適用が可能である。また、イン
クジェットプリンタ法の原理を利用し溶解した金属を吐
出して、バンプを形成する方法も適用可能である。なか
でも、バンプ形成の容易性の観点からワイヤボンディン
グ法を用いて成形することが望ましい。なお、バンプ形
成後、バンプ高さを均一に揃えるために半導体チップに
バンプ形成後、バンプのレベリングを行っても良い。
【００１９】本発明にて用いられる配線基板の基板材料
に関しては特に制限はないが、ガラスエポキシ基板以外
にも耐熱エポキシ樹脂、ビスマレイミド・トリアジン
（ＢＴ）およびポリフェニレンエーテル等の熱可塑性樹
脂を変成した基板材料など各種の基板材料が適用可能で
ある。また、各種のセラミックの配線基板、セラミック
絶縁層と有機絶縁層を複合した配線基板およびポリイミ
ドなどのフィルムを用いた配線基板も適用できる。
【００２０】かかる配線基板のランド部を構成する金属
としては、超音波振動の印加及び加熱により半導体チッ
プのバンプと固相拡散層を形成して電気的接続を行える
金属のいずれもが適用可能であるが、製造の容易さおよ
び接続信頼性の観点から、ランド表面を金めっきとする
構成が望ましい。かかる表面メッキ層が存在すると金バ
ンプと金めっきが結合することにより、電気特性が良好
となり信頼性の向上が可能となる。
【００２１】本発明にて用いられる熱硬化性樹脂層は、
例えば所定形状に切断したフィルム状の熱硬化性樹脂シ
ートをラミネータやホットプレス等を用い配線基板に圧
着することにより形成することができる。かかる熱硬化
性樹脂シートの材料としては、熱硬化性樹脂を主成分と
するいずれもが適用可能であるが、信頼性の観点からエ
ポキシ樹脂を主成分とする熱硬化性樹脂が望ましい。な
かでも、エポキシ樹脂の硬化剤としてフェノール樹脂を
配合するものが適しており、充填材を配合したものがさ
らに好ましい。また、エポキシ樹脂などの熱硬化性樹脂
に、他の樹脂、例えば熱可塑性樹脂やゴムを混合したも
のも適用可能である。
【００２２】かかる熱硬化性樹脂層としては、フィルム
状の熱硬化性樹脂シート以外に液状の樹脂を使用するこ
とができる。かかる液状樹脂を用いた熱硬化性樹脂層の
形成方法としては、印刷法、ディスペンス法、スタンピ
ング法、キャスト法、スピンコート法、カーテンコート
法などの方法が適用可能である。かかる液状樹脂として
は、エポキシ樹脂を用いることができるが、エポキシ樹
脂は熱硬化性を有する接着剤として半導体分野で広く用
いられており、硬化剤としてフェノール樹脂を含むこと
により、熱硬化が効率よく行えると共に、硬化後の耐湿
性が良好となる利点を有している。さらに、充填剤を含
むことにより、熱膨張係数が抑制され、吸水性も低減さ
れるという利点を有している。
【００２３】また、エポキシ樹脂としては、１分子中に
２個以上のエポキシ基をもつエポキシ樹脂であれば特に
制限はないが、たとえばビスフェノールＡ型エポキシ樹
脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノール
Ｓ型エポキシ、ビスフェノールＡＤ型エポキシ樹脂、ジ
アリルビスフェノールＡ型エポキシ樹脂、ジアリルビス
フェノールＦ型エポキシ樹脂、ジアリルビスフェノール
ＡＤ型エポキシ樹脂、テトラメチルビフェノール型エポ
キシ樹脂、ビフェノール型エポキシ樹脂、シクロペンタ
ジエン型エポキシ樹脂、テルペンフェノール型エポキシ
樹脂、テトラブロムビスフェノールＡ型エポキシ樹脂、
フェノールノボラック型エポキシ樹脂、クレゾールノボ
ラック型エポキシ樹脂、トリフェニルメタン型エポキシ
樹脂、環式脂肪族エポキシ樹脂、グリシジルエステルエ
ポキシ樹脂および複素環式エポキシ樹脂等があり、単独
またはその混合物を用いることができる。
【００２４】かかるフェノール樹脂としてはフェノール
性水酸基を２個以上含むものが、樹脂組成物層１３にお
ける硬化樹脂の架橋密度が増加し耐熱性が向上するため
望ましいが、特に制限はない。そのような化合物として
は、フェノールノボラック、クレゾールノボラック、キ
シレゾールノボラック、ビスフェノールＡのノボラッ
ク、ビスフェノールＦのノボラック、ビスフェノールＡ
Ｄとのノボラック、ビスフェノールＡ、ビスフェノール
Ｆ、ビスフェノールＡＤ、ジアリルビスフェノールＡ、
ジアリルビスフェノールＦまたはジアリルビスフェノー
ルＡＤ等があり、単独またはその混合物があげられる。
【００２５】また、充填剤としては、樹脂組成物層の硬
化を損なわないものであれば特に制限はなく、溶融シリ
カや結晶シリカなどのシリカ、アルミナ、窒化ケイ素、
炭酸カルシウム、酸化亜鉛などいずれもが適用可能であ
る。また、充填剤の形状は、半導体チップ、配線基板の
間隔が狭いため、最大粒径が１０μｍ以下で平均粒径が
１μｍ以下が望ましい。
【００２６】また、このようにして得られた半導体装置
において、バンプとランドの接合後、熱硬化性樹脂層を
溶剤に浸漬することによりより溶解除去し、更に、水酸
化カリウム水溶液中に浸漬しバンプ下のアルミパッドを
溶解することにより半導体チップを取り外す。その後、
取り外した半導体チップのアルミパッド部のクラック発
生の有無を顕微鏡観察により確認した。その結果、従来
は１０〜２０％の発生率を有していたアルミパッド下ク
ラックの発生が試料数１００に対し０％となり、バンプ
とアルミパッドの接合界面の信頼性が向上していること
が確認された。すなわち、本発明によれば、配線基体間
の多層配線に際しバンプの位置ずれの心配がなくなり、
バンプとランドの位置合わせ精度が向上すると共に、バ
ンプと電極接続部の界面の接合信頼性が改善され、高精
度かつ高信頼性の接合部が得られる半導体装置の製造方
法が実現される。
【００２７】実施の形態２ 図３は、本発明にかかる半導体チップの接合方法の一例
を示す断面構成図で、２枚の半導体チップ間の接合を行
う場合について示したものである。
【００２８】かかる接合方法においては、第２の半導体
チップ２を熱硬化性樹脂層が形成された配線基体として
用い、チップオンチップの構造にて２枚の半導体チップ
間の接合を行った以外は、前述の実施の形態と同様であ
る。なお、第２の半導体チップ２にはバンプは形成せ
ず、また、絶縁保護膜５やその開口部に関しては実施の
形態１と同様の構成とし、電極パッドの材料にはアルミ
を用いている。
【００２９】なお、第２の半導体チップ２にもバンプを
形成することが可能で、バンプを双方の半導体チップに
形成することにより、接合後に半導体チップ間の間隔が
過度に狭くなることが防止でき接合信頼性の向上が可能
となる。さらに、熱硬化性樹脂層は、第２の半導体チッ
プ側に形成したが、第１の半導体チップ側に形成したも
の、更に両方の半導体チップに形成したもののいずれも
が適用可能である。
【００３０】上述の通り、本発明かかる半導体装置の製
造方法によれば、接合時にバンプ外径が絶縁保護膜の開
口径以上に変形するため超音波振動による接合時に絶縁
保護膜がバンプ周囲を補強すると共に絶縁保護膜を介し
て半導体チップに荷重および超音波振動がかかる構造と
なり、バンプ周辺の接合部のひずみが緩和されることに
よりチップダメージが防止可能となる。更に、上述の接
合による貼り合わせの工程を繰り返すことにより、更な
る配線基体の多層化も可能となる。
【００３１】次に、本発明にかかる半導体装置の製造方
法を用いて接合された半導体チップおよび配線基板を樹
脂により封着して形成された半導体装置の例を、図に基
づいて説明する。図４はかかる半導体装置の構造を示す
断面構成図の一例であり、図中、７は半導体チップ、２
は配線基板、２１は配線基板に設けられた外部電極とな
るアウターボールである。半導体チップ７と配線基板２
は、常法のＢＧＡ（ボールグリッドアレイ）パッケージ
型の半導体装置の製造方法に従い、電気的および機械的
に接続され、アウターボール付け工程を経て後、最終製
品となる。
【００３２】また、図５は上述の実施の形態１の方法を
用いて接合された半導体チップの複合体により構成され
る半導体装置の一例である。図中、２２は封止樹脂、２
３はリードフレーム、２４はワイヤ、である。かかる半
導体装置は、第１の半導体チップと第２の半導体チップ
を結合して半導体チップの複合体を形成し、この半導体
チップの複合体を封止樹脂を用いてリードフレームと一
体的に成形され、常法のダイボンディング法、ワイヤボ
ンディング法、樹脂封止工程を用いて最終製品となる。
なお、２枚の半導体チップを接合する前に、リードフレ
ームに一方の半導体チップをダイボンディング後、上述
の方法を用い、他方の半導体チップを接合して半導体装
置を製造することも可能である。
【００３３】さらに、図６は上述の実施の形態１の方法
にて接合された半導体チップの複合体により構成される
半導体装置他の例である。図中、２１はインターポーザ
（配線基板）２５に設けられた外部電極となるアウター
ボール、２２は封止樹脂、２４はワイヤである。かかる
半導体装置は、第１の半導体チップと第２の半導体チッ
プを接合して半導体チップの複合体を形成し、常法のＢ
ＧＡ（ボールグリッドアレイ）パッケージ型の半導体装
置の製造方法に従い、ダイボンディング、ワイヤボンデ
ィング、樹脂封止およびアウターボール付け工程を経て
最終製品となる。なお、このようにして製造された半導
体装置は、ＢＧＡパッケージ型の半導体装置であるた
め、リードフレームを用いたものと比較して小型化でき
るという利点がある。なお、配線基板であるインターポ
ーザに一方の半導体チップをダイボンディング後、実施
の形態１と同様にして他方の半導体チップを接合して上
記のようなＢＧＡパッケージ型の半導体装置を製造する
ことも可能である。
【００３４】また、図７は上述の実施の形態１の方法に
て接合された半導体チップの複合体により構成される半
導体装置の一例であり、図中、２２は封止樹脂、２６は
テープキャリアを示している。かかる半導体装置は、第
１の半導体チップと第２の半導体チップを接合して半導
体チップの複合体を形成し、常法のＴＣＰ（テープキャ
リアパッケージ）型の半導体装置の製造方法に従い、テ
ープキャリアのボンディング、樹脂封止工程を経て最終
製品となる。なお、かかる半導体装置は、ＴＣＰ型の半
導体装置であるため、リードフレームを用いたものと比
較して多ピン化が図れるという利点がある。さらに、テ
ープキャリアに一方の半導体チップをボンディング後、
上記実施の形態１と同様にして他方の半導体チップを接
合してＴＣＰ型の半導体装置を製造することも可能であ
る。
【００３５】
【発明の効果】この発明に係る半導体装置の製造方法
は、表面に複数の電極接続部を有する半導体チップ、配
線基板等から成る第１の配線基体の表面に絶縁保護膜を
形成する工程と、電極接続部の少なくとも一部が露出す
るよう絶縁保護膜に開口を設ける工程と、電極接続部の
露出部に導電性のバンプを形成する工程と、表面に複数
の電極接続部を有する半導体チップ、配線基板等から成
る第２の配線基体の表面に熱硬化性樹脂層を形成する工
程と、バンプと第２の配線基体の電極接続部とが相対す
るよう第１の配線基体と熱硬化性樹脂層が形成された第
２の配線基体を位置決めする工程と、位置決めされた第
１の配線基体と第２の配線基体を圧接し、バンプと第２
の配線基体の電極接続部を接触させる工程と、バンプと
第２の配線基体の電極接続部が接触した第１の配線基体
と第２の配線基体に対し加熱、加圧および超音波の印加
を行いバンプと第２の配線基体の電極接続部を接合させ
る工程とを備えたものであるため、バンプの位置が絶縁
保護膜の開口部の位置で決まり、接合時の加熱等により
バンプが溶融状態となってもバンプ位置がずれることが
なく、接合の位置精度の高い半導体装置の製造方法が実
現される。
【００３６】本発明にて用いられる熱硬化性樹脂層を、
位置決めされた第１の配線基体と第２の配線基体を圧接
し、バンプと第２の配線基体の電極接続部を接触させる
工程において、粘度が０．３〜１００Ｐａ・ｓの熱硬化
性樹脂にて構成した場合には、バンプと第２の配線基体
の電極接続部の圧接により熱硬化性樹脂が容易に接合部
から除去されるため、電気的接続部の信頼性が高い半導
体装置の製造方法が実現され好適である。また、熱硬化
性樹脂がエポキシ樹脂を主成分とする樹脂である場合に
は、バンプと第２の配線基体の電極接続部の圧接におい
て、圧接部からの流動除去性が良好で、信頼性の高い接
合部を有する半導体装置の製造方法が実現でき好適であ
る。さらに、絶縁保護膜がポリイミド樹脂を主成分とす
る樹脂である場合には、良好な耐熱性、絶縁性を有する
絶縁保護膜が得られるため、良好な絶縁性を有する半導
体装置の製造方法が実現でき好適である。
【００３７】本発明にて用いられるバンプをワイヤボン
ディング法にて形成した場合には、開口径よりも小径の
バンプが容易に形成でき、材料使用量を抑制できると共
にバンプ形成コストが低減できるため、半導体装置の製
造方法の低コスト化が実現される。また、かかるバンプ
を金を主成分とする金属にて構成した場合には、電気特
性が良好で、かつ、信頼性の高い接合部を有する半導体
装置の製造方法が得られ好適である。
【００３８】本発明にて用いられる接合後のバンプの外
径が絶縁保護膜の開口部の径よりも大きくなるよう、バ
ンプを第２の配線基体の電極接続部に接合させた場合に
は、絶縁保護膜の開口部により加熱および超音波印加に
より軟化したバンプのずれが抑制され、また超音波振動
等のエネルギーの一部が絶縁保護膜に吸収されることか
ら、接合時におけるバンプと第１の配線基体の電極接続
部の界面のダメージが低減され、信頼性の高い接合部を
有する半導体装置の製造方法が得られる。
【００３９】本発明にて用いられる第２の配線基体の電
極接続部がバンプを有した構成とした場合、接合後に配
線基体間の間隔が過度に狭くなることが防止でき、信頼
性の高い接合部を有する半導体装置の製造方法が得られ
る。
【図面の簡単な説明】
【図１】 本発明にかかる半導体装置の製造方法を示す
図である。
【図２】 本発明にかかる半導体装置の製造方法を示す
図である。
【図３】 本発明にかかる半導体装置の製造方法を示す
図である。
【図４】 本発明にかかる半導体装置の製造方法を用い
て作成された半導体装置の断面構成図である。
【図５】 本発明にかかる半導体装置の製造方法を用い
て作成された半導体装置の断面構成図である
【図６】 本発明にかかる半導体装置の製造方法を用い
て作成された半導体装置の断面構成図である
【図７】 本発明にかかる半導体装置の製造方法を用い
て作成された半導体装置の断面構成図である
【図８】 従来の半導体装置の製造方法を示す図であ
る。
【符号の説明】
１ 半導体ウエハ、２ 配線基板、３ バンプ、４ 電
極接続部、５ 絶縁保護膜、６ 絶縁保護膜の開口部、
７ 半導体チップ、８ ランド、９ 熱硬化性樹脂層、
１０ 吸着ヘッド、１１ 加熱ステージ、２１ アウタ
ーボール、２２ 封止樹脂、２３ リードフレーム、２
４ ワイヤ、２５ インターポーザ（配線基板）、２６
テープキャリア、３０ ロジックチップ、３１ バン
プ、３２ 樹脂組成物層、３３ メモリチップ、３４
バンプ、３５ 加熱ステージ、３６ 超音波振動が印加
可能なヘッド、３７ オーブン。
フロントページの続き (72)発明者 若宮 敬一郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 木村 通孝 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤岡 弘文 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F044 KK01 LL11 QQ02 RR18 5F061 AA01 BA03 CB02

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 表面に複数の電極接続部を有する半導体
    チップ、配線基板等から成る第１の配線基体の表面に絶
    縁保護膜を形成する工程と、 前記電極接続部の少なくとも一部が露出するよう前記絶
    縁保護膜に開口を設ける工程と、 前記電極接続部の露出部に導電性のバンプを形成する工
    程と、 表面に複数の電極接続部を有する半導体チップ、配線基
    板等から成る第２の配線基体の表面に熱硬化性樹脂層を
    形成する工程と、 前記バンプと前記第２の配線基体の電極接続部とが相対
    するよう前記第１の配線基体と前記熱硬化性樹脂層が形
    成された第２の配線基体を位置決めする工程と、 位置決めされた前記第１の配線基体と前記第２の配線基
    体を圧接し、前記バンプと前記第２の配線基体の電極接
    続部を接触させる工程と、 前記バンプと前記第２の配線基体の電極接続部が接触し
    た前記第１の配線基体と前記第２の配線基体に対し加
    熱、加圧および超音波の印加を行い前記バンプと前記第
    ２の配線基体の電極接続部を接合させる工程とを備えて
    なる半導体装置の製造方法。
  2. 【請求項２】 前記熱硬化性樹脂層は、前記位置決めさ
    れた前記第１の配線基体と前記第２の配線基体を圧接
    し、前記バンプと前記第２の配線基体の電極接続部を接
    触させる工程において、粘度が０．３〜１００Ｐａ・ｓ
    の熱硬化性樹脂にて構成されてなる請求項１に記載の半
    導体装置の製造方法。
  3. 【請求項３】 前記熱硬化性樹脂はエポキシ樹脂を主成
    分とする樹脂である請求項２に記載の半導体装置の製造
    方法。
  4. 【請求項４】 前記絶縁保護膜はポリイミド樹脂を主成
    分とする樹脂である請求項１から３のいずれかに記載の
    半導体装置の製造方法。
  5. 【請求項５】 前記バンプはワイヤボンディング法にて
    形成されてなる請求項１から４のいずれかに記載の半導
    体装置の製造方法。
  6. 【請求項６】 前記バンプは金を主成分とする金属にて
    構成されてなる請求項１から５のいずれかに記載の半導
    体装置の製造方法。
  7. 【請求項７】 前記接合後の前記バンプの外径が前記絶
    縁保護膜の開口部の径よりも大きくなるよう、前記バン
    プを前記第２の配線基体の電極接続部に接合させてなる
    請求項１から６のいずれかに記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記第２の配線基体の電極接続部がバン
    プを有して成る請求項１から７のいずれかに記載の半導
    体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2007103656A (ja) * 2005-10-04 2007-04-19 Denso Corp 半導体装置およびその製造方法
JP2012216838A (ja) * 2011-03-31 2012-11-08 Mitsubishi Chemicals Corp 三次元集積回路積層体

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103656A (ja) * 2005-10-04 2007-04-19 Denso Corp 半導体装置およびその製造方法
JP4645398B2 (ja) * 2005-10-04 2011-03-09 株式会社デンソー 半導体装置およびその製造方法
JP2012216838A (ja) * 2011-03-31 2012-11-08 Mitsubishi Chemicals Corp 三次元集積回路積層体

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