JP2003134397A - 光センサ回路 - Google Patents
光センサ回路Info
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Abstract
(57)【要約】
【目的】 画素として１００％の受光面を実現するとと
もに寄生容量を小さくし、また低照度時のＳＮ比を向上
させて充分な感度が得られる 【構成】 光検知時の入射光量に応じたセンサ電流を生
ずる光電変換素子と、その光電変換素子に流れるセンサ
電流を弱反転状態で対数特性をもって電圧信号に変換す
る第１のトランジスタと、その変換された電圧信号を増
幅する第２のトランジスタと、その増幅された電圧信号
を出力させる第３のトランジスタとからなり、光検知に
先がけて第１のトランジスタのドレイン電圧を定常より
も低い値に切り換えて光電変換素子の寄生容量の残留電
荷を放電させて初期化するようにした光センサ回路にあ
って、光電変換素子を光導電膜によって形成する。
もに寄生容量を小さくし、また低照度時のＳＮ比を向上
させて充分な感度が得られる 【構成】 光検知時の入射光量に応じたセンサ電流を生
ずる光電変換素子と、その光電変換素子に流れるセンサ
電流を弱反転状態で対数特性をもって電圧信号に変換す
る第１のトランジスタと、その変換された電圧信号を増
幅する第２のトランジスタと、その増幅された電圧信号
を出力させる第３のトランジスタとからなり、光検知に
先がけて第１のトランジスタのドレイン電圧を定常より
も低い値に切り換えて光電変換素子の寄生容量の残留電
荷を放電させて初期化するようにした光センサ回路にあ
って、光電変換素子を光導電膜によって形成する。
Description
【０００１】
【産業上の利用分野】本発明は、イメージセンサの画素
単位に用いられる光センサ回路に関する。
単位に用いられる光センサ回路に関する。
【０００２】
【従来の技術】従来、イメージセンサの画素単位に用い
られる光センサ回路として、ダイナミックレンジを広げ
るべく、トランジスタのサブスレッショルド領域の特性
を利用し、そのトランジスタのゲート電圧を固定して、
光検知時の入射光量に応じてフォトダイオードに流れる
センサ電流を弱反転状態で対数特性をもって電圧信号に
変換するようにしたものが開発されている。
られる光センサ回路として、ダイナミックレンジを広げ
るべく、トランジスタのサブスレッショルド領域の特性
を利用し、そのトランジスタのゲート電圧を固定して、
光検知時の入射光量に応じてフォトダイオードに流れる
センサ電流を弱反転状態で対数特性をもって電圧信号に
変換するようにしたものが開発されている。
【０００３】そして、その対数変換特性をもった光セン
サ回路にあって、フォトダイオードの寄生容量の残留電
荷に起因する残像を抑制するべく、光検知に先がけて対
数変換用のトランジスタのドレイン電圧を定常よりも低
い値に切り換えて寄生容量の残留電荷を放出させて初期
化する手段をとるようにしたものが開発されている（特
開平１１−１７４４７６号公報参照）。
サ回路にあって、フォトダイオードの寄生容量の残留電
荷に起因する残像を抑制するべく、光検知に先がけて対
数変換用のトランジスタのドレイン電圧を定常よりも低
い値に切り換えて寄生容量の残留電荷を放出させて初期
化する手段をとるようにしたものが開発されている（特
開平１１−１７４４７６号公報参照）。
【０００４】また、従来、対数変換特性をもった光セン
サ回路にあって、残像を抑制するために、光検知に先が
けて対数変換用のトランジスタのゲート電圧を定常より
も低い値に切り換えて寄生容量の残留電荷を放出させて
初期化する手段をとるようにしたものがある。
サ回路にあって、残像を抑制するために、光検知に先が
けて対数変換用のトランジスタのゲート電圧を定常より
も低い値に切り換えて寄生容量の残留電荷を放出させて
初期化する手段をとるようにしたものがある。
【０００５】そして、このようなゲート電圧の切換えに
よる初期化手段をとるようにした光センサ回路にあっ
て、半導体基板に対数変換用のトランジスタ、増幅用の
トランジスタおよび画素選択用の出力トランジスタを配
線とともに集積化した半導体構造の表面に光導電膜から
なる光電変換部を形成するようにしたものが開発されて
いる（特開２０００−８３１９８公報参照）。
よる初期化手段をとるようにした光センサ回路にあっ
て、半導体基板に対数変換用のトランジスタ、増幅用の
トランジスタおよび画素選択用の出力トランジスタを配
線とともに集積化した半導体構造の表面に光導電膜から
なる光電変換部を形成するようにしたものが開発されて
いる（特開２０００−８３１９８公報参照）。
【０００６】
【発明が解決しようとする課題】解決しようとする問題
点は、入射光量に応じてフォトダイオードに流れるセン
サ電流をトランジスタのサブスレッショルド領域を利用
した弱反転状態で対数特性をもって電圧信号に変換する
ようにした光センサ回路にあって、イメージセンサの画
素サイズを小さくしようとすると光センサ回路における
フォトダイオードの受光面を小さくしなければならなく
なり、そのために受光率が低下して感度が悪くなってし
まうことである。
点は、入射光量に応じてフォトダイオードに流れるセン
サ電流をトランジスタのサブスレッショルド領域を利用
した弱反転状態で対数特性をもって電圧信号に変換する
ようにした光センサ回路にあって、イメージセンサの画
素サイズを小さくしようとすると光センサ回路における
フォトダイオードの受光面を小さくしなければならなく
なり、そのために受光率が低下して感度が悪くなってし
まうことである。
【０００７】また、感度を上げるためにフォトダイオー
ドの受光面を大きくすると、画素サイズが大きくなって
しまうとともに、その寄生容量も大きくなって、結果と
して感度の向上にはつながらないという問題がある。
ドの受光面を大きくすると、画素サイズが大きくなって
しまうとともに、その寄生容量も大きくなって、結果と
して感度の向上にはつながらないという問題がある。
【０００８】すなわち、フォトダイオードの寄生容量に
充電された電荷が放電しきると、それ以上の感度で光検
知を行うことができなくなり、ダイナミックレンジが狭
くなってしまう。
充電された電荷が放電しきると、それ以上の感度で光検
知を行うことができなくなり、ダイナミックレンジが狭
くなってしまう。
【０００９】また、このような対数出力特性をもった光
センサ回路では、低照度時のＳＮ比が悪いという問題が
ある。
センサ回路では、低照度時のＳＮ比が悪いという問題が
ある。
【００１０】
【課題を解決するための手段】本発明は、光検知時の入
射光量に応じたセンサ電流を生ずる光電変換素子と、そ
の光電変換素子に流れるセンサ電流を弱反転状態で対数
特性をもって電圧信号に変換する第１のトランジスタ
と、その変換された電圧信号を増幅する第２のトランジ
スタと、その増幅された電圧信号を出力させる第３のト
ランジスタとからなり、光検知に先がけて第１のトラン
ジスタのドレイン電圧を定常よりも低い値に切り換えて
光電変換素子の寄生容量の残留電荷を放電させて初期化
するようにした光センサ回路にあって、画素として１０
０％の受光面を実現するとともに寄生容量を小さくし、
また低照度時のＳＮ比を向上させて充分な感度が得られ
るようにするべく、光電変換素子を光導電膜とするよう
にしている。
射光量に応じたセンサ電流を生ずる光電変換素子と、そ
の光電変換素子に流れるセンサ電流を弱反転状態で対数
特性をもって電圧信号に変換する第１のトランジスタ
と、その変換された電圧信号を増幅する第２のトランジ
スタと、その増幅された電圧信号を出力させる第３のト
ランジスタとからなり、光検知に先がけて第１のトラン
ジスタのドレイン電圧を定常よりも低い値に切り換えて
光電変換素子の寄生容量の残留電荷を放電させて初期化
するようにした光センサ回路にあって、画素として１０
０％の受光面を実現するとともに寄生容量を小さくし、
また低照度時のＳＮ比を向上させて充分な感度が得られ
るようにするべく、光電変換素子を光導電膜とするよう
にしている。
【００１１】具体的には、半導体基板に第１ないし第３
の各トランジスタを配線とともに集積化して組み込んだ
半導体構造としたうえで、その半導体構造の表面に光電
変換素子としての光導電膜を形成するようにしている。
の各トランジスタを配線とともに集積化して組み込んだ
半導体構造としたうえで、その半導体構造の表面に光電
変換素子としての光導電膜を形成するようにしている。
【００１２】
【実施例】図１は、本発明による光センサ回路の基本的
な回路構成を示している。
な回路構成を示している。
【００１３】その光センサ回路は、入射光Ｌｓの光量に
応じたセンサ電流を生ずる光電変換素子ＬＥと、その光
電変換素子ＬＥに流れるセンサ電流を弱反転状態で対数
特性をもって電圧信号Ｖｐｄに変換するトランジスタＱ
１と、その変換された電圧信号Ｖｐｄをハイインピーダ
ンスをもって増幅するトランジスタＱ２と、画信号読出
し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏ
を出力するトランジスタＱ３とによって構成されてい
る。図中、Ｃは光電変換素子ＬＥの接合容量、配線容量
などからなる寄生容量である。
応じたセンサ電流を生ずる光電変換素子ＬＥと、その光
電変換素子ＬＥに流れるセンサ電流を弱反転状態で対数
特性をもって電圧信号Ｖｐｄに変換するトランジスタＱ
１と、その変換された電圧信号Ｖｐｄをハイインピーダ
ンスをもって増幅するトランジスタＱ２と、画信号読出
し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏ
を出力するトランジスタＱ３とによって構成されてい
る。図中、Ｃは光電変換素子ＬＥの接合容量、配線容量
などからなる寄生容量である。
【００１４】そして、光電変換素子ＬＥによる光検知に
先がけて、トランジスタＱ１のドレイン電圧ＶＤを所定
時間だけ定常よりも低い値に切り換えて、寄生容量Ｃに
蓄積された残留電荷を放電させて初期化する電圧切換回
路１１が設けられている。
先がけて、トランジスタＱ１のドレイン電圧ＶＤを所定
時間だけ定常よりも低い値に切り換えて、寄生容量Ｃに
蓄積された残留電荷を放電させて初期化する電圧切換回
路１１が設けられている。
【００１５】図２は、その光センサ回路における各部信
号のタイムチャートを示している。ここで、ｔ１は初期
化のタイミングを、ｔ２は光検知のタイミングを示して
いる。トランジスタＱ１のドレイン電圧ＶＤを定常値
（ハイレベルＨ）から低い電圧（ローレベルＬ）に切り
換える所定時間ｔｍとしては、例えば１画素分の読出し
速度が１００ｎｓｅｃ程度の場合に５μｓｅｃ程度に設
定される。図中、Ｔは光電変換素子ＬＥの寄生容量Ｃの
蓄積期間を示しており、その蓄積期間ＴはＮＴＳＣ信号
の場合１／３０ｓｅｃ（または１／６０ｓｅｃ）程度と
なる。
号のタイムチャートを示している。ここで、ｔ１は初期
化のタイミングを、ｔ２は光検知のタイミングを示して
いる。トランジスタＱ１のドレイン電圧ＶＤを定常値
（ハイレベルＨ）から低い電圧（ローレベルＬ）に切り
換える所定時間ｔｍとしては、例えば１画素分の読出し
速度が１００ｎｓｅｃ程度の場合に５μｓｅｃ程度に設
定される。図中、Ｔは光電変換素子ＬＥの寄生容量Ｃの
蓄積期間を示しており、その蓄積期間ＴはＮＴＳＣ信号
の場合１／３０ｓｅｃ（または１／６０ｓｅｃ）程度と
なる。
【００１６】このような光センサ回路にあっては、図３
に示すように、入射光量に応じて光電変換素子ＬＥに流
れるセンサ電流が多いときには対数出力特性を示すが、
センサ電流が少ないときには光電変換素子ＬＥの寄生容
量Ｃの充電に応答遅れを生じてほぼ線形の非対数出力特
性を示すようになっている。図中、ＷＡは非対数応答領
域を示し、ＷＢは対数応答領域を示している。
に示すように、入射光量に応じて光電変換素子ＬＥに流
れるセンサ電流が多いときには対数出力特性を示すが、
センサ電流が少ないときには光電変換素子ＬＥの寄生容
量Ｃの充電に応答遅れを生じてほぼ線形の非対数出力特
性を示すようになっている。図中、ＷＡは非対数応答領
域を示し、ＷＢは対数応答領域を示している。
【００１７】トランジスタＱ１の対数動作としては、以
下のとおりである。
下のとおりである。
【００１８】いま、トランジスタＱ１のゲート電圧ＶＧ
を一定に固定して、トランジスタＱ１を弱反転状態で動
作させると、入射光Ｌｓによって生じた電荷がトランジ
スタＱ１のサブスレッショルド領域でドレインＤに排出
されるため、図４に示すように、完全な対数出力特性を
示すようになる。
を一定に固定して、トランジスタＱ１を弱反転状態で動
作させると、入射光Ｌｓによって生じた電荷がトランジ
スタＱ１のサブスレッショルド領域でドレインＤに排出
されるため、図４に示すように、完全な対数出力特性を
示すようになる。
【００１９】図５は、そのときのトランジスタＱ１の入
射光Ｌｓの光量に応じて生じた電荷ｑの流れによる動作
状態を模擬的に示している。
射光Ｌｓの光量に応じて生じた電荷ｑの流れによる動作
状態を模擬的に示している。
【００２０】このようなものでは、入射光量が少ない場
合、トランジスタＱ１の抵抗値は対数的に上昇するため
に電荷の放電速度が遅くなり、残留電荷による容量性の
残像が生じてしまう。その場合、暗い背景に動く輝点が
あると尾を引く現象が顕著となる。
合、トランジスタＱ１の抵抗値は対数的に上昇するため
に電荷の放電速度が遅くなり、残留電荷による容量性の
残像が生じてしまう。その場合、暗い背景に動く輝点が
あると尾を引く現象が顕著となる。
【００２１】図４の特性にあって、Ａは明から暗になっ
たときに残像が生じやすい領域を示している。
たときに残像が生じやすい領域を示している。
【００２２】そこで、光検知に先がけて、周期的にトラ
ンジスタＱ１のドレイン電圧ＶＤを定常よりも低い値に
切り換えて光電変換素子ＬＥの寄生容量Ｃに電荷を注入
させるようにすると、残留電荷の上に大量の新たな電荷
が注入されることになる。
ンジスタＱ１のドレイン電圧ＶＤを定常よりも低い値に
切り換えて光電変換素子ＬＥの寄生容量Ｃに電荷を注入
させるようにすると、残留電荷の上に大量の新たな電荷
が注入されることになる。
【００２３】図６は、そのときのトランジスタＱ１にお
ける電荷ｑの流れによる動作状態を模擬的に示してい
る。
ける電荷ｑの流れによる動作状態を模擬的に示してい
る。
【００２４】そして、寄生容量Ｃに蓄積された残留電荷
を放電させて初期化を行わせた後、ドレイン電圧ＶＤを
もとの定常値に戻すと、その時点から直ちに入射光Ｌｓ
の光量に応じた電荷の蓄積が行われて、残像の発生が抑
制されることになる。
を放電させて初期化を行わせた後、ドレイン電圧ＶＤを
もとの定常値に戻すと、その時点から直ちに入射光Ｌｓ
の光量に応じた電荷の蓄積が行われて、残像の発生が抑
制されることになる。
【００２５】そのとき、図３に示す特性にあって、入射
光量の少ないＷＡの領域では対数特性が失われるが、残
像が生ずることがなくなる。
光量の少ないＷＡの領域では対数特性が失われるが、残
像が生ずることがなくなる。
【００２６】このような光センサ回路は、従来の対数変
換特性をもった光センサ回路にあって、光検知に先がけ
て対数変換用のトランジスタのドレイン電圧を定常より
も低い値に切り換える初期化手段をとるようにしたもの
と同じである。
換特性をもった光センサ回路にあって、光検知に先がけ
て対数変換用のトランジスタのドレイン電圧を定常より
も低い値に切り換える初期化手段をとるようにしたもの
と同じである。
【００２７】図７は、このような光センサ回路を画素単
位として、画素をマトリクス状に複数配設して、各画素
のセンサ信号Ｖｏの時系列的な読出し走査を行わせるよ
うにしたイメージセンサの構成例を示している。
位として、画素をマトリクス状に複数配設して、各画素
のセンサ信号Ｖｏの時系列的な読出し走査を行わせるよ
うにしたイメージセンサの構成例を示している。
【００２８】そのイメージセンサは、その基本的な構成
が、例えば、Ｄ１１〜Ｄ４４からなる４×４の画素をマ
トリクス状に配設して、各１ライン分の画素列を画素列
選択回路１から順次出力される選択信号ＬＳ１〜ＬＳ４
によって選択し、その選択された画素列における各画素
を、画素選択回路２から順次出力される選択信号ＤＳ１
〜ＤＳ４によって制御スイッチ群３における各対応する
スイッチＳＷ１〜ＳＷ４が逐次オン状態にされることに
よって各画素のセンサ信号Ｖｏが時系列的に読み出され
るようになっている。図中、４は各画素における前記ト
ランジスタＱ１のゲート電圧ＶＧ用電源であり、６はド
レイン電圧ＶＤ用電源である。
が、例えば、Ｄ１１〜Ｄ４４からなる４×４の画素をマ
トリクス状に配設して、各１ライン分の画素列を画素列
選択回路１から順次出力される選択信号ＬＳ１〜ＬＳ４
によって選択し、その選択された画素列における各画素
を、画素選択回路２から順次出力される選択信号ＤＳ１
〜ＤＳ４によって制御スイッチ群３における各対応する
スイッチＳＷ１〜ＳＷ４が逐次オン状態にされることに
よって各画素のセンサ信号Ｖｏが時系列的に読み出され
るようになっている。図中、４は各画素における前記ト
ランジスタＱ１のゲート電圧ＶＧ用電源であり、６はド
レイン電圧ＶＤ用電源である。
【００２９】そして、このようなイメージセンサにあっ
て、各１ライン分の画素列の選択に際して、その選択さ
れた画素列における各画素の前記トランジスタＱ１のド
レイン電圧ＶＤを所定のタイミングをもって定常時のハ
イレベルＨおよび初期化時のローレベルＬに切り換える
電圧切換回路５が設けられている。
て、各１ライン分の画素列の選択に際して、その選択さ
れた画素列における各画素の前記トランジスタＱ１のド
レイン電圧ＶＤを所定のタイミングをもって定常時のハ
イレベルＨおよび初期化時のローレベルＬに切り換える
電圧切換回路５が設けられている。
【００３０】このように構成されたイメージセンサの動
作について、図８に示す各部信号のタイムチャートとと
もに、以下説明をする。
作について、図８に示す各部信号のタイムチャートとと
もに、以下説明をする。
【００３１】まず、画素列選択信号ＬＳＩがハイレベル
Ｈになると、それに対応するＤ１１，Ｄ１２，Ｄ１３，
Ｄ１４からなる第１の画素列が選択される。そして、Ｌ
Ｓ１がハイレベルＨになっている一定期間Ｔ１のあいだ
画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになっ
て、各画素Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４のセンサ信
号Ｖｏが順次読み出される。
Ｈになると、それに対応するＤ１１，Ｄ１２，Ｄ１３，
Ｄ１４からなる第１の画素列が選択される。そして、Ｌ
Ｓ１がハイレベルＨになっている一定期間Ｔ１のあいだ
画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになっ
て、各画素Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４のセンサ信
号Ｖｏが順次読み出される。
【００３２】次いで、画素列選択信号ＬＳ１がローレベ
ルＬになった時点で次のＬＳ２がハイレベルＨになる
と、それに対応するＤ２１，Ｄ２２，Ｄ２３，Ｄ２４か
らなる第２の画素列が選択される。そして、ＬＳ２がハ
イレベルＨになっている一定期間Ｔ１のあいだ画素選択
信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画
素Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４のセンサ信号Ｖｏが
順次読み出される。
ルＬになった時点で次のＬＳ２がハイレベルＨになる
と、それに対応するＤ２１，Ｄ２２，Ｄ２３，Ｄ２４か
らなる第２の画素列が選択される。そして、ＬＳ２がハ
イレベルＨになっている一定期間Ｔ１のあいだ画素選択
信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画
素Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４のセンサ信号Ｖｏが
順次読み出される。
【００３３】以下同様に、画素列選択信号ＬＳ３および
ＬＳ４が連続的にハイレベルＨになって各対応する第３
および第４の画素列が順次選択され、ＬＳ３およびＬＳ
４がそれぞれハイレベルＨになっている一定期間Ｔ１の
あいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨ
になって、各画素Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４およ
びＤ４１，Ｄ４２，Ｄ４３，Ｄ４４のセンサ信号Ｖｏが
順次読み出される。
ＬＳ４が連続的にハイレベルＨになって各対応する第３
および第４の画素列が順次選択され、ＬＳ３およびＬＳ
４がそれぞれハイレベルＨになっている一定期間Ｔ１の
あいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨ
になって、各画素Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４およ
びＤ４１，Ｄ４２，Ｄ４３，Ｄ４４のセンサ信号Ｖｏが
順次読み出される。
【００３４】また、画素列選択信号ＬＳ１がＴ１期間後
にローレベルＬに立ち下がった時点で、そのとき選択さ
れている第１の画素列における各画素Ｄ１１，Ｄ１２，
Ｄ１３，Ｄ１４のドレイン電圧ＶＤ１をそれまでのハイ
レベルＨからローレベルＬに所定時間Ｔ２のあいだ切り
換えることによって各画素の初期化が行われ、１サイク
ル期間Ｔ３の経過後に行われる次サイクルにおけるセン
サ信号Ｖｏの読出しにそなえる。
にローレベルＬに立ち下がった時点で、そのとき選択さ
れている第１の画素列における各画素Ｄ１１，Ｄ１２，
Ｄ１３，Ｄ１４のドレイン電圧ＶＤ１をそれまでのハイ
レベルＨからローレベルＬに所定時間Ｔ２のあいだ切り
換えることによって各画素の初期化が行われ、１サイク
ル期間Ｔ３の経過後に行われる次サイクルにおけるセン
サ信号Ｖｏの読出しにそなえる。
【００３５】次いで、画素列選択信号ＬＳ２がＴ１期間
後にローレベルＬに立ち下がった時点で、そのとき選択
されている第２の画素列における各画素Ｄ２１，Ｄ２
２，Ｄ２３，Ｄ２４のドレイン電圧ＶＤ１をそれまでの
ハイレベルＨからローレベルＬに所定時間Ｔ２のあいだ
切り換えることによって各画素の初期化が行われ、１サ
イクル期間Ｔ３の経過後に行われる次サイクルにおける
センサ信号Ｖｏの読出しにそなえる。
後にローレベルＬに立ち下がった時点で、そのとき選択
されている第２の画素列における各画素Ｄ２１，Ｄ２
２，Ｄ２３，Ｄ２４のドレイン電圧ＶＤ１をそれまでの
ハイレベルＨからローレベルＬに所定時間Ｔ２のあいだ
切り換えることによって各画素の初期化が行われ、１サ
イクル期間Ｔ３の経過後に行われる次サイクルにおける
センサ信号Ｖｏの読出しにそなえる。
【００３６】以下同様に、画素列選択信号ＬＳ３および
ＬＳ４がそれぞれＴ１期間後にローレベルＬに立ち下が
った時点で、そのとき選択されている第３および第４の
画素列にそれぞれ対応するドレイン電圧ＶＤ３をローレ
ベルＬに切り換えて各画素の初期化が行われ、１サイク
ル期間Ｔ３の経過後に行われる次サイクルにおけるセン
サ信号Ｖｏの読出しにそなえる。
ＬＳ４がそれぞれＴ１期間後にローレベルＬに立ち下が
った時点で、そのとき選択されている第３および第４の
画素列にそれぞれ対応するドレイン電圧ＶＤ３をローレ
ベルＬに切り換えて各画素の初期化が行われ、１サイク
ル期間Ｔ３の経過後に行われる次サイクルにおけるセン
サ信号Ｖｏの読出しにそなえる。
【００３７】なお、ここでは画素列選択信号ＬＳＸ（Ｘ
＝１〜４）がＴ１期間後にローレベルＬに立ち下がった
時点でドレイン電圧ＶＤＸをローレベルＬに切り換えて
初期化を行わせるようにしているが、その初期化のタイ
ミングは画素列選択信号ＬＳＸがローレベルＬ状態にあ
る画素列選択の休止期間Ｔ４中であればよい。
＝１〜４）がＴ１期間後にローレベルＬに立ち下がった
時点でドレイン電圧ＶＤＸをローレベルＬに切り換えて
初期化を行わせるようにしているが、その初期化のタイ
ミングは画素列選択信号ＬＳＸがローレベルＬ状態にあ
る画素列選択の休止期間Ｔ４中であればよい。
【００３８】以上のような各部信号の発生のタイミング
は、図示しないＥＣＵの制御下で画素列選択回路１、画
素選択回路２および電圧切換回路５の駆動を行わせるこ
とによって決定されるようになっている。
は、図示しないＥＣＵの制御下で画素列選択回路１、画
素選択回路２および電圧切換回路５の駆動を行わせるこ
とによって決定されるようになっている。
【００３９】このように、各画素のセンサ信号Ｖｏの読
出し走査に応じた適切なタイミングをもって各画素の初
期化を行わせることによって、イメージセンサ全体とし
ての蓄積時間の過不足を低減できるようになる。
出し走査に応じた適切なタイミングをもって各画素の初
期化を行わせることによって、イメージセンサ全体とし
ての蓄積時間の過不足を低減できるようになる。
【００４０】そして、残像がなく、ダイナミックレンジ
の広い対数出力特性をもったイメージセンサが実現でき
るようになる。
の広い対数出力特性をもったイメージセンサが実現でき
るようになる。
【００４１】本発明は、図１に示す光センサ回路におけ
るトランジスタＱ１〜Ｑ３および光電変換素子ＬＥから
なる回路部分を配線とともに半導体基板に集積化して組
み込んだ半導体構造とするに際して、その半導体構造の
表面に光電変換素子ＬＥとしての光導電膜を形成するよ
うにしている。
るトランジスタＱ１〜Ｑ３および光電変換素子ＬＥから
なる回路部分を配線とともに半導体基板に集積化して組
み込んだ半導体構造とするに際して、その半導体構造の
表面に光電変換素子ＬＥとしての光導電膜を形成するよ
うにしている。
【００４２】図９は、本発明による光センサ回路の半導
体構造の一例を示している。
体構造の一例を示している。
【００４３】ここでは、シリコン基板９１に図１に示す
光センサ回路におけるトランジスタＱ１〜Ｑ３からなる
回路部分を配線とともにＣＭＯＳプロセスによって形成
したうえで、その上に平坦化のための絶縁膜９５を介し
てＭｏまたはＷなどの高融点金属材料で画素電極９６を
形成する。そして、その上にプラズマＣＶＤなどの成膜
プロセスによって水素化アモルファスシリコン（ａ−Ｓ
ｉ：Ｈ）などからなる光導電膜９７を形成し、さらにそ
の上にＩＴＯ等の透明電極９８を形成するようにしてい
る。
光センサ回路におけるトランジスタＱ１〜Ｑ３からなる
回路部分を配線とともにＣＭＯＳプロセスによって形成
したうえで、その上に平坦化のための絶縁膜９５を介し
てＭｏまたはＷなどの高融点金属材料で画素電極９６を
形成する。そして、その上にプラズマＣＶＤなどの成膜
プロセスによって水素化アモルファスシリコン（ａ−Ｓ
ｉ：Ｈ）などからなる光導電膜９７を形成し、さらにそ
の上にＩＴＯ等の透明電極９８を形成するようにしてい
る。
【００４４】トランジスタＱ１〜Ｑ３の回路部分として
は、具体的に、シリコン基板９１内にｐ型ウエル９２を
形成したうえで、ＭＯＳトランジスタのゲートとなるポ
リシリコン層９４ａ，９４ｂを形成し、これらポリシリ
コン層９４ａ，９４ｂをマスクとしてｐ型ウエル９２の
上面に複数のｎ型シリコン層９３ａ〜９３ｄを形成する
ことによって製造される。
は、具体的に、シリコン基板９１内にｐ型ウエル９２を
形成したうえで、ＭＯＳトランジスタのゲートとなるポ
リシリコン層９４ａ，９４ｂを形成し、これらポリシリ
コン層９４ａ，９４ｂをマスクとしてｐ型ウエル９２の
上面に複数のｎ型シリコン層９３ａ〜９３ｄを形成する
ことによって製造される。
【００４５】そして、ｎ型シリコン層９３ａがドレイン
Ｄとなって図示しない配線を介してドレイン電圧ＶＤが
供給され、ポリシリコン層９４ａがゲートＧとなって図
示しない配線を介してゲート電圧ＶＧが供給され、ｎ型
シリコン層９３ｂがソースＳとなり、それによりエンハ
ンスメント型ｎチャンネルのＭＯＳトランジスタＱ１が
構成されている。また、ｎ型シリコン層９３ｃがドレイ
ンＤとなって図示しない配線およびこの図に現われない
ＭＯＳトランジスタＱ３を介してＶｄｄ電圧が供給さ
れ、ポリシリコン層９４ｂがゲートＧとなり、ｎ型シリ
コン層９３ｄがソースＳとなって図示しない配線を介し
てＧＮＤ接続され、それによりエンハンスメント型ｎチ
ャンネルのＭＯＳトランジスタＱ２が構成されている。
ここでは図示されないエンハンスメント型ｎチャンネル
のＭＯＳトランジスタＱ３にあっても同様に構成されて
いる。
Ｄとなって図示しない配線を介してドレイン電圧ＶＤが
供給され、ポリシリコン層９４ａがゲートＧとなって図
示しない配線を介してゲート電圧ＶＧが供給され、ｎ型
シリコン層９３ｂがソースＳとなり、それによりエンハ
ンスメント型ｎチャンネルのＭＯＳトランジスタＱ１が
構成されている。また、ｎ型シリコン層９３ｃがドレイ
ンＤとなって図示しない配線およびこの図に現われない
ＭＯＳトランジスタＱ３を介してＶｄｄ電圧が供給さ
れ、ポリシリコン層９４ｂがゲートＧとなり、ｎ型シリ
コン層９３ｄがソースＳとなって図示しない配線を介し
てＧＮＤ接続され、それによりエンハンスメント型ｎチ
ャンネルのＭＯＳトランジスタＱ２が構成されている。
ここでは図示されないエンハンスメント型ｎチャンネル
のＭＯＳトランジスタＱ３にあっても同様に構成されて
いる。
【００４６】このように構成された半導体構造による光
センサ回路にあっては、光導電膜９７の容量、ｎ型シリ
コン層９３ｂの容量、ポリシリコン層９４ｂの容量およ
び配線容量が図１に示す光センサ回路における寄生容量
Ｃとなる。実際には、光導電膜９７の容量が大きく、支
配的となる。
センサ回路にあっては、光導電膜９７の容量、ｎ型シリ
コン層９３ｂの容量、ポリシリコン層９４ｂの容量およ
び配線容量が図１に示す光センサ回路における寄生容量
Ｃとなる。実際には、光導電膜９７の容量が大きく、支
配的となる。
【００４７】このような構成によれば、光導電膜９７が
画素単位となる半導体構造の表面全体に形成されるため
に、受光率はほぼ１００％となり、入射光Ｌｓに対して
充分なセンサ電流を生じさせることができるようにな
り、センサ信号のＳＮ比が高くなる。
画素単位となる半導体構造の表面全体に形成されるため
に、受光率はほぼ１００％となり、入射光Ｌｓに対して
充分なセンサ電流を生じさせることができるようにな
り、センサ信号のＳＮ比が高くなる。
【００４８】また、光導電膜９７の容量はサイズに比例
して大きくなるが、光導電膜９７によるセンサ電流もサ
イズに比例して増加するために、光導電膜９７のみを考
えれば感度はあまり変わらない。しかし、光導電膜９７
の容量に対するその他の部分の容量は増えないので、光
導電膜９７の容量の割合が従来のフォトダイオードを用
いた場合に比較して大きくなる。そのため、光センサ回
路におけるトータルとしての検出感度は従来に比べて向
上する。
して大きくなるが、光導電膜９７によるセンサ電流もサ
イズに比例して増加するために、光導電膜９７のみを考
えれば感度はあまり変わらない。しかし、光導電膜９７
の容量に対するその他の部分の容量は増えないので、光
導電膜９７の容量の割合が従来のフォトダイオードを用
いた場合に比較して大きくなる。そのため、光センサ回
路におけるトータルとしての検出感度は従来に比べて向
上する。
【００４９】さらに、構造的にみた場合、シリコン基板
９１にトランジスタＱ１〜Ｑ３からなる回路部分を配線
とともに形成した半導体構造の表面に光導電膜９７を形
成すればよいために、それらＭＯＳトランジスタおよび
関連配線の設計の自由度が高くなり、より一層の小形化
が可能になる。
９１にトランジスタＱ１〜Ｑ３からなる回路部分を配線
とともに形成した半導体構造の表面に光導電膜９７を形
成すればよいために、それらＭＯＳトランジスタおよび
関連配線の設計の自由度が高くなり、より一層の小形化
が可能になる。
【００５０】
【発明の効果】以上、本発明は、光検知時の入射光量に
応じたセンサ電流を生ずる光電変換素子と、その光電変
換素子に流れるセンサ電流を弱反転状態で対数特性をも
って電圧信号に変換する第１のトランジスタと、その変
換された電圧信号を増幅する第２のトランジスタと、そ
の増幅された電圧信号を出力させる第３のトランジスタ
とからなり、光検知に先がけて第１のトランジスタのド
レイン電圧を定常よりも低い値に切り換えて光電変換素
子の寄生容量の残留電荷を放電させて初期化するように
した光センサ回路にあって、光電変換素子を光導電膜と
することにより、画素として１００％の受光面を実現す
るとともに寄生容量を小さくし、また低照度時のＳＮ比
を向上させて充分な感度が得られるという利点を有して
いる。
応じたセンサ電流を生ずる光電変換素子と、その光電変
換素子に流れるセンサ電流を弱反転状態で対数特性をも
って電圧信号に変換する第１のトランジスタと、その変
換された電圧信号を増幅する第２のトランジスタと、そ
の増幅された電圧信号を出力させる第３のトランジスタ
とからなり、光検知に先がけて第１のトランジスタのド
レイン電圧を定常よりも低い値に切り換えて光電変換素
子の寄生容量の残留電荷を放電させて初期化するように
した光センサ回路にあって、光電変換素子を光導電膜と
することにより、画素として１００％の受光面を実現す
るとともに寄生容量を小さくし、また低照度時のＳＮ比
を向上させて充分な感度が得られるという利点を有して
いる。
【図１】本発明による光センサ回路の基本的な構成を示
す電気回路図である。
す電気回路図である。
【図２】その光センサ回路における各部信号のタイムチ
ャートである。
ャートである。
【図３】その光センサ回路の光電変換素子に流れるセン
サ電流に対するセンサ信号の出力特性を示す図である。
サ電流に対するセンサ信号の出力特性を示す図である。
【図４】その光センサ回路における初期化を行わせない
ときの出力特性を示す図である。
ときの出力特性を示す図である。
【図５】その光センサ回路における初期化を行わせない
ときの対数変換用のトランジスタの入射光量に応じた電
荷の流れによる動作状態を模擬的に示す図である。
ときの対数変換用のトランジスタの入射光量に応じた電
荷の流れによる動作状態を模擬的に示す図である。
【図６】その光センサ回路における初期化を行わせたと
きの対数変換用のトランジスタの入射光量に応じた電荷
の流れによる動作状態を模擬的に示す図である。
きの対数変換用のトランジスタの入射光量に応じた電荷
の流れによる動作状態を模擬的に示す図である。
【図７】その光センサ回路を画素単位に用いたイメージ
センサの構成例を示すブロック図である。
センサの構成例を示すブロック図である。
【図８】そのイメージセンサにおける各部信号のタイム
チャートである。
チャートである。
【図９】本発明による光センサ回路の半導体構造の一例
を示す正断面図である。
を示す正断面図である。
Ｑ１ 対数特性変換用トランジスタ
Ｑ２ 増幅用トランジスタ
Ｑ３ 出力用トランジスタ
ＬＥ 光電変換素子
Ｃ 寄生容量
９１ シリコン基板
９５ 絶縁膜
９６ 画素電極
９７ 光導電膜
９８ 透明電極
フロントページの続き
(72)発明者 武部 克彦
埼玉県狭山市新狭山１丁目10番地１ ホン
ダエンジニアリング株式会社内
Ｆターム(参考） 4M118 AA02 AA05 AB01 BA14 CA02
CA15 DD20 FA06 FA19 FA42
5C024 AX01 CX41 GX02 GX16
5F049 MB05 NB03 PA05 RA02 RA06
SE04 SE05 SS03 UA05 UA20
Claims (2)
- 【請求項１】 光検知時の入射光量に応じたセンサ電流
を生ずる光電変換素子と、その光電変換素子に流れるセ
ンサ電流を弱反転状態で対数特性をもって電圧信号に変
換する第１のトランジスタと、その変換された電圧信号
を増幅する第２のトランジスタと、その増幅された電圧
信号を出力させる第３のトランジスタとからなり、光検
知に先がけて第１のトランジスタのドレイン電圧を定常
よりも低い値に切り換えて光電変換素子の寄生容量の残
留電荷を放電させて初期化するようにした光センサ回路
であって、光電変換素子を光導電膜としたことを特徴と
する光センサ回路。 - 【請求項２】 半導体基板に第１ないし第３の各トラン
ジスタを配線とともに集積化して組み込んだ半導体構造
としたうえで、その半導体構造の表面に光電変換素子と
しての光導電膜を形成したことを特徴とする請求項１の
記載による光センサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001363443A JP2003134397A (ja) | 2001-10-24 | 2001-10-24 | 光センサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001363443A JP2003134397A (ja) | 2001-10-24 | 2001-10-24 | 光センサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003134397A true JP2003134397A (ja) | 2003-05-09 |
Family
ID=19173780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001363443A Pending JP2003134397A (ja) | 2001-10-24 | 2001-10-24 | 光センサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003134397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104219A (ja) * | 2005-10-03 | 2007-04-19 | Canon Inc | 放射線撮影装置及びその制御方法、放射線撮影システム |
| JP2011130471A (ja) * | 2011-01-21 | 2011-06-30 | Canon Inc | 放射線撮影装置及びその制御方法、放射線撮影システム |
| WO2018056051A1 (ja) * | 2016-09-20 | 2018-03-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子および撮像素子の動作方法、撮像装置、並びに電子機器 |
-
2001
- 2001-10-24 JP JP2001363443A patent/JP2003134397A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007104219A (ja) * | 2005-10-03 | 2007-04-19 | Canon Inc | 放射線撮影装置及びその制御方法、放射線撮影システム |
| WO2007043487A1 (en) * | 2005-10-03 | 2007-04-19 | Canon Kabushiki Kaisha | Radiation imaging apparatus, control method thereof, and radiation imaging system using radiation imaging apparatus |
| US7839977B2 (en) | 2005-10-03 | 2010-11-23 | Canon Kabushiki Kaisha | Radiation imaging apparatus, system, and control method thereof |
| US7965817B2 (en) | 2005-10-03 | 2011-06-21 | Canon Kabushiki Kaisha | Radiation imaging apparatus, control method thereof, and radiation imaging system using radiation imaging apparatus |
| CN102379710B (zh) * | 2005-10-03 | 2014-08-06 | 佳能株式会社 | 放射线成像设备及其控制方法、放射线成像系统 |
| JP2011130471A (ja) * | 2011-01-21 | 2011-06-30 | Canon Inc | 放射線撮影装置及びその制御方法、放射線撮影システム |
| WO2018056051A1 (ja) * | 2016-09-20 | 2018-03-29 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子および撮像素子の動作方法、撮像装置、並びに電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060912 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070130 |