JP2003122621A - バッファ制御システムおよびバッファ制御可能なメモリー - Google Patents

バッファ制御システムおよびバッファ制御可能なメモリー

Info

Publication number
JP2003122621A
JP2003122621A JP2001305130A JP2001305130A JP2003122621A JP 2003122621 A JP2003122621 A JP 2003122621A JP 2001305130 A JP2001305130 A JP 2001305130A JP 2001305130 A JP2001305130 A JP 2001305130A JP 2003122621 A JP2003122621 A JP 2003122621A
Authority
JP
Japan
Prior art keywords
buffer
processor
control signal
memory
memory control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001305130A
Other languages
English (en)
Other versions
JP3958546B2 (ja
Inventor
Tomonao Yuzawa
友直 湯沢
Fumio Anekoji
史男 姉小路
Tetsuharu Hayashi
徹治 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Priority to JP2001305130A priority Critical patent/JP3958546B2/ja
Priority to US10/261,762 priority patent/US20030065834A1/en
Publication of JP2003122621A publication Critical patent/JP2003122621A/ja
Application granted granted Critical
Publication of JP3958546B2 publication Critical patent/JP3958546B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】 【課題】 クロック低下時における消費電流増大の問題
を改善するバッファ制御システムおよびバッファ制御可
能なメモリーを提供する。 【解決手段】 クロック速度に依存してオンオフ時間を
決定するメモリー制御信号５００と、高速動作モードま
たは低速動作モードを表す動作モード切替信号８００と
を出力するプロセッサ１００； プロセッサ１００に接
続されデータの送受信をし、入力したメモリー制御信号
６００に応じてオンオフ時間が決定されるバスバッファ
２１０を有する、外部メモリー２００； プロセッサ１
００と外部メモリー２００との間に接続され、プロセッ
サ１００からのメモリー制御信号５００によりトリガー
されるタイマー４００を内蔵し、入力した動作モード切
替信号８００が低速モードを表すときに、タイマーで決
定される所定時間だけプロセッサから入力したメモリー
制御信号の幅を短かくして外部メモリー２００へ出力す
るバッファ制御装置９００； から成るバッファ制御シ
ステム１０。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バッファ制御シス
テムおよびバッファ制御可能な高速メモリーに関し、特
に低速動作時においてバッファの消費電流を低減できる
バッファ制御システムおよびバッファ制御可能な高速メ
モリーに関するものである。
【０００２】
【従来の技術および発明が解決しようとする課題】例え
ば携帯電話等の携帯機器内で用いるデジタルシグナルプ
ロセッサ（DSP）は、高速のデータ処理能力が要求され
るが、常に最大のデータ処理能力を必要とされるわけで
はなく、処理負荷は変動している。例えば、デジタルセ
ルラー通信システムなどのデジタル無線機器ではスロッ
トと呼ばれる単位で送受信動作を行っているため、送受
信のスロット処理を行うとき処理は増え、その他の時間
では処理は軽くなる。いつ処理負荷が増えるのかは、予
め予測できることが多い。プロセッサの消費電力は動作
クロック（周波数）の増加に伴って増大するため、処理
負荷に応じて動作クロックを制御し、消費電力が極力少
なくなるように制御することが一般的に行われている。
【０００３】通常組み込み機器に用いられるプロセッサ
では少量の内部メモリーがプロセッサチップ上に集積さ
れている。ただしその容量は限られているためチップ外
部にメモリーを必要とすることも多い。DSPなどの高速
で動作するプロセッサに外部メモリーを接続する場合
は、高速動作が可能なメモリーデバイスを用いることに
なる。メモリーのアクセスサイクルは数十MHzで行われ
る。したがって信号ライン上の浮遊容量を数十MHzで充
放電するために高速動作の可能な外部メモリーには高い
ドライブ能力のバッファが内蔵されている。高いドライ
ブ能力を持つバッファは同時に大きな電流（例えば100m
A）を消費する。外部メモリーにはデータの転送および
動作を制御するための制御信号用入力があり、ここへの
制御信号を外部からアクティブにすることによって外部
メモリー本体の動作および外部メモリー内のバッファを
動作させる。通常、プロセッサからは外部メモリーを動
作させるのに必要な信号がほぼすべて出力されており、
それらを適切に接続することによって外部メモリーを動
作させることができる。
【０００４】このような従来用いられている構成の一例
が、図１に示されている。ここでプロセッサ１００が低
負荷時にその動作クロックを下げる（例えば100MHzから
1MHzに下げる）と、メモリー制御信号幅が長く（例えば
10nsから1usに長く）なり、外部メモリー２００内の消
費電流が却って増えてしまうという不都合が生じる。何
故ならば、プロセッサの出力するメモリー制御信号（例
えばチップイネイブル信号）はある所定期間の間アクテ
ィブ(Low)になり、このアクティブの期間中、バスバッ
ファ２１０が動作状態（オン）になり電流を消費する。
プロセッサの動作クロックが下がるとそれに伴ってメモ
リー制御信号のアクティブになる期間の長さT0が増大す
る（図２）。このため外部メモリー２００内のバスバッ
ファ２１０が動作状態となる時間も増大し、結局、消費
電流が増大してしまうという問題点がある。携帯通信機
器ではプロセッサの動作クロックを1/100以下に低下さ
せることもあり、これによって本来必要とするより100
倍もの電流が消費されてしまう。
【０００５】そこで本発明の一目的は、クロック低下時
における消費電流増大の問題を大幅に改善するようなバ
ッファ制御システムおよびバッファ制御可能なメモリー
を提供することである。
【０００６】他の目的は、既存の外部メモリーやプロセ
ッサをそのまま用いつつ、上記の改善を実現するバッフ
ァ制御システムを提供することである。
【０００７】さらに他の目的は、プロセッサのクロック
低下時にも外部メモリーに対して、低消費電流を実現し
つつ高速にアクセスを可能とするようなバッファ制御シ
ステムおよびバッファ制御可能なメモリーを提供するこ
とである。
【０００８】
【実施例】以下に本発明の実施例１について図面を参照
して説明する。図３に実施例１であるバッファ制御シス
テム１０を示す。バッファ制御システム１０は、デジタ
ルシグナルプロセッサ１００と、外部メモリー２００
と、バッファ制御装置９００とから構成される。プロセ
ッサ１００は典型的には、動作周波数を発生するクロッ
ク発生器１２０，内部メモリー１１０，演算器１４０お
よびバスバッファ１３０を有する。外部メモリー２００
へアドレス信号を出力し、そこからデータを送受信す
る。外部メモリー２００内のバスバッファの動作（オン
／オフ）を制御するためにメモリー制御信号５００（例
えば、チップイネイブル信号）を出力する。さらに、プ
ロセッサが高速モードで動作しているか、あるいは低速
モードで動作しているかを表す動作モード切替信号８０
０を出力する。
【０００９】外部メモリー２００は従来の高速メモリー
であり、メモリーセル２２０と高速バスバッファ２１０
とを有する。
【００１０】バッファ制御装置９００は、スイッチ回路
３００とタイマー４００とから構成され、プロセッサ１
００と外部メモリー２００との間に接続される。本実施
例では、メモリー制御信号がプロセッサ１００から直接
に外部メモリー２００に入力されずに、バッファ制御装
置９００がプロセッサ１００からのメモリー制御信号５
００のタイミングを制御する。制御されたメモリー制御
信号６００が、外部メモリー２００に入力される。スイ
ッチ３００の構成を図４に示す。動作モード切替信号８
００はスイッチ３００を制御する信号である。
【００１１】図４に示すように、プロセッサ１００が通
常速度（例えば100MHzの高速モード）で動作している場
合には、スイッチ３００は上側に接続され、メモリー制
御信号５００と６００が直接接続されるので、図１の従
来の構成と同じ動作となる。一方、動作モード切替信号
８００がプロセッサ１００の低速クロック動作（例えば
1MHz）を表している場合には、スイッチ３００を下側に
接続させる。この場合メモリー制御信号５００と６００
との間にＡＮＤゲートが挿入され、このＡＮＤゲートは
タイマー４００からの出力信号７００により制御され、
メモリー制御信号５００（例えば1000nsの幅）をタイマ
ー４００で決まる時間T1（例えば950ns）だけ、停止さ
せることができる。
【００１２】そのタイミングチャートを図５に示す。タ
イマー４００は、メモリー制御信号５００がLowになっ
た時点（図中タイマースタート点）で計時を開始する。
所定時間が経過するまでは、タイマー出力信号７００が
Highのままであり、変換されたメモリー制御信号６００
はHighのままとなり、外部メモリー２００のバスバッフ
ァ２１０は駆動されない。次に、所定のタイマー時間T1
が経過した時点で、タイマー出力信号７００がアクティ
ブLowとなり、メモリー制御信号６００もアクティブLow
となって外部メモリー２００のバスバッファ２１０が駆
動される。従って、時間間隔T1の間、バスバッファ２１
０の駆動を抑制でき、その間の消費電力を節約（例えば
９５％節約）できる。プロセッサ１００は、データバス
上のデータをチップイネイブル信号オンの最後に読む。
従って、低速モードにおいて外部メモリー２００から実
際にデータを読む出すのは、メモリー制御信号５００が
Lowの期間のうち最後のタイミングである。時間間隔T1
の間、バスバッファ２１０の動作を停止させても、デー
タ読み出しには悪影響を与えない。
【００１３】この実施例の場合には、動作モード切替信
号８００により、プロセッサがどちらの動作速度モード
なのかを知る必要があるが、既存のプロセッサと外部メ
モリーに何の変更も加えることなく、低消費電流化を実
現できる。
【００１４】図６に本発明の実施例２を示す。この実施
例の構成は、図１に比較して外部メモリー８００の内部
構成が異なっており、バス駆動用のバッファとしての２
つのバッファ８３０，８４０とタイマー８１０とを有し
ている。駆動能力の小さい低消費電力バッファ８３０
（例えば5mA消費）と、駆動能力の大きい高消費電力バ
ッファ８４０（例えば100mA消費）の２つのバッファを
タイマー８１０による制御信号８５０及び８６０で制御
する構成となっている。
【００１５】これらの信号のタイミングチャートを図７
に示す。メモリー制御信号５００がLowになった時点
（図中タイマースタート点）で計時が開始されるが、そ
の時点で直ちに両方のバッファへの制御信号８５０、８
６０をHighとして、両方のバッファを駆動開始する。次
に、タイマー時間T2（例えば50ns）経過後に駆動能力の
大きい方のバッファ８４０への制御信号８６０をLowと
して、バッファ８４０の駆動を停止させる。その後は、
メモリー制御信号５００がHighとなりメモリーに対する
アクセスが終了するまで、駆動能力の小さいバッファ８
３０だけが駆動され、バスのデータを維持する。
【００１６】プロセッサ１００が高速モードでデータ読
み出しをする場合には、メモリー制御信号５００のLow
区間が長くなく、T2時間経過前にデータ読み出しが終了
し、高速バッファ８４０が通常通り活用される。プロセ
ッサ１００が低速モードでデータ読み出しをする場合に
は、メモリー制御信号５００のLow区間が十分長くな
り、タイマーがバッファ制御をしないとすると、高消費
バッファ８４０がT2 + T3の時間の間、大電流を消費し
てしまう。本実施例によれば、時間T2経過後にバッファ
８４０の動作を停止させるので時間T3の間（例えば950n
s）電流消費を低く押さえることができる。時間T2経過
後も、低消費バッファ８３０は動作し続けているので、
データバス上のデータをそのまま維持する。メモリー制
御信号５００がLowである区間のうち最後のタイミング
で、プロセッサ１００がデータを読み取る。
【００１７】この実施例では、常に駆動能力の小さいバ
ッファが駆動されているので実施例１に比べ少しだけ消
費電力が大きくなるが、実施例１のようにプロセッサの
動作モードを知る必要が無いという利点があり、高速、
低速のアクセスが混在するような場合にも自由に対応で
きる。
【００１８】
【実施例の効果】以上説明した本発明の実施例１では、
既存のメモリーを使用し、スイッチ３００とタイマー４
００を設けることにより、メモリー制御信号５００のタ
イミングを制御して、プロセッサ１００が低速クロック
で動作している場合でも、必要最低限の時間だけメモリ
ーのバスを駆動することができるため、メモリーのバス
駆動に関する消費電力を低減させる効果がある。
【００１９】また、本発明の実施例２では、メモリー内
のバスバッファを段階的に制御することによって、時間
とともにバスバッファの駆動能力を最適化し、アクセス
速度に拘わらずメモリーのバス駆動に関する消費電力を
低減させる効果がある。
【図面の簡単な説明】
【図１】従来技術のプロセッサと外部メモリーを示すブ
ロック図である。
【図２】図１のメモリー制御信号のタイミングを表す図
である。
【図３】本発明の実施例１のブロック図である。
【図４】図３のスイッチの内部を表す図である。
【図５】図３のメモリー制御信号のタイミングを表す図
である。
【図６】本発明の実施例２のブロック図である。
【図７】図６のメモリー制御信号のタイミングを表す図
である。
【符号の説明】
１０ バッファ制御システム １００ プロセッサ ２００ 外部メモリー ２１０ バスバッファ ３００ スイッチ ４００ タイマー ５００、６００ メモリー制御信号 ８００ 動作モード切替信号 ８３０ 低速バッファ ８４０ 高速バッファ ９００ バッファ制御装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姉小路 史男 東京都港区南麻布３丁目20番１号 モトロ ーラ株式会社内 (72)発明者 林 徹治 東京都港区南麻布３丁目20番１号 モトロ ーラ株式会社内 Ｆターム(参考） 5B060 CC01

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 バッファ制御システム（１０）であっ
    て：クロック速度に依存してオンオフ時間を決定するメ
    モリー制御信号（５００）と、高速動作モードまたは低
    速動作モードを表す動作モード切替信号（８００）とを
    出力するプロセッサ（１００）；プロセッサ（１００）
    に接続されデータの送受信をし、入力したメモリー制御
    信号（６００）に応じてオンオフ時間が決定されるバス
    バッファ（２１０）を有する、外部メモリー（２０
    ０）；プロセッサ（１００）と外部メモリー（２００）
    との間に接続され、プロセッサ（１００）からのメモリ
    ー制御信号（５００）によりトリガーされるタイマー
    （４００）を内蔵し、入力した動作モード切替信号（８
    ００）が低速モードを表すときに、タイマーで決定され
    る所定時間だけプロセッサから入力したメモリー制御信
    号の幅を短かくして外部メモリー（２００）へ出力する
    バッファ制御装置（９００）；から成るバッファ制御シ
    ステム（１０）。
  2. 【請求項２】 請求項１に記載されたバッファ制御シス
    テムであって：前記バッファ制御装置が、受信したメモ
    リー制御信号（５００）のうち、前方部分を無効とし後
    端部だけ有効にして外部メモリーへと出力する、ことを
    特徴とするバッファ制御システム。
  3. 【請求項３】 クロック速度に依存してオンオフ時間を
    決定するメモリー制御信号（５００）と、高速動作モー
    ドまたは低速動作モードを表す動作モード切替信号８０
    ０とを出力するプロセッサ（１００）と、 プロセッサに接続されデータの送受信が可能であり、入
    力したメモリー制御信号（６００）に応じてオンオフ時
    間が決定されるバスバッファ（２１０)を有する、外部
    メモリー（２００）と、 の間に接続できるバッファ制御装置（９００）であっ
    て：プロセッサ（１００）からのメモリー制御信号（５
    ００）によりトリガーされるタイマー（４００）を内蔵
    し、入力した動作モード切替信号（８００）が低速モー
    ドを表すときに、タイマーで決定される所定時間だけプ
    ロセッサから入力したメモリー制御信号の幅を短かくし
    て外部メモリー（２００）へ出力するバッファ制御装置
    （９００）。
  4. 【請求項４】 クロック速度に依存してオンオフ時間を
    決定するメモリー制御信号（５００）を出力するプロセ
    ッサ（１００）に接続可能であり、プロセッサとの間で
    データの送受信を行えるメモリー（８００）であって；
    高速バスバッファ（８４０）と、低速バスバッファ（８
    ３０）と、タイマー（８１０）とを有し；高速バスバッ
    ファと低速バスバッファがメモリー制御信号（５００）
    によりオンされ、 タイマー（８１０）がメモリー制御信号（５００）によ
    りトリガーされ、所定時間経過後、高速バスバッファ
    （８４０）をオフにする、ことを特徴とするメモリー。
JP2001305130A 2001-10-01 2001-10-01 バッファ制御システムおよびバッファ制御可能なメモリー Expired - Fee Related JP3958546B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001305130A JP3958546B2 (ja) 2001-10-01 2001-10-01 バッファ制御システムおよびバッファ制御可能なメモリー
US10/261,762 US20030065834A1 (en) 2001-10-01 2002-09-30 Buffer controlling system and buffer controllable memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001305130A JP3958546B2 (ja) 2001-10-01 2001-10-01 バッファ制御システムおよびバッファ制御可能なメモリー

Publications (2)

Publication Number Publication Date
JP2003122621A true JP2003122621A (ja) 2003-04-25
JP3958546B2 JP3958546B2 (ja) 2007-08-15

Family

ID=19124963

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001305130A Expired - Fee Related JP3958546B2 (ja) 2001-10-01 2001-10-01 バッファ制御システムおよびバッファ制御可能なメモリー

Country Status (2)

Country Link
US (1) US20030065834A1 (ja)
JP (1) JP3958546B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008059570A (ja) * 2006-08-04 2008-03-13 Omron Corp マイクロコンピュータ装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604543B1 (ko) * 2004-01-16 2006-07-24 주식회사 팬택 모드간 전환 회로를 포함하는 듀얼모드 단말기
JP2009176136A (ja) 2008-01-25 2009-08-06 Toshiba Corp 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05189976A (ja) * 1991-09-03 1993-07-30 Seiko Epson Corp 半導体装置及び電子機器
US5313586A (en) * 1992-03-06 1994-05-17 Intel Corporation Co-processor de-coupling bus structure
US5703956A (en) * 1994-09-03 1997-12-30 Lg Electronics Inc. External memory control circuit for sound field processing digital signal processor
KR100232896B1 (ko) * 1996-12-31 1999-12-01 김영환 저전력형 반도체 메모리 소자
KR100225954B1 (ko) * 1996-12-31 1999-10-15 김영환 전력 절감용 반도체 메모리 소자
KR19980073522A (ko) * 1997-03-15 1998-11-05 김광호 파워다운모드를 지원하는 반도체 메모리 장치와 이를 구비한 컴퓨터 시스템 및 이의 제어방법
US6763437B1 (en) * 2000-09-07 2004-07-13 Maxtor Corporation Control system, storage device and method for controlling access to a shared memory using a bus control or handshaking protocol
JP4152660B2 (ja) * 2002-04-05 2008-09-17 三菱電機株式会社 メモリバックアップ制御装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008059570A (ja) * 2006-08-04 2008-03-13 Omron Corp マイクロコンピュータ装置
JP4557179B2 (ja) * 2006-08-04 2010-10-06 オムロン株式会社 マイクロコンピュータ装置

Also Published As

Publication number Publication date
US20030065834A1 (en) 2003-04-03
JP3958546B2 (ja) 2007-08-15

Similar Documents

Publication Publication Date Title
US7000140B2 (en) Data processor and data processing system
KR101262740B1 (ko) 시스템 엘.에스.아이.
JP4265195B2 (ja) 半導体装置
JPH10254587A (ja) コンピュータシステム
KR100420116B1 (ko) 저전력 소모 씨디엠에이 모뎀 칩 설계를 위한 프로세서클럭 발생 회로 및 클럭 발생 방법
US6931470B2 (en) Dual access serial peripheral interface
KR20130036011A (ko) 통신 포트에 대한 가변 클록 게이팅 히스테리시스를 채용하는 장치 및 방법들
JPH11145897A (ja) 移動無線電話機
EP2207101A1 (en) Method and device for parallel interfacing
JP2007536667A (ja) 集積回路を備えるモバイル装置およびそのような回路をパワーダウンする方法
US6542996B1 (en) Method of implementing energy-saving suspend-to-RAM mode
JPH10341199A (ja) 無線携帯端末
US8527797B2 (en) System and method of leakage control in an asynchronous system
US20090315597A1 (en) Clock Selection for a Communications Processor having a Sleep Mode
JP2004030506A (ja) 携帯型通信端末及びそのメモリの共有方法
JP3958546B2 (ja) バッファ制御システムおよびバッファ制御可能なメモリー
US7203857B2 (en) On-demand clock switching
JPH10340127A (ja) 情報処理装置
US8245063B2 (en) Clock selection for a communications processor having a sleep mode
JP2000181584A (ja) データ処理装置
EP2306325B1 (en) Data processing circuit
WO2011063680A1 (zh) 移动终端电源管理方法及移动终端
JP2002055743A (ja) 電子回路ブロック
US20240233787A1 (en) Communication System With Mixed Threshold Voltage Transistors
JP4057360B2 (ja) 多機能ｉｃカード及びその制御方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040721

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20040927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060926

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20061226

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070104

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070322

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070424

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070510

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100518

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110518

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120518

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130518

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees