JP2003121511A - Ｉｃテストプログラム作成装置 - Google Patents
Ｉｃテストプログラム作成装置Info
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Abstract
(57)【要約】
【課題】 被測定ＩＣ内の各素子のパラメータの相対バ
ラツキ等を考慮した適格なテスト規格値を、人手を介す
ることなく自動的に作成可能なＩＣテストプログラム作
成装置を提供する。 【解決手段】 被測定ＩＣ回路情報、テスト治具回路情
報、テスタ制約条件情報を読み込み且つテスト条件を設
定するテスト条件設定部４と、前記被測定ＩＣ回路情
報、前記テスト治具回路情報、前記テスト条件、及び前
記被測定ＩＣ回路情報に含まれる機能素子の特性値を基
にネットリストを作成して、この作成されたネットリス
トを回路シミュレータ７にて実行して出力を得ること
を、前記機能素子の特性値を仮想的に順次変更しながら
複数回実行することにより、テスト規格値の最大値及び
最小値を得るテスト回路シミュレーション制御部６と、
前記テスト規格値の最大値及び最小値を格納するテスト
規格値格納部８とでＩＣテストプログラム作成装置を構
成する。
ラツキ等を考慮した適格なテスト規格値を、人手を介す
ることなく自動的に作成可能なＩＣテストプログラム作
成装置を提供する。 【解決手段】 被測定ＩＣ回路情報、テスト治具回路情
報、テスタ制約条件情報を読み込み且つテスト条件を設
定するテスト条件設定部４と、前記被測定ＩＣ回路情
報、前記テスト治具回路情報、前記テスト条件、及び前
記被測定ＩＣ回路情報に含まれる機能素子の特性値を基
にネットリストを作成して、この作成されたネットリス
トを回路シミュレータ７にて実行して出力を得ること
を、前記機能素子の特性値を仮想的に順次変更しながら
複数回実行することにより、テスト規格値の最大値及び
最小値を得るテスト回路シミュレーション制御部６と、
前記テスト規格値の最大値及び最小値を格納するテスト
規格値格納部８とでＩＣテストプログラム作成装置を構
成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＩＣのテストプ
ログラムを自動的に作成するＩＣテストプログラム作成
装置に関する。 【０００２】 【従来の技術】近年、ＩＣのテストプログラムの自動作
成に関して、デジタルＩＣについては、論理設計段階で
作成される論理シミュレーションの入力パターンデータ
や、シミュレーション結果のデータ等を用いてテストプ
ログラムを自動生成する技術が進展している。一方、ア
ナログＩＣでは、人手による作業が多く、デジタルＩＣ
のような自動生成の環境の整備が遅れている。 【０００３】このような状況の中、アナログＩＣのテス
トにおいて、例えば特開平５−１１０２８号公報に示さ
れているように、入力端子、出力端子、制御端子の各端
子の条件一覧表を自動生成し、前記条件一覧表を基にし
て回路シミュレーションを実行し、前記回路シミュレー
ションの実行結果よりテスト規格値を生成し、これによ
りＩＣのテストプログラムを自動作成する手法が知られ
ている。 【０００４】 【発明が解決しようとする課題】ところで、被測定ＩＣ
内の各素子は、同一の素子であっても、被測定ＩＣが異
なれば、特性すなわち種々のパラメータに相対的なバラ
ツキが生じる。このパラメータの相対的なバラツキを考
慮して、ＩＣのテストプログラムを作成しなければ、被
測定ＩＣの正確なテストを行うことはできない。この点
に関し、上記特開平５−１１０２８号公報においては、
一律に、テスト規格値に許容誤差±10％を適用すること
については示されているが、この許容誤差が如何なる要
因によるものか明示されておらず、また、その根拠につ
いても何も記載がなされていない。しかも、一律の許容
誤差の適用によっては、被測定ＩＣの正確なテストを行
うことは困難である。 【０００５】本発明は、従来のＩＣテストプログラム作
成における上記問題点を解消するためになされたもので
あり、被測定ＩＣ内の各機能素子のパラメータの相対バ
ラツキが考慮されたテスト規格を、人手を介することな
く自動的に作成可能なＩＣテストプログラム作成装置を
提供することを目的とする。 【０００６】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、被測定ＩＣ回路情報、テスト治具回路情
報、テスタ制約条件情報を読み込み且つテスト条件を設
定するテスト条件設定部と、前記被測定ＩＣ回路情報、
前記テスト治具回路情報、前記テスト条件、及び前記被
測定ＩＣ回路情報に含まれる機能素子の特性値を基にネ
ットリストを作成して、この作成されたネットリストを
回路シミュレータにて実行して出力を得ることを、前記
機能素子の特性値を仮想的に順次変更しながら複数回実
行することにより、テスト規格値の最大値及び最小値を
得るテスト回路シミュレーション制御部と、前記テスト
規格値の最大値及び最小値を格納するテスト規格値格納
部とで、ＩＣテストプログラム作成装置を構成すもので
ある。 【０００７】このように構成することにより、被測定Ｉ
Ｃ内の各機能素子のパラメータの相対バラツキが考慮さ
れたテスト規格を、人手を介することなく自動的に作成
可能なＩＣテストプログラム作成装置を実現することが
できる。 【０００８】 【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係るＩＣテストプログラム作成装
置の実施の形態の構成を示すブロック図であり、図２
は、図１に示した実施の形態において規格値の最大値及
び最小値を決定する動作を説明するためのフローチャー
トである。 【０００９】図１において、１は、ＩＣテストに用いる
テスト治具の回路情報を記憶しているテスト治具回路情
報部である。テスト治具とは、ＩＣ検査装置（テスタ）
と接続し、被測定ＩＣ及びＩＣテストに必要な抵抗、容
量、リレースイッチ、オペアンブ等の電気部品を搭載し
た基板である。２は、被測定ＩＣ内の回路情報を記憶し
ている被測定ＩＣ回路情報部である。３は、テスタの電
源特性やテスタの測定精度等のテスタの制約情報を記憶
しているテスタ制約条件情報部である。４は、ＩＣをテ
ストする際に必要な各テスタ端子の電圧源や電流源、テ
スタ端子間の接続情報、並びにテスト治具回路情報部１
に記憶されているテスト治具の回路情報に通常含まれる
リレースイッチやオペアンブ等の被測定ＩＣ以外の電気
部品の制御等のテスト条件の設定部である。 【００１０】５は、被測定ＩＣ回路情報部２に記憶され
ている被測定ＩＣの回路情報に含まれる各素子に対し
て、乱数等を用いて素子の相対バラツキを考慮した素子
特性を自動的に設定する素子パラメータ設定部である。
６は、テスト回路シミュレーション制御部で、このテス
ト回路シミュレーション制御部６は、テスト条件設定部
４及び素子パラメータ設定部５で設定した情報と、テス
ト条件設定部４が読み込むテスト治具回路情報部１，被
測定ＩＣ回路情報部２，テスタ制約条件情報部３からの
各情報を基にネットリストを生成し、回路シミュレータ
７にシミュレーションを実行させるものである。 【００１１】また、テスト回路シミュレーション制御部
６は、素子パラメータ設定部５で設定する素子特性を素
子パラメータ設定部５に再設定させ、回路シミュレータ
７に対してシミュレーションの実行を複数回繰り返させ
る。そして、テスト回路シミュレーション制御部６は、
上記回路シミュレータ７からの複数回分のシミュレーシ
ョン結果を基に、規格値の最大値及び最小値を決定し、
決定した規格値の最大値及び最小値をテスト規格値格納
部８へ格納するようになっている。９はテストプログラ
ム出力部で、テスト規格値格納部８に格納されている規
格値の最大値及び規格値の最小値と、テスト条件設定部
４に設定されているテスト条件とから、テストプログラ
ムを生成し、テストプログラム部10へ出力するようにな
っている。 【００１２】次に、テスト回路シミュレーション制御部
６により実行される、規格値の最大値及び最小値の決定
の動作について、図２のフローチャートを用いて説明す
る。まず、ステップＳ21で、各テスト項目の規格値を格
納するテスト規格値格納部８の領域を初期化する。ここ
で、最大の規格値を格納する領域をＭＡＸ、最小の規格
値を格納する領域をＭＩＮとすると、前記ＭＡＸ領域の
値を、例えば被測定ＩＣへ印加される最低電位値や最低
電流値等に設定し、前記ＭＩＮ領域の値を、例えば被測
定ＩＣへ印加される最高電位値や最高電流値等に設定す
る。次に、ステップＳ22で、回路シミュレータ７による
回路シミュレーションの繰り返し回数を設定する。ここ
で、前記回路シミュレーションの繰り返し回数をｎとす
ると、例えば前記ｎの値を 100回（ｎ＝100 ）に設定す
る。次に、ステップＳ23で、回路シミュレーションの繰
り返し回数をカウントするための変数を初期化する。こ
こで、前記回路シミュレーションの繰り返し回数をカウ
ントするための変数をＮとすると、例えば前記Ｎ値を１
回目（Ｎ＝１）に設定する。 【００１３】次に、ステップＳ24で、被測定ＩＣ内の各
素子について、乱数等を用いて仮想的に特性値を設定す
る。ここで、被測定ＩＣ内の抵抗素子を例に、各素子の
特性値の設定方法について説明する。前記乱数の値ｒの
取り得る範囲を、−1.0 〜＋1.0 とする。また、乱数の
値ｒは、−1.0 〜＋1.0 の範囲内の値を決められた確率
で取り得るものとする。そして、抵抗素子の特性の相対
誤差（素子の特性の相対誤差は、半導体プロセスにより
異なる。）を例えば、±２％とする。ここで、乱数の値
ｒを用いて抵抗素子の相対バラツキの値ｂをランダムに
設定するための演算式は、次式（１）のようになる。 ｂ＝ｒ×0.02 ・・・・・・・・・・・・（１） 【００１４】上記（１）式により、前記相対バラツキの
値ｂは、−0.02〜＋0.02の範囲でランダムに設定され
る。ここで、被測定ＩＣ内の抵抗素子の設計値を10ｋΩ
とすると、この抵抗素子の相対誤差が±２％の場合、相
対バラツキを考慮した抵抗素子の値Ｒは、次式（２）の
ようになる。 Ｒ＝ｂ×10ｋΩ ・・・・・・・・・・・（２） 【００１５】上記（１）式及び（２）式により、抵抗素
子の値Ｒは、 9.8ｋΩ〜10.2ｋΩの範囲でランダムに設
定される。同様な手順で、被測定ＩＣ内の容量素子やト
ランジスタ等の特性値も、相対バラツキを考慮した値を
ランダムに設定することができる。 【００１６】次に、ステップＳ25において、上記ステッ
プＳ24で設定した被測定ＩＣ内の各素子の特性値と、テ
スト治具回路情報部１，被測定ＩＣ回路情報部２，テス
タ制約条件情報部３，テスト条件設定部４の保有する各
情報を基に、回路シミュレータ７で使用可能なテスト回
路のネットリストが生成される。ここでのネットリスト
は、機能素子の接続情報と、機能素子の特性リストの２
つを含んでいる。次に、ステップＳ26において、上記ス
テップＳ25で生成したネットリストに対応した回路シミ
ュレーションが、回路シミュレータ７にて実行される。 【００１７】次に、ステップＳ27において、テスト回路
シミュレーション制御部６は、図示しない半導体メモリ
やハードディスクなどに、一時的に上記ステップＳ26で
実行した回路シミュレーションの結果を保持する。ここ
で、前記ステップＳ27で保持された回路シミュレーショ
ンの結果を保持する領域をｘとする。次に、ステップＳ
28において、上記ステップＳ27で保持された回路シミュ
レーションの結果を保持する領域ｘの値と、前記最大の
規格値を格納する領域ＭＡＸの値とを比較する。そし
て、もし、ｘ＞ＭＡＸが真であるならば、ステップＳ29
で、最大の規格値を格納する領域ＭＡＸに、回路シミュ
レーションの結果を保持する領域ｘの値を格納する。一
方、もし、ｘ＞ＭＡＸが偽であるならば、ステップＳ29
を実行せずにスキップする。例えば、ｘ＝2.3 ，ＭＡＸ
＝０の場合、ＭＡＸの値は０から2.3 に更新され、ＭＡ
Ｘ＝2.3 となる。また、ｘ＝2.3 ，ＭＡＸ＝４の場合、
ＭＡＸの値は更新されずにＭＡＸ＝４を保持する。 【００１８】次に、ステップＳ30において、上記ステッ
プＳ27で保持された回路シミュレーションの結果の値ｘ
と、前記最小の規格値を格納する領域ＭＩＮの値とを比
較する。もし、ｘ＜ＭＩＮが真であるならば、ステップ
Ｓ31で、最小の規格値を格納する領域ＭＩＮに、回路シ
ミュレーションの結果の値ｘの値を格納する。一方、も
し、ｘ＜ＭＩＮが偽であるならば、ステップＳ31を実行
せずにスキップする。例えば、ｘ＝2.3 ，ＭＩＮ＝５の
場合、ＭＩＮの値は５から2.3 に更新され、ＭＩＮ＝2.
3 となる。また、ｘ＝2.3 ，ＭＩＮ＝１の場合、ＭＩＮ
の値は更新されずにＭＩＮ＝１を保持する。 【００１９】次に、ステップＳ32で、前記回路シミュレ
ーションの繰り返し回数をカウントするための変数Ｎの
値を１だけ増やし、繰り返し回数のカウント値を更新す
る。次に、ステップＳ33で、回路シミュレーションの繰
り返し回数ｎと回路シミュレーションの繰り返し回数の
カウント値Ｎを比較する。もし、Ｎ＞ｎが真であるなら
ば、前記ＭＡＸ及びＭＩＮ領域に格納されているそれぞ
れの値が、規格値の最大値及び最小値として確定し、ス
テップＳ34でテスト規格値格納部８に上記規格値の最大
値及び最小値を格納する。もし、Ｎ＞ｎが偽であるなら
ば、回路シミュレーションの繰り返し回数が 100回に到
達していないので、ステップＳ24の処理へ戻り、ステッ
プＳ24からステップＳ33の処理を順次実行する。 【００２０】このように図２に示すフローを実行するこ
とにより、相対バラツキを考慮した適確な規格値を得る
ことができる。そして、図１のテストプログラム出力部
９により、テスト規格値格納部８に格納されている規格
値の最大値及び規格値の最小値と、テスト条件設定部４
に設定されているテスト条件とから、テストプログラム
が生成されて、テストプログラム部10に出力される。こ
の結果、相対バラツキを考慮した適確な規格値を反映さ
せた完成度の高いテストプログラムを生成することがで
きる。 【００２１】なお、図１に示したこの発明の実施の形態
においては、当然、各種の変形、変更が可能である。例
えば、上記素子パラメータ設定部５は、素子の相対バラ
ツキの他に絶対バラツキを考慮した素子の特性値を付加
することができる。また上記テスタ制約条件情報は利用
しなくてもよい。 【００２２】 【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、被測定ＩＣ内の各素子のパラメー
タの相対バラツキ等を考慮した適確なテスト規格値を、
人手を介することなく自動的に作成可能なＩＣテストプ
ログラム作成装置を提供することができる。
ログラムを自動的に作成するＩＣテストプログラム作成
装置に関する。 【０００２】 【従来の技術】近年、ＩＣのテストプログラムの自動作
成に関して、デジタルＩＣについては、論理設計段階で
作成される論理シミュレーションの入力パターンデータ
や、シミュレーション結果のデータ等を用いてテストプ
ログラムを自動生成する技術が進展している。一方、ア
ナログＩＣでは、人手による作業が多く、デジタルＩＣ
のような自動生成の環境の整備が遅れている。 【０００３】このような状況の中、アナログＩＣのテス
トにおいて、例えば特開平５−１１０２８号公報に示さ
れているように、入力端子、出力端子、制御端子の各端
子の条件一覧表を自動生成し、前記条件一覧表を基にし
て回路シミュレーションを実行し、前記回路シミュレー
ションの実行結果よりテスト規格値を生成し、これによ
りＩＣのテストプログラムを自動作成する手法が知られ
ている。 【０００４】 【発明が解決しようとする課題】ところで、被測定ＩＣ
内の各素子は、同一の素子であっても、被測定ＩＣが異
なれば、特性すなわち種々のパラメータに相対的なバラ
ツキが生じる。このパラメータの相対的なバラツキを考
慮して、ＩＣのテストプログラムを作成しなければ、被
測定ＩＣの正確なテストを行うことはできない。この点
に関し、上記特開平５−１１０２８号公報においては、
一律に、テスト規格値に許容誤差±10％を適用すること
については示されているが、この許容誤差が如何なる要
因によるものか明示されておらず、また、その根拠につ
いても何も記載がなされていない。しかも、一律の許容
誤差の適用によっては、被測定ＩＣの正確なテストを行
うことは困難である。 【０００５】本発明は、従来のＩＣテストプログラム作
成における上記問題点を解消するためになされたもので
あり、被測定ＩＣ内の各機能素子のパラメータの相対バ
ラツキが考慮されたテスト規格を、人手を介することな
く自動的に作成可能なＩＣテストプログラム作成装置を
提供することを目的とする。 【０００６】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、被測定ＩＣ回路情報、テスト治具回路情
報、テスタ制約条件情報を読み込み且つテスト条件を設
定するテスト条件設定部と、前記被測定ＩＣ回路情報、
前記テスト治具回路情報、前記テスト条件、及び前記被
測定ＩＣ回路情報に含まれる機能素子の特性値を基にネ
ットリストを作成して、この作成されたネットリストを
回路シミュレータにて実行して出力を得ることを、前記
機能素子の特性値を仮想的に順次変更しながら複数回実
行することにより、テスト規格値の最大値及び最小値を
得るテスト回路シミュレーション制御部と、前記テスト
規格値の最大値及び最小値を格納するテスト規格値格納
部とで、ＩＣテストプログラム作成装置を構成すもので
ある。 【０００７】このように構成することにより、被測定Ｉ
Ｃ内の各機能素子のパラメータの相対バラツキが考慮さ
れたテスト規格を、人手を介することなく自動的に作成
可能なＩＣテストプログラム作成装置を実現することが
できる。 【０００８】 【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係るＩＣテストプログラム作成装
置の実施の形態の構成を示すブロック図であり、図２
は、図１に示した実施の形態において規格値の最大値及
び最小値を決定する動作を説明するためのフローチャー
トである。 【０００９】図１において、１は、ＩＣテストに用いる
テスト治具の回路情報を記憶しているテスト治具回路情
報部である。テスト治具とは、ＩＣ検査装置（テスタ）
と接続し、被測定ＩＣ及びＩＣテストに必要な抵抗、容
量、リレースイッチ、オペアンブ等の電気部品を搭載し
た基板である。２は、被測定ＩＣ内の回路情報を記憶し
ている被測定ＩＣ回路情報部である。３は、テスタの電
源特性やテスタの測定精度等のテスタの制約情報を記憶
しているテスタ制約条件情報部である。４は、ＩＣをテ
ストする際に必要な各テスタ端子の電圧源や電流源、テ
スタ端子間の接続情報、並びにテスト治具回路情報部１
に記憶されているテスト治具の回路情報に通常含まれる
リレースイッチやオペアンブ等の被測定ＩＣ以外の電気
部品の制御等のテスト条件の設定部である。 【００１０】５は、被測定ＩＣ回路情報部２に記憶され
ている被測定ＩＣの回路情報に含まれる各素子に対し
て、乱数等を用いて素子の相対バラツキを考慮した素子
特性を自動的に設定する素子パラメータ設定部である。
６は、テスト回路シミュレーション制御部で、このテス
ト回路シミュレーション制御部６は、テスト条件設定部
４及び素子パラメータ設定部５で設定した情報と、テス
ト条件設定部４が読み込むテスト治具回路情報部１，被
測定ＩＣ回路情報部２，テスタ制約条件情報部３からの
各情報を基にネットリストを生成し、回路シミュレータ
７にシミュレーションを実行させるものである。 【００１１】また、テスト回路シミュレーション制御部
６は、素子パラメータ設定部５で設定する素子特性を素
子パラメータ設定部５に再設定させ、回路シミュレータ
７に対してシミュレーションの実行を複数回繰り返させ
る。そして、テスト回路シミュレーション制御部６は、
上記回路シミュレータ７からの複数回分のシミュレーシ
ョン結果を基に、規格値の最大値及び最小値を決定し、
決定した規格値の最大値及び最小値をテスト規格値格納
部８へ格納するようになっている。９はテストプログラ
ム出力部で、テスト規格値格納部８に格納されている規
格値の最大値及び規格値の最小値と、テスト条件設定部
４に設定されているテスト条件とから、テストプログラ
ムを生成し、テストプログラム部10へ出力するようにな
っている。 【００１２】次に、テスト回路シミュレーション制御部
６により実行される、規格値の最大値及び最小値の決定
の動作について、図２のフローチャートを用いて説明す
る。まず、ステップＳ21で、各テスト項目の規格値を格
納するテスト規格値格納部８の領域を初期化する。ここ
で、最大の規格値を格納する領域をＭＡＸ、最小の規格
値を格納する領域をＭＩＮとすると、前記ＭＡＸ領域の
値を、例えば被測定ＩＣへ印加される最低電位値や最低
電流値等に設定し、前記ＭＩＮ領域の値を、例えば被測
定ＩＣへ印加される最高電位値や最高電流値等に設定す
る。次に、ステップＳ22で、回路シミュレータ７による
回路シミュレーションの繰り返し回数を設定する。ここ
で、前記回路シミュレーションの繰り返し回数をｎとす
ると、例えば前記ｎの値を 100回（ｎ＝100 ）に設定す
る。次に、ステップＳ23で、回路シミュレーションの繰
り返し回数をカウントするための変数を初期化する。こ
こで、前記回路シミュレーションの繰り返し回数をカウ
ントするための変数をＮとすると、例えば前記Ｎ値を１
回目（Ｎ＝１）に設定する。 【００１３】次に、ステップＳ24で、被測定ＩＣ内の各
素子について、乱数等を用いて仮想的に特性値を設定す
る。ここで、被測定ＩＣ内の抵抗素子を例に、各素子の
特性値の設定方法について説明する。前記乱数の値ｒの
取り得る範囲を、−1.0 〜＋1.0 とする。また、乱数の
値ｒは、−1.0 〜＋1.0 の範囲内の値を決められた確率
で取り得るものとする。そして、抵抗素子の特性の相対
誤差（素子の特性の相対誤差は、半導体プロセスにより
異なる。）を例えば、±２％とする。ここで、乱数の値
ｒを用いて抵抗素子の相対バラツキの値ｂをランダムに
設定するための演算式は、次式（１）のようになる。 ｂ＝ｒ×0.02 ・・・・・・・・・・・・（１） 【００１４】上記（１）式により、前記相対バラツキの
値ｂは、−0.02〜＋0.02の範囲でランダムに設定され
る。ここで、被測定ＩＣ内の抵抗素子の設計値を10ｋΩ
とすると、この抵抗素子の相対誤差が±２％の場合、相
対バラツキを考慮した抵抗素子の値Ｒは、次式（２）の
ようになる。 Ｒ＝ｂ×10ｋΩ ・・・・・・・・・・・（２） 【００１５】上記（１）式及び（２）式により、抵抗素
子の値Ｒは、 9.8ｋΩ〜10.2ｋΩの範囲でランダムに設
定される。同様な手順で、被測定ＩＣ内の容量素子やト
ランジスタ等の特性値も、相対バラツキを考慮した値を
ランダムに設定することができる。 【００１６】次に、ステップＳ25において、上記ステッ
プＳ24で設定した被測定ＩＣ内の各素子の特性値と、テ
スト治具回路情報部１，被測定ＩＣ回路情報部２，テス
タ制約条件情報部３，テスト条件設定部４の保有する各
情報を基に、回路シミュレータ７で使用可能なテスト回
路のネットリストが生成される。ここでのネットリスト
は、機能素子の接続情報と、機能素子の特性リストの２
つを含んでいる。次に、ステップＳ26において、上記ス
テップＳ25で生成したネットリストに対応した回路シミ
ュレーションが、回路シミュレータ７にて実行される。 【００１７】次に、ステップＳ27において、テスト回路
シミュレーション制御部６は、図示しない半導体メモリ
やハードディスクなどに、一時的に上記ステップＳ26で
実行した回路シミュレーションの結果を保持する。ここ
で、前記ステップＳ27で保持された回路シミュレーショ
ンの結果を保持する領域をｘとする。次に、ステップＳ
28において、上記ステップＳ27で保持された回路シミュ
レーションの結果を保持する領域ｘの値と、前記最大の
規格値を格納する領域ＭＡＸの値とを比較する。そし
て、もし、ｘ＞ＭＡＸが真であるならば、ステップＳ29
で、最大の規格値を格納する領域ＭＡＸに、回路シミュ
レーションの結果を保持する領域ｘの値を格納する。一
方、もし、ｘ＞ＭＡＸが偽であるならば、ステップＳ29
を実行せずにスキップする。例えば、ｘ＝2.3 ，ＭＡＸ
＝０の場合、ＭＡＸの値は０から2.3 に更新され、ＭＡ
Ｘ＝2.3 となる。また、ｘ＝2.3 ，ＭＡＸ＝４の場合、
ＭＡＸの値は更新されずにＭＡＸ＝４を保持する。 【００１８】次に、ステップＳ30において、上記ステッ
プＳ27で保持された回路シミュレーションの結果の値ｘ
と、前記最小の規格値を格納する領域ＭＩＮの値とを比
較する。もし、ｘ＜ＭＩＮが真であるならば、ステップ
Ｓ31で、最小の規格値を格納する領域ＭＩＮに、回路シ
ミュレーションの結果の値ｘの値を格納する。一方、も
し、ｘ＜ＭＩＮが偽であるならば、ステップＳ31を実行
せずにスキップする。例えば、ｘ＝2.3 ，ＭＩＮ＝５の
場合、ＭＩＮの値は５から2.3 に更新され、ＭＩＮ＝2.
3 となる。また、ｘ＝2.3 ，ＭＩＮ＝１の場合、ＭＩＮ
の値は更新されずにＭＩＮ＝１を保持する。 【００１９】次に、ステップＳ32で、前記回路シミュレ
ーションの繰り返し回数をカウントするための変数Ｎの
値を１だけ増やし、繰り返し回数のカウント値を更新す
る。次に、ステップＳ33で、回路シミュレーションの繰
り返し回数ｎと回路シミュレーションの繰り返し回数の
カウント値Ｎを比較する。もし、Ｎ＞ｎが真であるなら
ば、前記ＭＡＸ及びＭＩＮ領域に格納されているそれぞ
れの値が、規格値の最大値及び最小値として確定し、ス
テップＳ34でテスト規格値格納部８に上記規格値の最大
値及び最小値を格納する。もし、Ｎ＞ｎが偽であるなら
ば、回路シミュレーションの繰り返し回数が 100回に到
達していないので、ステップＳ24の処理へ戻り、ステッ
プＳ24からステップＳ33の処理を順次実行する。 【００２０】このように図２に示すフローを実行するこ
とにより、相対バラツキを考慮した適確な規格値を得る
ことができる。そして、図１のテストプログラム出力部
９により、テスト規格値格納部８に格納されている規格
値の最大値及び規格値の最小値と、テスト条件設定部４
に設定されているテスト条件とから、テストプログラム
が生成されて、テストプログラム部10に出力される。こ
の結果、相対バラツキを考慮した適確な規格値を反映さ
せた完成度の高いテストプログラムを生成することがで
きる。 【００２１】なお、図１に示したこの発明の実施の形態
においては、当然、各種の変形、変更が可能である。例
えば、上記素子パラメータ設定部５は、素子の相対バラ
ツキの他に絶対バラツキを考慮した素子の特性値を付加
することができる。また上記テスタ制約条件情報は利用
しなくてもよい。 【００２２】 【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、被測定ＩＣ内の各素子のパラメー
タの相対バラツキ等を考慮した適確なテスト規格値を、
人手を介することなく自動的に作成可能なＩＣテストプ
ログラム作成装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るＩＣテストプログラム作成装置の
実施の形態を示すブロック構成図である。 【図２】図１に示した実施の形態におけるテスト回路シ
ミュレーション制御部により実行される規格値の最大値
及び最小値の決定動作を説明するためのフローチャート
である。 【符号の説明】 １ テスト治具回路情報部 ２ 被測定ＩＣ回路情報部 ３ テスタ制約条件情報部 ４ テスト条件設定部 ５ 素子パラメータ設定部 ６ テスト回路シミュレーション制御部 ７ 回路シュミレータ ８ テスト規格値格納部 ９ テストプログラム出力部 10 テストプログラム部
実施の形態を示すブロック構成図である。 【図２】図１に示した実施の形態におけるテスト回路シ
ミュレーション制御部により実行される規格値の最大値
及び最小値の決定動作を説明するためのフローチャート
である。 【符号の説明】 １ テスト治具回路情報部 ２ 被測定ＩＣ回路情報部 ３ テスタ制約条件情報部 ４ テスト条件設定部 ５ 素子パラメータ設定部 ６ テスト回路シミュレーション制御部 ７ 回路シュミレータ ８ テスト規格値格納部 ９ テストプログラム出力部 10 テストプログラム部
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＩＣのテストプログラムを作成する装置
において、被測定ＩＣ回路情報、テスト治具回路情報、
テスタ制約条件情報を読み込み且つテスト条件を設定す
るテスト条件設定部と、前記被測定ＩＣ回路情報、前記
テスト治具回路情報、前記テスト条件、及び前記被測定
ＩＣ回路情報に含まれる機能素子の特性値を基にネット
リストを作成して、この作成されたネットリストを回路
シミュレータにて実行して出力を得ることを、前記機能
素子の特性値を仮想的に順次変更しながら複数回実行す
ることにより、テスト規格値の最大値及び最小値を得る
テスト回路シミュレーション制御部と、前記テスト規格
値の最大値及び最小値を格納するテスト規格値格納部と
を有するＩＣテストプログラム作成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001316471A JP2003121511A (ja) | 2001-10-15 | 2001-10-15 | Ｉｃテストプログラム作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001316471A JP2003121511A (ja) | 2001-10-15 | 2001-10-15 | Ｉｃテストプログラム作成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003121511A true JP2003121511A (ja) | 2003-04-23 |
Family
ID=19134485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001316471A Pending JP2003121511A (ja) | 2001-10-15 | 2001-10-15 | Ｉｃテストプログラム作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003121511A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100347682C (zh) * | 2004-12-08 | 2007-11-07 | 上海科泰世纪科技有限公司 | 自动化测试构建方法 |
-
2001
- 2001-10-15 JP JP2001316471A patent/JP2003121511A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100347682C (zh) * | 2004-12-08 | 2007-11-07 | 上海科泰世纪科技有限公司 | 自动化测试构建方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040820 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060310 |
|
| A131 | Notification of reasons for refusal |
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