JP2003115549A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 従来の半導体集積回路装置では、スイッチン
グ特性の優れたスイッチを構成するために、トランジス
タ、第１のダイオードおよび第２のダイオードの３つの
半導体素子を基板上に実装することで構成されていた。
そのため、その分の実装面積が必要とされるという課題
があった。 【解決手段】 本発明の半導体集積回路装置では、同一
のＮ＋型のシリコン基板１５上にエピタキシャル層１６
を形成し、分離領域１７により仕切られた第１および第
２の島領域１８、１９にそれぞれＮＰＮトランジスタ１
２、第１および第２のダイオード１３、１４が構成され
ている。そのことで、スイッチング特性の優れた回路を
形成する際、１チップで形成することができ、かつ、同
等のスイッチング特性が得られる半導体集積回路装置を
実現できる。
グ特性の優れたスイッチを構成するために、トランジス
タ、第１のダイオードおよび第２のダイオードの３つの
半導体素子を基板上に実装することで構成されていた。
そのため、その分の実装面積が必要とされるという課題
があった。 【解決手段】 本発明の半導体集積回路装置では、同一
のＮ＋型のシリコン基板１５上にエピタキシャル層１６
を形成し、分離領域１７により仕切られた第１および第
２の島領域１８、１９にそれぞれＮＰＮトランジスタ１
２、第１および第２のダイオード１３、１４が構成され
ている。そのことで、スイッチング特性の優れた回路を
形成する際、１チップで形成することができ、かつ、同
等のスイッチング特性が得られる半導体集積回路装置を
実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング素子
特性を向上させるクランプ回路に関し、スイッチ部を形
成するトランジスタとダイオードとを１つの半導体基板
上に形成した半導体集積回路装置である。
特性を向上させるクランプ回路に関し、スイッチ部を形
成するトランジスタとダイオードとを１つの半導体基板
上に形成した半導体集積回路装置である。
【０００２】
【従来の技術】トランジスタはスイッチとして用いられ
るが、このトランジスタは外部印加電圧条件により低抵
抗状態の導通状態（ＯＮ）、高抵抗状態の遮断状態（Ｏ
ＦＦ）の２つの状態を実現することができる。このよう
なＯＮ−ＯＦＦ動作によりスイッチングが可能となる。
例えば、ＮＰＮ型またはＰＮＰ型バイポーラトランジス
タにおいて、ベース−エミッタ間およびベース−コレク
タ間に逆バイアスを印加した場合、コレクタ電流が流れ
ず遮断状態（遮断領域）となる。逆にベース−エミッタ
間およびベース−コレクタ間に順方向バイアスを印加す
ると、エミッタ−コレクタ間電圧に比例したコレクタ電
流が流れる導通状態（飽和領域）となる。この飽和領域
では、高濃度の少数キャリアがベースに蓄積されている
ためスイッチング時間が長くなる。
るが、このトランジスタは外部印加電圧条件により低抵
抗状態の導通状態（ＯＮ）、高抵抗状態の遮断状態（Ｏ
ＦＦ）の２つの状態を実現することができる。このよう
なＯＮ−ＯＦＦ動作によりスイッチングが可能となる。
例えば、ＮＰＮ型またはＰＮＰ型バイポーラトランジス
タにおいて、ベース−エミッタ間およびベース−コレク
タ間に逆バイアスを印加した場合、コレクタ電流が流れ
ず遮断状態（遮断領域）となる。逆にベース−エミッタ
間およびベース−コレクタ間に順方向バイアスを印加す
ると、エミッタ−コレクタ間電圧に比例したコレクタ電
流が流れる導通状態（飽和領域）となる。この飽和領域
では、高濃度の少数キャリアがベースに蓄積されている
ためスイッチング時間が長くなる。
【０００３】そして、図５（Ａ）に示す如く、従来にお
ける半導体集積回路装置では、バイポーラトランジスタ
を用いたスイッチを構成する場合、上述したように、高
濃度の少数キャリアがベースに蓄積されているためスイ
ッチング時間が長くなってしまう。具体的には、図５
（Ｂ）に示す如く、ベース電圧をＧＮＤにした後も、コ
レクタ電圧がＧＮＤに引っ張られた状態のままであり、
つまりトランジスタが直ぐにＯＦＦしなかった。
ける半導体集積回路装置では、バイポーラトランジスタ
を用いたスイッチを構成する場合、上述したように、高
濃度の少数キャリアがベースに蓄積されているためスイ
ッチング時間が長くなってしまう。具体的には、図５
（Ｂ）に示す如く、ベース電圧をＧＮＤにした後も、コ
レクタ電圧がＧＮＤに引っ張られた状態のままであり、
つまりトランジスタが直ぐにＯＦＦしなかった。
【０００４】
【発明が解決しようとする課題】上述したように、従来
における半導体集積回路装置では、スイッチを構成する
トランジスタにおいて、ベース電圧をＧＮＤにした後
も、コレクタ電圧がＧＮＤに引っ張られた状態のままで
あり、つまりトランジスタが直ぐにＯＦＦせずスイッチ
ング特性が悪いとういう課題があった。
における半導体集積回路装置では、スイッチを構成する
トランジスタにおいて、ベース電圧をＧＮＤにした後
も、コレクタ電圧がＧＮＤに引っ張られた状態のままで
あり、つまりトランジスタが直ぐにＯＦＦせずスイッチ
ング特性が悪いとういう課題があった。
【０００５】
【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、一導電型の半導体基板の第１の島領域
に形成したトランジスタと、前記半導体基板の第２の島
領域に形成したトランジスタを用い、その一導電型のエ
ミッタ領域と逆導電型のベース領域との接合による第１
のダイオードおよびその逆導電型のベース領域と一導電
型のコレクタ領域との接合により形成する第２のダイオ
ードとを備え、前記第１の島領域のトランジスタの逆導
電型のベース領域と前記第１のダイオードの一導電型の
エミッタ領域とを共通接続することを特徴とする。
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、一導電型の半導体基板の第１の島領域
に形成したトランジスタと、前記半導体基板の第２の島
領域に形成したトランジスタを用い、その一導電型のエ
ミッタ領域と逆導電型のベース領域との接合による第１
のダイオードおよびその逆導電型のベース領域と一導電
型のコレクタ領域との接合により形成する第２のダイオ
ードとを備え、前記第１の島領域のトランジスタの逆導
電型のベース領域と前記第１のダイオードの一導電型の
エミッタ領域とを共通接続することを特徴とする。
【０００６】本発明の半導体集積回路装置は、好適に
は、前記第１のダイオードと前記第２のダイオードと
は、前記第２の島領域のトランジスタのベース領域を共
通の逆導電型領域として用いることを特徴とする。
は、前記第１のダイオードと前記第２のダイオードと
は、前記第２の島領域のトランジスタのベース領域を共
通の逆導電型領域として用いることを特徴とする。
【０００７】更に、本発明の半導体集積回路装置は、前
記トランジスタおよび前記第１および第２のダイオード
が一体に形成された前記基板は、導電パターンが配置さ
れた混成集積回路基板上に実装されることを特徴とす
る。
記トランジスタおよび前記第１および第２のダイオード
が一体に形成された前記基板は、導電パターンが配置さ
れた混成集積回路基板上に実装されることを特徴とす
る。
【０００８】更に、本発明の半導体集積回路装置は、前
記第１および第２の島領域は、前記基板上に積層された
一導電型のエピタキシャル層に形成されることを特徴と
する。
記第１および第２の島領域は、前記基板上に積層された
一導電型のエピタキシャル層に形成されることを特徴と
する。
【０００９】
【発明の実施の形態】本発明のクランプ回路を内蔵した
半導体集積回路装置を図１から図３を参照にして説明す
る。
半導体集積回路装置を図１から図３を参照にして説明す
る。
【００１０】先ず、図１に示す如く、本発明の半導体集
積回路装置１１では、１チップ内にＮＰＮトランジスタ
１２と２つのダイオード１３、１４とを形成し、クラン
プ回路を内蔵した構成であることに特徴がある。
積回路装置１１では、１チップ内にＮＰＮトランジスタ
１２と２つのダイオード１３、１４とを形成し、クラン
プ回路を内蔵した構成であることに特徴がある。
【００１１】具体的には、図示の如く、Ｎ＋型の単結晶
シリコン基板１５に気相成長法によりＮまたはＮ-で積
層したエピタキシャル層１６を形成されている。ここ
で、Ｎ型の単結晶シリコン基板１５は一般的なバイポー
ラＩＣのものより不純濃度の高いものを用いることで、
トランジスタ内部の抵抗を小さくすることができる。
シリコン基板１５に気相成長法によりＮまたはＮ-で積
層したエピタキシャル層１６を形成されている。ここ
で、Ｎ型の単結晶シリコン基板１５は一般的なバイポー
ラＩＣのものより不純濃度の高いものを用いることで、
トランジスタ内部の抵抗を小さくすることができる。
【００１２】そして、基板１５とエピタキシャル層１６
は、両者を完全に貫通するＰ＋型分離領域１７によって
ＮＰＮトランジスタ１２を形成する第１の島領域１８
と、第１および第２のダイオード１３、１４を形成する
第２の島領域１９とに電気的に分離されている。この分
離領域１７は、Ｎ＋型の単結晶シリコン基板１５表面か
ら上下方向に拡散した第１の分離領域２０と、エピタキ
シャル層１６表面から形成した第２の分離領域２１から
成り、２者が連結することでエピタキシャル層１６を第
１および第２の島領域１８、１９に分離している。
は、両者を完全に貫通するＰ＋型分離領域１７によって
ＮＰＮトランジスタ１２を形成する第１の島領域１８
と、第１および第２のダイオード１３、１４を形成する
第２の島領域１９とに電気的に分離されている。この分
離領域１７は、Ｎ＋型の単結晶シリコン基板１５表面か
ら上下方向に拡散した第１の分離領域２０と、エピタキ
シャル層１６表面から形成した第２の分離領域２１から
成り、２者が連結することでエピタキシャル層１６を第
１および第２の島領域１８、１９に分離している。
【００１３】この第１および第２の島領域１８、１９に
は、上述したように、それぞれＮＰＮトランジスタ１
２、第１および第２のダイオード１３、１４が形成され
るが、それぞれのエピタキシャル層１６表面にはＰ型の
拡散領域２２、２４が形成され、このＰ型の拡散領域２
２、２４表面にはＮ型の拡散領域が形成されている。そ
して、第１の島領域１８ではＰ型の拡散領域２２はベー
ス領域として、Ｎ型の拡散領域２３はエミッタ領域とし
て、エピタキシャル層１６はコレクタ領域として構成さ
れている。一方、第２の島領域１９ではＰ型の拡散領域
２４およびＮ型の拡散領域２５により第１のダイオード
１３が構成され、Ｐ型の拡散領域２４およびＮ型のエピ
タキシャル層１６により第２のダイオード１４が構成さ
れている。ここで、第１のダイオード１３と第２のダイ
オードとはＰ型の拡散領域２４を共通のＰ型領域として
用いることで、第２の島領域に第１および第２のダイオ
ード１３、１４を構成している。
は、上述したように、それぞれＮＰＮトランジスタ１
２、第１および第２のダイオード１３、１４が形成され
るが、それぞれのエピタキシャル層１６表面にはＰ型の
拡散領域２２、２４が形成され、このＰ型の拡散領域２
２、２４表面にはＮ型の拡散領域が形成されている。そ
して、第１の島領域１８ではＰ型の拡散領域２２はベー
ス領域として、Ｎ型の拡散領域２３はエミッタ領域とし
て、エピタキシャル層１６はコレクタ領域として構成さ
れている。一方、第２の島領域１９ではＰ型の拡散領域
２４およびＮ型の拡散領域２５により第１のダイオード
１３が構成され、Ｐ型の拡散領域２４およびＮ型のエピ
タキシャル層１６により第２のダイオード１４が構成さ
れている。ここで、第１のダイオード１３と第２のダイ
オードとはＰ型の拡散領域２４を共通のＰ型領域として
用いることで、第２の島領域に第１および第２のダイオ
ード１３、１４を構成している。
【００１４】そして、図示していないが、エピタキシャ
ル層１６上にはシリコン酸化膜が形成され、このシリコ
ン酸化膜に設けられた開口部を介してＡｌ等により電気
的に配線がされる。そして、本実施の形態では、ＮＰＮ
トランジスタ１２ではエピタキシャル層１６上にコレク
タ電極を、Ｐ型の拡散領域２２上にベース電極を、Ｎ型
の拡散領域２３上にエミッタ電極を形成している。一
方、第１および第２のダイオード１３、１４ではＰ型の
拡散領域２４上にアノード電極を、Ｎ型の拡散領域２５
上にカソード電極を形成しているが、本実施の形態で
は、第１のダイオード１３のカソード電極とＮＰＮトラ
ンジスタ１２のベース電極とを共通電極として用いてい
る。
ル層１６上にはシリコン酸化膜が形成され、このシリコ
ン酸化膜に設けられた開口部を介してＡｌ等により電気
的に配線がされる。そして、本実施の形態では、ＮＰＮ
トランジスタ１２ではエピタキシャル層１６上にコレク
タ電極を、Ｐ型の拡散領域２２上にベース電極を、Ｎ型
の拡散領域２３上にエミッタ電極を形成している。一
方、第１および第２のダイオード１３、１４ではＰ型の
拡散領域２４上にアノード電極を、Ｎ型の拡散領域２５
上にカソード電極を形成しているが、本実施の形態で
は、第１のダイオード１３のカソード電極とＮＰＮトラ
ンジスタ１２のベース電極とを共通電極として用いてい
る。
【００１５】図２に示す如く、１チップ内にＮＰＮトラ
ンジスタ１２、第１および第２のダイオード１３、１４
を形成した半導体集積回路装置１１は、基板２６上に形
成された導電パターン２７上に実装され、半導体集積回
路装置１１表面に形成されたアノード端子２９、ベース
端子３０、エミッタ端子３１をそれぞれ対応した導電パ
ターンと金属細線２８を介して電気的に接続することで
本発明の半導体集積回路装置が完成する。尚、コレクタ
端子（図示せず）は半導体集積回路装置１１裏面に形成
されており、直接導電パターン２７と電気的に接続され
ている。
ンジスタ１２、第１および第２のダイオード１３、１４
を形成した半導体集積回路装置１１は、基板２６上に形
成された導電パターン２７上に実装され、半導体集積回
路装置１１表面に形成されたアノード端子２９、ベース
端子３０、エミッタ端子３１をそれぞれ対応した導電パ
ターンと金属細線２８を介して電気的に接続することで
本発明の半導体集積回路装置が完成する。尚、コレクタ
端子（図示せず）は半導体集積回路装置１１裏面に形成
されており、直接導電パターン２７と電気的に接続され
ている。
【００１６】ここで、図４に示す如く、上述した本発明
である半導体集積回路装置において、トランジスタ１を
用いたスイッチのスイッチング特性を向上させるため、
例えば、プリント基板２上の導電パターン３を介して、
トランジスタ１とダイオード４、５とを組み合わせるこ
とで実現することができる。しかし、トランジスタ１お
よび２つのダイオード４、５をそれぞれ個々の素子とし
て形成し、プリント基板２上で本発明であるクランプ回
路を形成した場合、少なくとも３つの素子を用いなけれ
ばならず、スイッチ形成領域が大きくなってしまうとい
う問題があった。
である半導体集積回路装置において、トランジスタ１を
用いたスイッチのスイッチング特性を向上させるため、
例えば、プリント基板２上の導電パターン３を介して、
トランジスタ１とダイオード４、５とを組み合わせるこ
とで実現することができる。しかし、トランジスタ１お
よび２つのダイオード４、５をそれぞれ個々の素子とし
て形成し、プリント基板２上で本発明であるクランプ回
路を形成した場合、少なくとも３つの素子を用いなけれ
ばならず、スイッチ形成領域が大きくなってしまうとい
う問題があった。
【００１７】上述したように、本発明のクランプ回路を
内蔵した半導体集積回路装置では、Ｎ＋型の共通の基板
上にＮ型のエピタキシャル層を形成し、分離領域により
仕切られた第１および第２の島領域にそれぞれＮＰＮ型
のトランジスタ、第１および第２のダイオードを形成す
ることに特徴がある。そのことにより、図４に示す如
く、ＮＰＮ型のトランジスタ、第１のダイオードおよび
第２のダイオードと３つの半導体素子を基板上に実装す
る場合と比較して、本発明では１つの半導体素子を実装
することで同等の効果を得ることができる。その結果、
スイッチング特性を向上させ、更に、実装面積大幅に低
減することができる半導体集積回路装置を実現すること
ができる。
内蔵した半導体集積回路装置では、Ｎ＋型の共通の基板
上にＮ型のエピタキシャル層を形成し、分離領域により
仕切られた第１および第２の島領域にそれぞれＮＰＮ型
のトランジスタ、第１および第２のダイオードを形成す
ることに特徴がある。そのことにより、図４に示す如
く、ＮＰＮ型のトランジスタ、第１のダイオードおよび
第２のダイオードと３つの半導体素子を基板上に実装す
る場合と比較して、本発明では１つの半導体素子を実装
することで同等の効果を得ることができる。その結果、
スイッチング特性を向上させ、更に、実装面積大幅に低
減することができる半導体集積回路装置を実現すること
ができる。
【００１８】更に、本発明の半導体集積回路装置では、
ＮＰＮトランジスタのベース領域として用いられるＰ型
の拡散領域と、エミッタ領域として用いられるＮ型の拡
散領域とを同一工程でそれぞれダイオード形成領域に形
成することができる。そのことにより、ＮＰＮトランジ
スタ工程の他にダイオード形成工程を加えて形成する必
要が無いため、量産性に富んだ半導体集積回路装置を実
現することができる。
ＮＰＮトランジスタのベース領域として用いられるＰ型
の拡散領域と、エミッタ領域として用いられるＮ型の拡
散領域とを同一工程でそれぞれダイオード形成領域に形
成することができる。そのことにより、ＮＰＮトランジ
スタ工程の他にダイオード形成工程を加えて形成する必
要が無いため、量産性に富んだ半導体集積回路装置を実
現することができる。
【００１９】ここで、図３を参照にして本実施の形態の
回路について説明する。
回路について説明する。
【００２０】図３（Ａ）に示す如く、本実施の形態のス
イッチング回路では、図５（Ａ）に示した回路に第１の
ダイオード１３、第２のダイオード１４の２石を追加し
たスイッチング回路である。
イッチング回路では、図５（Ａ）に示した回路に第１の
ダイオード１３、第２のダイオード１４の２石を追加し
たスイッチング回路である。
【００２１】そして、第１のダイオード１３のＮ型領域
はトランジスタ１２のベース領域と接続されており、第
２のダイオード１４のＮ型領域はトランジスタ１２のコ
レクタ領域と接続されている。一方、第１および第２の
ダイオード１３、１４のＰ型領域はそれぞれ共通とな
り、抵抗Ｒ１を介して点Ｂへと接続している。また、Ｎ
ＰＮトランジスタのコレクタ領域は抵抗Ｒ２を介して電
源Ｖｃｃと接続しており、ＮＰＮトランジスタのエミッ
タ領域はＧＮＤと接続している。
はトランジスタ１２のベース領域と接続されており、第
２のダイオード１４のＮ型領域はトランジスタ１２のコ
レクタ領域と接続されている。一方、第１および第２の
ダイオード１３、１４のＰ型領域はそれぞれ共通とな
り、抵抗Ｒ１を介して点Ｂへと接続している。また、Ｎ
ＰＮトランジスタのコレクタ領域は抵抗Ｒ２を介して電
源Ｖｃｃと接続しており、ＮＰＮトランジスタのエミッ
タ領域はＧＮＤと接続している。
【００２２】上述した本実施の形態である回路の作用と
しては、先ず、トランジスタ１２をＯＮさせるためにＢ
点における電圧ＶBがトランジスタ１２のベースに印加
する。具体的には、図３（Ａ）の回路では、Ａ点の電位
ＶAが２Ｖf（順方向電圧）に成ったときトランジスタ１
２はＯＮする。このとき、Ｃ点の電位は第２のダイオー
ド１４を経過するためＶfと成る。そして、この回路を
ＯＦＦさせる時は、つまり、トランジスタ１２をＯＦＦ
させる時は、Ｂ点における電圧ＶBをＬｏｗレベルにす
ることでトランジスタ１２のベースもＬｏｗレベルに成
りトランジスタ１２はＯＦＦする。
しては、先ず、トランジスタ１２をＯＮさせるためにＢ
点における電圧ＶBがトランジスタ１２のベースに印加
する。具体的には、図３（Ａ）の回路では、Ａ点の電位
ＶAが２Ｖf（順方向電圧）に成ったときトランジスタ１
２はＯＮする。このとき、Ｃ点の電位は第２のダイオー
ド１４を経過するためＶfと成る。そして、この回路を
ＯＦＦさせる時は、つまり、トランジスタ１２をＯＦＦ
させる時は、Ｂ点における電圧ＶBをＬｏｗレベルにす
ることでトランジスタ１２のベースもＬｏｗレベルに成
りトランジスタ１２はＯＦＦする。
【００２３】そして、図３（Ｂ）には、この作用におけ
るトランジスタ１２のスイッチング特性を示している。
図示したように、Ｂ点における電圧ＶBにＨｉｇｈレベ
ルの電圧が印加した時にトランジスタ１２のベースにも
電圧が印加しトランジスタ１２はＯＮする。このとき、
上述したように、Ｃ点における電圧Ｖｃには電圧Ｖfが
印加している。このトランジスタ１２がＯＮしている時
には、Ｃ点における電圧ＶｃがＧＮＤに近い方が回路の
ＯＮまたはＯＦＦの判断が容易であるが、この程度の電
圧であれば特に問題は無い。
るトランジスタ１２のスイッチング特性を示している。
図示したように、Ｂ点における電圧ＶBにＨｉｇｈレベ
ルの電圧が印加した時にトランジスタ１２のベースにも
電圧が印加しトランジスタ１２はＯＮする。このとき、
上述したように、Ｃ点における電圧Ｖｃには電圧Ｖfが
印加している。このトランジスタ１２がＯＮしている時
には、Ｃ点における電圧ＶｃがＧＮＤに近い方が回路の
ＯＮまたはＯＦＦの判断が容易であるが、この程度の電
圧であれば特に問題は無い。
【００２４】次に、トランジスタ１２のＯＦＦ時におい
ては、上述したように、スイッチング特性を向上するた
めに、この本実施の回路が構成されている。先ず、トラ
ンジスタ１２のＯＦＦするために、Ｂ点における電圧Ｖ
BをＬｏｗレベルにする。このとき、図５（Ａ）、
（Ｂ）に示した如く、ダイオードが入っていない回路で
は、Ｂ点における電圧ＶBをＬｏｗにした後もトランジ
スタのベースに蓄積されている高濃度の少数キャリアに
より、トランジスタが直ぐにＯＦＦせず、スイッチング
時間が長くなる。しかし、本実施の形態のベーカー・ク
ランプ回路では、Ｂ点における電圧ＶBをＬｏｗする
と、電圧ＶBの立ち下がり時の信号は第２のダイオード
１４を介してＧＮＤに抜け、Ｂ点における電圧ＶBをＬ
ｏｗに成ったときは第２のダイオード１４はＯＦＦとな
る。そのことで、本実施のベーカー・クランプ回路では
Ｂ点における電圧ＶBをＬｏｗにした後もトランジスタ
のベースには高濃度の少数キャリアが蓄積されず、トラ
ンジスタ１２は直ぐにＯＦＦする。そして、Ｃ点におけ
る電圧Ｖｃは直ぐにＶｃｃに立ち上がる。その結果、Ｂ
点における電圧ＶBの立ち下がり時期とＣ点における電
圧Ｖｃの立ち上がり時期とがほぼ同時に起こり、スイッ
チング特性が向上される。
ては、上述したように、スイッチング特性を向上するた
めに、この本実施の回路が構成されている。先ず、トラ
ンジスタ１２のＯＦＦするために、Ｂ点における電圧Ｖ
BをＬｏｗレベルにする。このとき、図５（Ａ）、
（Ｂ）に示した如く、ダイオードが入っていない回路で
は、Ｂ点における電圧ＶBをＬｏｗにした後もトランジ
スタのベースに蓄積されている高濃度の少数キャリアに
より、トランジスタが直ぐにＯＦＦせず、スイッチング
時間が長くなる。しかし、本実施の形態のベーカー・ク
ランプ回路では、Ｂ点における電圧ＶBをＬｏｗする
と、電圧ＶBの立ち下がり時の信号は第２のダイオード
１４を介してＧＮＤに抜け、Ｂ点における電圧ＶBをＬ
ｏｗに成ったときは第２のダイオード１４はＯＦＦとな
る。そのことで、本実施のベーカー・クランプ回路では
Ｂ点における電圧ＶBをＬｏｗにした後もトランジスタ
のベースには高濃度の少数キャリアが蓄積されず、トラ
ンジスタ１２は直ぐにＯＦＦする。そして、Ｃ点におけ
る電圧Ｖｃは直ぐにＶｃｃに立ち上がる。その結果、Ｂ
点における電圧ＶBの立ち下がり時期とＣ点における電
圧Ｖｃの立ち上がり時期とがほぼ同時に起こり、スイッ
チング特性が向上される。
【００２５】
【発明の効果】本発明の半導体集積回路装置によれば、
共通の基板上にエピタキシャル層を形成し、分離領域に
より仕切られた第１および第２の島領域にそれぞれトラ
ンジスタ、第１および第２のダイオードを形成すること
に特徴がある。そのことにより、従来では、スイッチン
グ特性を向上させるために、トランジスタ、第１のダイ
オードおよび第２のダイオードと３つの半導体素子を基
板上に実装していたが、本発明では１つの半導体素子を
実装することで同等の効果を得ることができる。その結
果、スイッチング特性を悪化させることなく実装面積大
幅に低減することができる半導体集積回路装置を実現す
ることができる。
共通の基板上にエピタキシャル層を形成し、分離領域に
より仕切られた第１および第２の島領域にそれぞれトラ
ンジスタ、第１および第２のダイオードを形成すること
に特徴がある。そのことにより、従来では、スイッチン
グ特性を向上させるために、トランジスタ、第１のダイ
オードおよび第２のダイオードと３つの半導体素子を基
板上に実装していたが、本発明では１つの半導体素子を
実装することで同等の効果を得ることができる。その結
果、スイッチング特性を悪化させることなく実装面積大
幅に低減することができる半導体集積回路装置を実現す
ることができる。
【００２６】更に、本発明の半導体集積回路装置によれ
ば、トランジスタのベース領域として用いられる拡散領
域と、エミッタ領域として用いられる拡散領域とを同一
工程でそれぞれダイオード形成領域に形成することがで
きる。そのことにより、トランジスタ工程の他にダイオ
ード形成工程を加えて形成する必要が無いため、量産性
に富んだ半導体集積回路装置を実現することができる。
ば、トランジスタのベース領域として用いられる拡散領
域と、エミッタ領域として用いられる拡散領域とを同一
工程でそれぞれダイオード形成領域に形成することがで
きる。そのことにより、トランジスタ工程の他にダイオ
ード形成工程を加えて形成する必要が無いため、量産性
に富んだ半導体集積回路装置を実現することができる。
【図１】本発明の半導体集積回路装置を説明する断面図
である。
である。
【図２】本発明の半導体集積回路装置を説明する平面図
である。
である。
【図３】本発明の半導体集積回路装置を説明する（Ａ）
回路図、（Ｂ）特性図である。
回路図、（Ｂ）特性図である。
【図４】本発明の半導体集積回路装置を説明する平面図
である。
である。
【図５】従来の半導体集積回路装置を説明する（Ａ）回
路図、（Ｂ）特性図である。
路図、（Ｂ）特性図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
// Ｈ０３Ｋ 5/007
Ｆターム(参考） 5F038 DF01 EZ20
5F082 AA06 AA08 AA15 BA26 BC01
BC11 DA02
5J039 AA04 KK37 MM03
5J055 AX04 AX56 DX04 DX07 DX10
EX06 EX12 EY12 EY17 EZ16
EZ62 FX04 FX12 FX33 GX01
GX04 GX07
Claims (4)
- 【請求項１】 一導電型の半導体基板の第１の島領域に
形成したトランジスタと、 前記半導体基板の第２の島領域に形成したトランジスタ
を用い、その一導電型のエミッタ領域と逆導電型のベー
ス領域との接合による第１のダイオードおよびその逆導
電型のベース領域と一導電型のコレクタ領域との接合に
より形成する第２のダイオードとを備え、 前記第１の島領域のトランジスタの逆導電型のベース領
域と前記第１のダイオードの一導電型のエミッタ領域と
を共通接続することを特徴とする半導体集積回路装置。 - 【請求項２】 前記第１のダイオードと前記第２のダイ
オードとは、前記第２の島領域のトランジスタのベース
領域を共通の逆導電型領域として用いることを特徴とす
る請求項１記載の半導体集積回路装置。 - 【請求項３】 前記トランジスタおよび前記第１および
第２のダイオードが一体に形成された前記基板は、導電
パターンが配置された混成集積回路基板上に実装される
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 前記第１および第２の島領域は、前記基
板上に積層された一導電型のエピタキシャル層に形成さ
れることを特徴とする請求項１記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309649A JP2003115549A (ja) | 2001-10-05 | 2001-10-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309649A JP2003115549A (ja) | 2001-10-05 | 2001-10-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003115549A true JP2003115549A (ja) | 2003-04-18 |
Family
ID=19128763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001309649A Pending JP2003115549A (ja) | 2001-10-05 | 2001-10-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003115549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014505983A (ja) * | 2011-01-20 | 2014-03-06 | アドバンスト・エナジー・インダストリーズ・インコーポレイテッド | 可変リアクタンス回路におけるｂｊｔスイッチを使用するインピーダンス整合ネットワーク |
| US9490353B2 (en) | 2012-08-28 | 2016-11-08 | Advanced Energy Industries, Inc. | Three terminal PIN diode |
-
2001
- 2001-10-05 JP JP2001309649A patent/JP2003115549A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014505983A (ja) * | 2011-01-20 | 2014-03-06 | アドバンスト・エナジー・インダストリーズ・インコーポレイテッド | 可変リアクタンス回路におけるｂｊｔスイッチを使用するインピーダンス整合ネットワーク |
| US9124248B2 (en) | 2011-01-20 | 2015-09-01 | Advanced Energy Industries, Inc. | Impedance-matching network using BJT switches in variable-reactance circuits |
| KR101619871B1 (ko) | 2011-01-20 | 2016-05-11 | 어드밴스드 에너지 인더스트리즈 인코포레이티드 | 가변 리액턴스 회로에 bjt 스위치들을 사용한 임피던스 매칭 네트워크 |
| US9660613B2 (en) | 2011-01-20 | 2017-05-23 | Advanced Energy Industries, Inc. | Impedance-matching network using BJT switches in variable-reactance circuits |
| US9490353B2 (en) | 2012-08-28 | 2016-11-08 | Advanced Energy Industries, Inc. | Three terminal PIN diode |
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