JP2003066099A - 測定制御装置、方法、プログラムおよび該プログラムを記録した記録媒体 - Google Patents

測定制御装置、方法、プログラムおよび該プログラムを記録した記録媒体

Info

Publication number
JP2003066099A
JP2003066099A JP2001253183A JP2001253183A JP2003066099A JP 2003066099 A JP2003066099 A JP 2003066099A JP 2001253183 A JP2001253183 A JP 2001253183A JP 2001253183 A JP2001253183 A JP 2001253183A JP 2003066099 A JP2003066099 A JP 2003066099A
Authority
JP
Japan
Prior art keywords
measurement
control
control means
measured
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001253183A
Other languages
English (en)
Inventor
Ryuichi Sakurai
隆一 櫻井
Toshiharu Kasahara
寿治 笠原
Chiezou Saitou
千恵蔵 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP2001253183A priority Critical patent/JP2003066099A/ja
Priority to CNA02816525XA priority patent/CN1547670A/zh
Priority to PCT/JP2002/008447 priority patent/WO2003027693A1/ja
Priority to KR10-2004-7002313A priority patent/KR20040030136A/ko
Priority to US10/486,591 priority patent/US20050114067A1/en
Priority to EP02760692A priority patent/EP1420258A4/en
Publication of JP2003066099A publication Critical patent/JP2003066099A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 測定モジュールから受け渡しされる測定デー
タのノイズを低減する。 【解決手段】 測定制御部１０が被測定回路５０ａ、ｂ
を制御し、被測定回路５０ａ、ｂから測定データを取得
する。また、ＣＰＵ２０は測定制御部１０をバス４０を
介して制御する。ＣＰＵ２０が直接、被測定回路５０
ａ、ｂを制御するわけではないため、ＣＰＵ２０と測定
制御部１０との間で測定データが受け渡しされるわけで
はない。よって、バス４０を介して伝達される制御信号
等が測定データに混入しないので、ＣＰＵ２０から送ら
れる制御信号等がノイズにならないため、測定データの
ノイズを低減される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、CPU等の制御部と
測定モジュールとの間のデータの受け渡しの際のノイズ
の低減に関する。
【０００２】
【従来の技術】従来の測定システムの一般的な構成を図
５に示す。従来の測定システム１００においては、バス
１３０を介してCPU（Central Processing Unit）１１
２、ROM（Read Only Memory）１１４、RAM（Random Acc
ess Memory）１１６、測定モジュール１２０が接続され
ている。
【０００３】CPU１１２は、ROM１１４およびRAM１１６
からバス１３０を介してプログラムおよびデータを読み
出して、それらに従い測定モジュール１２０に同期クロ
ックや制御指令を送る。測定モジュール１２０はバス１
３０を介してCPU１１２に測定の結果を示す測定データ
を送る。なお、CPU１１２は、バス１３０を介してRAM１
１６に測定データ等を書き込む。
【０００４】このように、測定データのみならず同期ク
ロック、制御指令、プログラムおよびデータもバス１３
０を介してCPU１１２等の各部に受け渡しされる。
【０００５】
【発明が解決しようとする課題】しかしながら、バス１
３０を介して測定モジュール１２０等から受け渡しされ
る測定データにとって、バス１３０を介して各部に受け
渡しされる制御指令等はノイズである。
【０００６】そこで、本発明は、測定モジュールから受
け渡しされる測定データのノイズを低減することを課題
とする。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、被測定物と接続され、被測定物を制御し、被測定物
から測定データを取得する測定制御手段と、測定制御手
段と接続され、測定制御手段を制御する中央制御手段
と、を備えるように構成される。
【０００８】上記のように構成された測定制御装置によ
れば、測定制御手段は被測定物と接続され、被測定物か
ら測定データを取得する。よって、測定データは測定制
御手段と被測定物との間で受け渡しされる。
【０００９】一方、中央制御手段は測定制御手段と接続
され、測定制御手段を制御する。よって、中央制御手段
の制御信号等は中央制御手段と測定制御手段との間で受
け渡しされる。測定制御手段が被測定物を制御するので
あり、中央制御手段が直接、被測定物を制御するわけで
はない。よって、中央制御手段と測定制御手段との間で
測定データが受け渡しされるわけではない。
【００１０】したがって、中央制御手段の制御信号等が
測定データのノイズにならない。
【００１１】請求項２に記載の発明は、請求項１に記載
の発明であって、測定制御手段が被測定物を制御する際
に使用する制御指令を記録する制御指令メモリを備える
ように構成される。
【００１２】請求項３に記載の発明は、請求項１または
２に記載の発明であって、測定制御手段と中央制御手段
とを接続するバスと、バスを介して中央制御手段と接続
されているメモリと、を備えるように構成される。
【００１３】請求項４に記載の発明は、請求項１ないし
３のいずれか一項に記載の発明であって、測定制御手段
は、被測定物を制御する個別制御手段と、個別制御手段
に同期クロックを送る全体制御手段と、を備えるように
構成される。
【００１４】請求項５に記載の発明は、請求項４に記載
の発明であって、個別制御手段から測定データを受取っ
て記憶する測定データメモリを備えるように構成され
る。
【００１５】請求項６に記載の発明は、請求項３に記載
の発明であって、中央制御手段は、測定制御手段および
メモリに同期クロックを送るように構成される。
【００１６】請求項７に記載の発明は、被測定物を制御
し、被測定物から測定データを取得する測定制御工程
と、測定制御手段を制御する中央制御工程と、を備える
ように構成される。
【００１７】請求項８に記載の発明は、被測定物を制御
し被測定物から測定データを取得する測定制御処理を、
測定制御処理を制御する中央制御手段を有するコンピュ
ータに実行させるためのプログラムである。
【００１８】請求項９に記載の発明は、被測定物を制御
し被測定物から測定データを取得する測定制御処理を、
測定制御処理を制御する中央制御手段を有するコンピュ
ータに実行させるためのプログラムを記録したコンピュ
ータによって読み取り可能な記録媒体である。
【００１９】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら説明する。
【００２０】第一の実施形態 図１は、本発明の第一の実施形態にかかる測定制御装置
の構成を示すブロック図である。本発明の第一の実施形
態にかかる測定制御装置は、測定制御部１０、ＣＰＵ
（中央制御手段）２０、ROM（Read Only Memory）３
２、RAM（Random Access Memory）３４、バス４０を備
える。測定制御装置は、被測定回路５０ａ、ｂに接続さ
れており、被測定回路５０ａ、ｂを測定する。
【００２１】測定制御部１０は、被測定回路５０ａ、ｂ
に接続されている。また、測定制御部１０は、制御指令
に従い、被測定回路５０ａ、ｂを制御する。測定制御部
１０は、被測定回路５０ａ、ｂから測定データを取得す
る。なお、測定制御部１０が使用する制御指令はＣＰＵ
（中央制御手段）２０から測定開始前に送っておく。
【００２２】ＣＰＵ（中央制御手段）２０は、バス４０
を介して測定制御部１０と接続されている。ＣＰＵ（中
央制御手段）２０は、測定制御部１０を制御する。な
お、ＣＰＵ２０は、バス４０を介してROM３２およびRAM
３４といったメモリに接続されている。ＣＰＵ２０は、
ROM３２およびRAM３４からプログラムやデータを読み出
す。そして、ＣＰＵ２０は、RAM３４にデータを書き込
む。ＣＰＵ２０は、測定制御部１０、ROM３２およびRAM
３４に同期クロックを送って、同期をとる。
【００２３】ROM３２およびRAM３４はプログラムやデー
タが記録されるメモリである。ROM３２は読み出し専用
のメモリであり、RAM３４は読み出しおよび書き込みが
できるメモリである。
【００２４】バス４０は、測定制御部１０、ＣＰＵ２
０、ROM３２およびRAM３４を接続する。
【００２５】次に、第一の実施形態の動作を説明する。
【００２６】まず、測定開始前にＣＰＵ２０は測定制御
部１０に制御指令を送っておく。その後、測定を開始す
る。測定制御部１０は、制御指令に従い被測定回路５０
ａ、ｂを制御する。被測定回路５０ａ、ｂは、所定の動
作を行ない、測定データを測定制御部１０に出力する。
測定データは測定制御部１０と被測定回路５０ａ、ｂと
の間で受け渡しされる。
【００２７】一方、ＣＰＵ２０はバス４０を介して測定
制御部１０を制御する。さらに、ＣＰＵ２０はバス４０
を介して測定制御部１０とROM３２、RAM３４との同期を
とる。なお、ＣＰＵ２０はバス４０を介してROM３２、R
AM３４からプログラムおよびデータを読み出し、RAM３
４にデータを書き込む。ＣＰＵ２０の制御信号等は、バ
ス４０を介して受け渡しされる。
【００２８】第一の実施形態によれば、測定制御部１０
が被測定回路５０ａ、ｂを制御するのであり、ＣＰＵ２
０が直接、被測定回路５０ａ、ｂを制御するわけではな
い。よって、ＣＰＵ２０と測定制御部１０との間で測定
データが受け渡しされるわけではない。したがって、バ
ス４０には、測定データが伝達されず、ＣＰＵ２０の制
御信号等が測定データのノイズにならない。
【００２９】なお、測定制御部１０をソフトウェアおよ
びハードウェアを用いて構成することもでき、その際の
ハードウェア構成を図２に示す。測定制御部１０は、Ｃ
ＰＵ６０、モジュール７０ａ、ｂを備える。モジュール
７０ａ、ｂはそれぞれ、プログラムメモリ７４ａ、ｂ、
インタフェース回路７６ａ、ｂを備える。
【００３０】プログラムメモリ７４ａ、ｂには、被測定
回路５０ａ、ｂを制御し、被測定回路５０ａ、ｂから測
定データを取得するためのプログラム（制御指令）が記
録されている。ＣＰＵ６０はプログラムメモリ７４ａ、
ｂからプログラムを読み出してインタフェース回路７６
ａ、ｂを介して被測定回路５０ａ、ｂを制御し、被測定
回路５０ａ、ｂから測定データを取得する。インタフェ
ース回路７６ａ、ｂは、ＣＰＵ６０と被測定回路５０
ａ、ｂとを接続するためのインタフェースである。ＣＰ
Ｕ（中央制御手段）２０は、バス４０に接続されたＣＰ
Ｕ６０を制御する。ＣＰＵ６０は被測定回路５０ａ、ｂ
に測定制御処理を行なうので、ＣＰＵ（中央制御手段）
２０は測定制御処理を制御することになる。
【００３１】第二の実施形態 第二の実施形態は、測定制御部１０がコントロールシー
ケンサ１２とターゲットシーケンサ１４とに分かれてい
る点が、第一の実施形態と異なる。
【００３２】図３に、本発明の第二の実施形態にかかる
測定制御装置の構成を示すブロック図である。本発明の
第一の実施形態にかかる測定制御装置は、測定制御部１
０、ＣＰＵ（中央制御手段）２０、ROM（Read Only Mem
ory）３２、RAM（Random Access Memory）３４、バス４
０を備える。以下、第一の実施形態と同様な部分は、同
一の番号を付して説明を省略する。
【００３３】測定制御部１０は、コントロールシーケン
サ（全体制御手段）１２、ターゲットシーケンサ（個別
制御手段）１４ａ、ｂ、制御指令メモリ１６ａ、ｂを有
する。
【００３４】コントロールシーケンサ（全体制御手段）
１２は、バス４０に接続されている。コントロールシー
ケンサ１２は、ターゲットシーケンサ（個別制御手段）
１４ａ、ｂに同期クロックを送り、ターゲットシーケン
サ１４ａ、ｂの同期をとる。コントロールシーケンサ１
２は、ターゲットシーケンサ１４ａ、ｂから測定データ
を取得する。
【００３５】ターゲットシーケンサ１４ａ、ｂは、それ
ぞれ被測定回路５０ａ、ｂに接続されている。ターゲッ
トシーケンサ１４ａ、ｂは、制御指令に従いそれぞれ被
測定回路５０ａ、ｂを制御する。ターゲットシーケンサ
１４ａ、ｂは、それぞれ被測定回路５０ａ、ｂから測定
データを取得する。
【００３６】制御指令メモリ１６ａ、ｂは、ターゲット
シーケンサ１４ａ、ｂが被測定回路５０ａ、ｂを制御す
るために使用する制御指令を記録する。なお、制御指令
はコントロールシーケンサ１２から送られてくる。
【００３７】なお、ターゲットシーケンサ１４ａおよび
制御指令メモリ１６ａはモジュール１３ａを構成し、タ
ーゲットシーケンサ１４ｂおよび制御指令メモリ１６ｂ
はモジュール１３ｂを構成する。また、モジュールは二
個以上（三、四、…個）あってもよい。
【００３８】ＣＰＵ２０、ROM３２、RAM３４およびバス
４０は、第一の実施形態と同様である。
【００３９】次に、第二の実施形態の動作を説明する。
【００４０】まず、測定開始前にＣＰＵ２０は測定制御
部１０に制御指令を送っておく。制御指令は、コントロ
ールシーケンサ１２を介して制御指令メモリ１６ａ、ｂ
に記録される。
【００４１】その後、測定を開始する。ターゲットシー
ケンサ１４ａ、ｂは、コントロールシーケンサ１２によ
り同期をとられながら、制御指令を制御指令メモリ１６
から読み出して被測定回路５０ａ、ｂを制御する。被測
定回路５０ａ、ｂは所定の動作を行ない、測定データを
ターゲットシーケンサ１４ａ、ｂに出力する。ターゲッ
トシーケンサ１４ａ、ｂは、コントロールシーケンサ１
２に測定データを出力する。よって、測定データは測定
制御部１０と被測定回路５０ａ、ｂとの間で受け渡しさ
れる。
【００４２】一方、ＣＰＵ２０はバス４０を介して測定
制御部１０を制御する。さらに、ＣＰＵ２０はバス４０
を介して測定制御部１０とROM３２、RAM３４との同期を
とる。なお、ＣＰＵ２０はバス４０を介してROM３２、R
AM３４からプログラムおよびデータを読み出し、RAM３
４にデータを書き込む。ＣＰＵ２０の制御信号等は、バ
ス４０を介して受け渡しされる。
【００４３】第二の実施形態によれば、第一の実施形態
と同様な効果を奏する。
【００４４】第三の実施形態 第三の実施形態は、測定データが測定データメモリ１８
ａ、ｂに出力される点が、第二の実施形態と異なる。
【００４５】図４に、本発明の第三の実施形態にかかる
測定制御装置の構成を示すブロック図である。本発明の
第三の実施形態にかかる測定制御装置は、測定制御部１
０、ＣＰＵ（中央制御手段）２０、ROM（Read Only Mem
ory）３２、RAM（Random Access Memory）３４、バス４
０を備える。以下、第二の実施形態と同様な部分は、同
一の番号を付して説明を省略する。
【００４６】測定制御部１０は、コントロールシーケン
サ１２、ターゲットシーケンサ１４ａ、ｂ、制御指令メ
モリ１６ａ、ｂ、測定データメモリ１８ａ、ｂを有す
る。
【００４７】コントロールシーケンサ１２およびターゲ
ットシーケンサ１４ａ、ｂ、制御指令メモリ１６ａ、ｂ
は第二の実施形態と同様である。測定データメモリ１８
ａ、ｂは、それぞれターゲットシーケンサ１４ａ、ｂに
接続され、ターゲットシーケンサ１４ａ、ｂから測定デ
ータを取得し記録する。なお、コントロールシーケンサ
１２は測定データメモリ１８ａ、ｂから測定データを読
み出す。
【００４８】ＣＰＵ２０、ROM３２、RAM３４およびバス
４０は、第一の実施形態と同様である。
【００４９】なお、ターゲットシーケンサ１４ａ、制御
指令メモリ１６ａおよび測定データメモリ１８ａはモジ
ュール１３ａを構成し、ターゲットシーケンサ１４ｂ、
制御指令メモリ１６ｂおよび測定データメモリ１８ｂは
モジュール１３ｂを構成する。また、モジュールは二個
以上（三、四、…個）あってもよい。
【００５０】次に、第三の実施形態の動作を説明する。
【００５１】まず、測定開始前にＣＰＵ２０は測定制御
部１０に制御指令を送っておく。制御指令は、コントロ
ールシーケンサ１２を介して制御指令メモリ１６に記録
される。
【００５２】その後、測定を開始する。ターゲットシー
ケンサ１４ａ、ｂは、コントロールシーケンサ１２によ
り同期をとられながら、制御指令を制御指令メモリ１６
から読み出して被測定回路５０ａ、ｂを制御する。被測
定回路５０ａ、ｂは所定の動作を行ない、測定データを
ターゲットシーケンサ１４ａ、ｂに出力する。ターゲッ
トシーケンサ１４ａ、ｂは、測定データメモリ１８ａ、
ｂに測定データを出力する。よって、測定データは測定
制御部１０と被測定回路５０ａ、ｂとの間で受け渡しさ
れる。測定データメモリ１８ａ、ｂに記録された測定デ
ータは、コントロールシーケンサ１２により読み出され
る。
【００５３】一方、ＣＰＵ２０はバス４０を介して測定
制御部１０を制御する。さらに、ＣＰＵ２０はバス４０
を介して測定制御部１０とROM３２、RAM３４との同期を
とる。なお、ＣＰＵ２０はバス４０を介してROM３２、R
AM３４からプログラムおよびデータを読み出し、RAM３
４にデータを書き込む。ＣＰＵ２０の制御信号等は、バ
ス４０を介して受け渡しされる。
【００５４】第三の実施形態によれば、第一の実施形態
と同様な効果を奏する。
【００５５】
【発明の効果】本発明によれば、測定制御手段は被測定
物と接続され、被測定物から測定データを取得する。よ
って、測定データは測定制御手段と被測定物との間で受
け渡しされる。
【００５６】一方、中央制御手段は測定制御手段と接続
され、測定制御手段を制御する。よって、中央制御手段
の制御信号等は中央制御手段と測定制御手段との間で受
け渡しされる。測定制御手段が被測定物を制御するので
あり、中央制御手段が直接、被測定物を制御するわけで
はない。よって、中央制御手段と測定制御手段との間で
測定データが受け渡しされるわけではない。
【００５７】したがって、中央制御手段の制御信号等が
測定データのノイズにならない。
【図面の簡単な説明】
【図１】本発明の第一の実施形態にかかる測定制御装置
の構成を示すブロック図である。
【図２】測定制御部１０をソフトウェアおよびハードウ
ェアを用いて構成した場合のハードウェア構成を示す図
である。
【図３】本発明の第二の実施形態にかかる測定制御装置
の構成を示すブロック図である。
【図４】本発明の第三の実施形態にかかる測定制御装置
の構成を示すブロック図である。
【図５】従来技術の測定システムの一般的な構成を示す
図である。
【符号の説明】
１０ 測定制御部 １２ コントロールシーケンサ（全体制御手段） １３ａ、ｂ モジュール １４ａ、ｂ ターゲットシーケンサ（個別制御手段） １６ａ、ｂ 制御指令メモリ １８ａ、ｂ 測定データメモリ ２０ ＣＰＵ（中央制御手段） ３２ ROM（Read Only Memory） ３４ RAM（Random Access Memory） ４０ バス ５０ａ、ｂ 被測定回路 ６０ ＣＰＵ ７０ａ、ｂ モジュール ７４ａ、ｂ プログラムメモリ ７６ａ、ｂ インタフェース回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 千恵蔵 東京都練馬区旭町１丁目32番１号 株式会 社アドバンテスト内 Ｆターム(参考） 2G132 AA00 AE18 AE23 AE24 AL00 AL11

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】被測定物と接続され、前記被測定物を制御
    し、前記被測定物から測定データを取得する測定制御手
    段と、 前記測定制御手段と接続され、前記測定制御手段を制御
    する中央制御手段と、 を備えた測定制御装置。
  2. 【請求項２】請求項１に記載の測定制御装置であって、 前記測定制御手段が前記被測定物を制御する際に使用す
    る制御指令を記録する制御指令メモリを備えた測定制御
    装置。
  3. 【請求項３】請求項１または２に記載の測定制御装置で
    あって、 前記測定制御手段と前記中央制御手段とを接続するバス
    と、 前記バスを介して前記中央制御手段と接続されているメ
    モリと、 を備えた測定制御装置。
  4. 【請求項４】請求項１ないし３のいずれか一項に記載の
    測定制御装置であって、 前記測定制御手段は、 前記被測定物を制御する個別制御手段と、 前記個別制御手段に同期クロックを送る全体制御手段
    と、 を備えた測定制御装置。
  5. 【請求項５】請求項４に記載の測定制御装置であって、 前記個別制御手段から前記測定データを受取って記憶す
    る測定データメモリを備えた測定制御装置。
  6. 【請求項６】請求項３に記載の測定制御装置であって、 前記中央制御手段は、前記測定制御手段および前記メモ
    リに同期クロックを送る、測定制御装置。
  7. 【請求項７】被測定物を制御し、前記被測定物から測定
    データを取得する測定制御工程と、 前記測定制御手段を制御する中央制御工程と、 を備えた測定制御方法。
  8. 【請求項８】被測定物を制御し前記被測定物から測定デ
    ータを取得する測定制御処理を、当該測定制御処理を制
    御する中央制御手段を有するコンピュータに実行させる
    ためのプログラム。
  9. 【請求項９】被測定物を制御し前記被測定物から測定デ
    ータを取得する測定制御処理を、当該測定制御処理を制
    御する中央制御手段を有するコンピュータに実行させる
    ためのプログラムを記録したコンピュータによって読み
    取り可能な記録媒体。
JP2001253183A 2001-08-23 2001-08-23 測定制御装置、方法、プログラムおよび該プログラムを記録した記録媒体 Withdrawn JP2003066099A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001253183A JP2003066099A (ja) 2001-08-23 2001-08-23 測定制御装置、方法、プログラムおよび該プログラムを記録した記録媒体
CNA02816525XA CN1547670A (zh) 2001-08-23 2002-08-22 测量控制仪
PCT/JP2002/008447 WO2003027693A1 (fr) 2001-08-23 2002-08-22 Appareil de commande de mesure
KR10-2004-7002313A KR20040030136A (ko) 2001-08-23 2002-08-22 측정제어장치
US10/486,591 US20050114067A1 (en) 2001-08-23 2002-08-22 Measurement control apparatus
EP02760692A EP1420258A4 (en) 2001-08-23 2002-08-22 MEASUREMENT CONTROL DEVICE

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001253183A JP2003066099A (ja) 2001-08-23 2001-08-23 測定制御装置、方法、プログラムおよび該プログラムを記録した記録媒体

Publications (1)

Publication Number Publication Date
JP2003066099A true JP2003066099A (ja) 2003-03-05

Family

ID=19081553

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001253183A Withdrawn JP2003066099A (ja) 2001-08-23 2001-08-23 測定制御装置、方法、プログラムおよび該プログラムを記録した記録媒体

Country Status (6)

Country Link
US (1) US20050114067A1 (ja)
EP (1) EP1420258A4 (ja)
JP (1) JP2003066099A (ja)
KR (1) KR20040030136A (ja)
CN (1) CN1547670A (ja)
WO (1) WO2003027693A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090198551A1 (en) * 2008-02-01 2009-08-06 David Selinger System and process for selecting personalized non-competitive electronic advertising for electronic display
RU176244U1 (ru) * 2017-07-19 2018-01-12 Акционерное общество "МЦСТ" Панель контроля параметров микросхем

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4397021A (en) * 1981-06-15 1983-08-02 Westinghouse Electric Corp. Multi-processor automatic test system
JPH0627784B2 (ja) * 1983-11-07 1994-04-13 株式会社日立製作所 Ｉｃ試験装置
JP2551939B2 (ja) * 1986-08-15 1996-11-06 日本電信電話株式会社 Ｉｃテスト装置
JP2583056B2 (ja) * 1987-05-29 1997-02-19 株式会社 アドバンテスト Ｉｃテストシステム
JP2587941B2 (ja) * 1987-05-29 1997-03-05 株式会社 アドバンテスト Ｉｃテストシステム
JP2583055B2 (ja) * 1987-05-29 1997-02-19 株式会社 アドバンテスト Ｉｃテストシステム
JPS63315971A (ja) * 1987-06-19 1988-12-23 Advantest Corp Ｉｃテストシステム
US5293374A (en) * 1989-03-29 1994-03-08 Hewlett-Packard Company Measurement system control using real-time clocks and data buffers
US5774377A (en) * 1991-07-30 1998-06-30 Hewlett-Packard Company Method and apparatus for monitoring a subsystem within a distributed system for providing an archive of events within a certain time of a trap condition
JPH0694804A (ja) * 1992-08-10 1994-04-08 Advantest Corp Ｉｃ試験装置
US5748642A (en) * 1995-09-25 1998-05-05 Credence Systems Corporation Parallel processing integrated circuit tester
US5717704A (en) * 1996-04-16 1998-02-10 Ltx Corporation Test system including a local trigger signal generator for each of a plurality of test instruments
JPH10115664A (ja) * 1996-10-11 1998-05-06 Advantest Corp Ｉｃ試験システム
JPH10160808A (ja) * 1996-11-28 1998-06-19 Advantest Corp Ｉｃ試験装置
US6449741B1 (en) * 1998-10-30 2002-09-10 Ltx Corporation Single platform electronic tester
AU2001243200A1 (en) * 2000-02-22 2001-09-03 Don Mccord Method and system for wafer and device-level testing of an integrated circuit
US6779140B2 (en) * 2001-06-29 2004-08-17 Agilent Technologies, Inc. Algorithmically programmable memory tester with test sites operating in a slave mode
US6823283B2 (en) * 2001-08-14 2004-11-23 National Instruments Corporation Measurement system including a programmable hardware element and measurement modules that convey interface information

Also Published As

Publication number Publication date
WO2003027693A1 (fr) 2003-04-03
KR20040030136A (ko) 2004-04-08
EP1420258A4 (en) 2005-01-12
US20050114067A1 (en) 2005-05-26
CN1547670A (zh) 2004-11-17
EP1420258A1 (en) 2004-05-19

Similar Documents

Publication Publication Date Title
JPS58184668A (ja) メモリの書込み制御方式
CN115587071A (zh) 一种基于多核异构SoC车载系统数据储存系统及方法
JP2003066099A (ja) 測定制御装置、方法、プログラムおよび該プログラムを記録した記録媒体
JPH11167515A (ja) データ伝送装置及びデータ伝送方法
JP3942074B2 (ja) データ入出力装置、メモリ・システム、データ入出力回路およびデータ入出力方法
KR890007159A (ko) 데이타 처리장치 및 그것을 갖는 데이타 처리 시스템
JP2002259356A (ja) データ処理装置およびその制御方法
JP2002093161A (ja) Ｄｒａｍの制御回路
JP2001043127A (ja) メモリコントローラ
JP3173470B2 (ja) コンピュータシステム及びそのプログラムを記憶した記憶媒体
JP2003058272A (ja) 半導体装置およびそれに用いられる半導体チップ
JPH05100994A (ja) Ｄｍａ転送動作確認方式
JPH01196517A (ja) 計測装置におけるプリンタ出力制御方法
JPH1153252A (ja) メモリ制御回路
JP2003177957A (ja) メモリ制御回路
JPH0219932A (ja) マイクロプロセッサ開発支援装置
JPS6175445A (ja) 記憶制御方式
JPH0340057A (ja) データ転送装置
JPS61214049A (ja) バス制御方式
JPH02105239A (ja) マイクロコンピュータ
JPS63228340A (ja) デ−タ処理システムにおける制御装置の試験方式
JP2001256120A (ja) 記憶装置の評価方式
JPH06214941A (ja) Ｄｍａ制御回路
JPH01274536A (ja) 通信制御バス多重化方式
JPH0476152B2 (ja)

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20081104