JP2003060676A - Ａｔｍセル転送方式 - Google Patents
Ａｔｍセル転送方式Info
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- JP2003060676A JP2003060676A JP2001246552A JP2001246552A JP2003060676A JP 2003060676 A JP2003060676 A JP 2003060676A JP 2001246552 A JP2001246552 A JP 2001246552A JP 2001246552 A JP2001246552 A JP 2001246552A JP 2003060676 A JP2003060676 A JP 2003060676A
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- JP
- Japan
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- slave
- transfer
- signal
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Abstract
(57)【要約】
【課題】ＵＴＯＰＩＡレベル２の規定において、ＡＴＭ
レイヤデバイス（マスタ）と複数のＰＨＹレイヤデバイ
ス（スレーブ）を接続する改良された方式を提供するこ
とにあり、特にＰＨＹレイヤデバイス自らが、自アドレ
スを出力することにより、ＡＴＭセルをＡＴＭレイヤデ
バイスに転送する転送権を獲得することを可能とするＡ
ＴＭセル転送方式を提供する。 【解決手段】ＡＴＭレイヤデバイスと複数のＰＨＹレイ
ヤデバイスがＵＴＯＰＩＡレベル２で接続されるシステ
ムのＡＴＭセル転送方式において、前記ＰＨＹレイヤデ
バイス同士が前記ＡＴＭレイヤデバイスに対してセルを
転送する権利を獲得するセル転送権獲得手段を備え、前
記ＰＨＹレイヤデバイスが前記ＡＴＭレイヤデバイスに
対してセルを転送したい時には、前記セル転送権獲得手
段によってセルを転送する権利を獲得し、即時にセルを
転送することを特徴とする。
レイヤデバイス（マスタ）と複数のＰＨＹレイヤデバイ
ス（スレーブ）を接続する改良された方式を提供するこ
とにあり、特にＰＨＹレイヤデバイス自らが、自アドレ
スを出力することにより、ＡＴＭセルをＡＴＭレイヤデ
バイスに転送する転送権を獲得することを可能とするＡ
ＴＭセル転送方式を提供する。 【解決手段】ＡＴＭレイヤデバイスと複数のＰＨＹレイ
ヤデバイスがＵＴＯＰＩＡレベル２で接続されるシステ
ムのＡＴＭセル転送方式において、前記ＰＨＹレイヤデ
バイス同士が前記ＡＴＭレイヤデバイスに対してセルを
転送する権利を獲得するセル転送権獲得手段を備え、前
記ＰＨＹレイヤデバイスが前記ＡＴＭレイヤデバイスに
対してセルを転送したい時には、前記セル転送権獲得手
段によってセルを転送する権利を獲得し、即時にセルを
転送することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はＡＴＭ（Asynchrono
us Transfer Mode：非同期転送モード）セル転送方式に
関し、特にＡＴＭレイヤデバイスと複数のＰＨＹ（Phys
ical Layer Protocol ：物理レイヤプロトコル）レイヤ
デバイスを接続する方式に関し、ＰＨＹレイヤデバイス
自らが、自アドレスを出力することにより、ＡＴＭセル
をＡＴＭレイヤデバイスに転送する転送権を獲得するこ
とを可能とするＡＴＭセル転送方式に関する。
us Transfer Mode：非同期転送モード）セル転送方式に
関し、特にＡＴＭレイヤデバイスと複数のＰＨＹ（Phys
ical Layer Protocol ：物理レイヤプロトコル）レイヤ
デバイスを接続する方式に関し、ＰＨＹレイヤデバイス
自らが、自アドレスを出力することにより、ＡＴＭセル
をＡＴＭレイヤデバイスに転送する転送権を獲得するこ
とを可能とするＡＴＭセル転送方式に関する。
【０００２】
【従来の技術】ＡＴＭセルの多重・分離を行うＡＴＭ装
置において、ＡＴＭレイヤデバイスとＰＨＹレイヤデバ
イスとの間の標準化されたインタフェースとして、ＵＴ
ＯＰＩＡ（Universal Test and Operation PHY(Physica
l Layer Protocol) Interfacefor ATM ）と名づけられ
たインタフェースが、ＡＴＭフォーラムによって提唱さ
れている。ＡＴＭフォーラム（正式にはThe ATM Forum
である）は、ＡＴＭをユーザーの使いやすいネットワー
ク構築技術として迅速に普及させることを目的として設
立された民間レベルの団体であり、ＡＴＭに関する各種
仕様の作成や標準化などの活動を行っている。
置において、ＡＴＭレイヤデバイスとＰＨＹレイヤデバ
イスとの間の標準化されたインタフェースとして、ＵＴ
ＯＰＩＡ（Universal Test and Operation PHY(Physica
l Layer Protocol) Interfacefor ATM ）と名づけられ
たインタフェースが、ＡＴＭフォーラムによって提唱さ
れている。ＡＴＭフォーラム（正式にはThe ATM Forum
である）は、ＡＴＭをユーザーの使いやすいネットワー
ク構築技術として迅速に普及させることを目的として設
立された民間レベルの団体であり、ＡＴＭに関する各種
仕様の作成や標準化などの活動を行っている。
【０００３】ＵＴＯＰＩＡのインタフェースにはいくつ
かのレベルがあり、そのうちのＵＴＯＰＩＡレベル２の
インタフェースは、主に、１つのＡＴＭレイヤデバイス
と複数のＰＨＹレイヤデバイスとの間のインタフェース
について定義している。そして、１つのＡＴＭレイヤデ
バイスに接続することが出来るＰＨＹレイヤデバイスの
数は、その上限を３１個までとしている。
かのレベルがあり、そのうちのＵＴＯＰＩＡレベル２の
インタフェースは、主に、１つのＡＴＭレイヤデバイス
と複数のＰＨＹレイヤデバイスとの間のインタフェース
について定義している。そして、１つのＡＴＭレイヤデ
バイスに接続することが出来るＰＨＹレイヤデバイスの
数は、その上限を３１個までとしている。
【０００４】このようなＵＴＯＰＩＡレベル２に関する
技術の一例として、特開平１１−２７２７６号公報記載
の「ＵＴＯＰＩＡレベル２ポーリング制御方式」が知ら
れている。この公報では、ＡＴＭレイヤ機能とＰＨＹレ
イヤ機能を接続するＵＴＯＰＩＡ規定に基づいた範囲内
で、ポーリング動作を損なうことなくＰＨＹ番号を任意
に設定することにより、パフォーマンスの低下の防止を
はかると共にポーリング動作の最適化をはかるという技
術が記載されている。
技術の一例として、特開平１１−２７２７６号公報記載
の「ＵＴＯＰＩＡレベル２ポーリング制御方式」が知ら
れている。この公報では、ＡＴＭレイヤ機能とＰＨＹレ
イヤ機能を接続するＵＴＯＰＩＡ規定に基づいた範囲内
で、ポーリング動作を損なうことなくＰＨＹ番号を任意
に設定することにより、パフォーマンスの低下の防止を
はかると共にポーリング動作の最適化をはかるという技
術が記載されている。
【０００５】ＵＴＯＰＩＡレベル２で規定されていると
ころの、１つのＡＴＭレイヤデバイスと複数のＰＨＹレ
イヤデバイスとの間のインタフェースについて、図１６
から図２０を参照して説明する。なお、図１６から図２
０においては、１つのＡＴＭレイヤデバイスをマスタＶ
と称し、マスタＶに従属する複数のＰＨＹレイヤデバイ
スをスレーブＷと称し、その複数のスレーブＷのうち１
つをスレーブＷ１、他の１つをスレーブＷ２として以下
に説明する。
ころの、１つのＡＴＭレイヤデバイスと複数のＰＨＹレ
イヤデバイスとの間のインタフェースについて、図１６
から図２０を参照して説明する。なお、図１６から図２
０においては、１つのＡＴＭレイヤデバイスをマスタＶ
と称し、マスタＶに従属する複数のＰＨＹレイヤデバイ
スをスレーブＷと称し、その複数のスレーブＷのうち１
つをスレーブＷ１、他の１つをスレーブＷ２として以下
に説明する。
【０００６】図１６は、従来のＵＴＯＰＩＡレベル２に
おける、１つのＡＴＭレイヤデバイス（マスタ）と複数
のＰＨＹレイヤデバイス（スレーブ）との間の各信号線
の接続形態を示す図である。
おける、１つのＡＴＭレイヤデバイス（マスタ）と複数
のＰＨＹレイヤデバイス（スレーブ）との間の各信号線
の接続形態を示す図である。
【０００７】１つのマスタＶと、複数のスレーブＷ（ス
レーブＷ１、スレーブＷ２）とは、図１６に示すように
バス接続形態の信号線により接続されている。マスタＶ
と各スレーブＷとの間で送受される信号を、図１７を参
照して説明する。
レーブＷ１、スレーブＷ２）とは、図１６に示すように
バス接続形態の信号線により接続されている。マスタＶ
と各スレーブＷとの間で送受される信号を、図１７を参
照して説明する。
【０００８】図１７は、従来のＵＴＯＰＩＡレベル２の
インタフェースの信号線について説明する図である。な
お、図１７においては、マスタＶを単にマスタと称し、
スレーブＷを単にスレーブと称することとする。
インタフェースの信号線について説明する図である。な
お、図１７においては、マスタＶを単にマスタと称し、
スレーブＷを単にスレーブと称することとする。
【０００９】図１７において、（Ａ）はマスタがスレー
ブに対してＡＴＭセル（以後、ＡＴＭセルを単にセルと
略記する）を送信する（Ｔｘ）ときに使用される信号を
示し、（Ｂ）はマスタがスレーブからセルを受信する
（Ｒｘ）ときに使用される信号を示している。
ブに対してＡＴＭセル（以後、ＡＴＭセルを単にセルと
略記する）を送信する（Ｔｘ）ときに使用される信号を
示し、（Ｂ）はマスタがスレーブからセルを受信する
（Ｒｘ）ときに使用される信号を示している。
【００１０】図１７（Ａ）のTxClk は、マスタからスレ
ーブに送出する送信クロック信号であり、スレーブはこ
の送信クロック信号に同期して信号送受動作を行う。
ーブに送出する送信クロック信号であり、スレーブはこ
の送信クロック信号に同期して信号送受動作を行う。
【００１１】TxAddr[4..0]は、セルの送信先のスレーブ
を選択する５ビットの送信アドレス信号で、マスタから
スレーブに送出される。TxAddrが５ビットであり、か
つ、５ビットとも全て「１」のアドレス（すなわち"1F
h" ）はＵＴＯＰＩＡレベル２では予約語となっている
ため、１つのマスタに接続可能なスレーブの数の上限は
３１個（２の５乗−１＝３１）までに制限されている。
を選択する５ビットの送信アドレス信号で、マスタから
スレーブに送出される。TxAddrが５ビットであり、か
つ、５ビットとも全て「１」のアドレス（すなわち"1F
h" ）はＵＴＯＰＩＡレベル２では予約語となっている
ため、１つのマスタに接続可能なスレーブの数の上限は
３１個（２の５乗−１＝３１）までに制限されている。
【００１２】TxData[M..0]は、マスタからスレーブに送
信するセルの送信データ信号で、Ｍの値が７の８ビット
モードの場合はTxData[7..0]の８本の送信データバスを
使用し、Ｍの値が１５の１６ビットモードの場合は更に
TxData[15..8] の拡張バスを使用する。
信するセルの送信データ信号で、Ｍの値が７の８ビット
モードの場合はTxData[7..0]の８本の送信データバスを
使用し、Ｍの値が１５の１６ビットモードの場合は更に
TxData[15..8] の拡張バスを使用する。
【００１３】TxClavは、スレーブのセル格納バッファの
状態を示す信号で、セル格納バッファが空状態で利用可
能、すなわち、マスタから送信されるセルを受信可能で
あるときに、スレーブからマスタに送出される。
状態を示す信号で、セル格納バッファが空状態で利用可
能、すなわち、マスタから送信されるセルを受信可能で
あるときに、スレーブからマスタに送出される。
【００１４】TxEnb*は、セルの送信データ転送イネーブ
ルを示す信号で、マスタからスレーブに送出される。な
お、信号名の後の「＊」は負論理であることを示し、ロ
ーアクティブであり、以下の信号においても同様であ
る。
ルを示す信号で、マスタからスレーブに送出される。な
お、信号名の後の「＊」は負論理であることを示し、ロ
ーアクティブであり、以下の信号においても同様であ
る。
【００１５】TxSOC は、送信するセルの先頭を示す信号
であり、マスタからスレーブに送出される。
であり、マスタからスレーブに送出される。
【００１６】図１７（Ｂ）のRxClk は、マスタからスレ
ーブに送出する受信クロック信号であり、スレーブはこ
の受信クロック信号に同期して信号送受動作を行う。
ーブに送出する受信クロック信号であり、スレーブはこ
の受信クロック信号に同期して信号送受動作を行う。
【００１７】RxAddr[4..0]は、マスタが受信するセルの
送信元のスレーブを選択する５ビットの受信アドレス信
号で、マスタからスレーブに送出される。
送信元のスレーブを選択する５ビットの受信アドレス信
号で、マスタからスレーブに送出される。
【００１８】RxData[M..0]は、マスタがスレーブから受
信するセルの受信データ信号で、Ｍの値が７の８ビット
モードの場合はRxData[7..0]の８本の受信データバスを
使用し、Ｍの値が１５の１６ビットモードの場合は更に
RxData[15..8] の拡張バスを使用する。
信するセルの受信データ信号で、Ｍの値が７の８ビット
モードの場合はRxData[7..0]の８本の受信データバスを
使用し、Ｍの値が１５の１６ビットモードの場合は更に
RxData[15..8] の拡張バスを使用する。
【００１９】RxClavは、スレーブのセル格納バッファの
状態を示す信号で、セル格納バッファにセルが保有され
ている、すなわち、マスタに受信させたいセルを保有し
ているときに、スレーブからマスタに送出される。
状態を示す信号で、セル格納バッファにセルが保有され
ている、すなわち、マスタに受信させたいセルを保有し
ているときに、スレーブからマスタに送出される。
【００２０】RxEnb*は、セルの受信データ転送イネーブ
ルを示す信号で、マスタからスレーブに送出される。
ルを示す信号で、マスタからスレーブに送出される。
【００２１】RxSOC は、受信するセルの先頭を示す信号
であり、スレーブからマスタに送出される。
であり、スレーブからマスタに送出される。
【００２２】次に、図１６に示した各信号線の接続形態
における動作について、図１８、図１９に示すタイミン
グ図を用いて説明する。
における動作について、図１８、図１９に示すタイミン
グ図を用いて説明する。
【００２３】図１８は、マスタ（ＡＴＭレイヤデバイ
ス）からスレーブ（ＰＨＹレイヤデバイス）に対しセル
を送信する場合のタイミング図である。
ス）からスレーブ（ＰＨＹレイヤデバイス）に対しセル
を送信する場合のタイミング図である。
【００２４】図１８において、マスタＶは、マスタＶか
ら見た送信側のセルの送信基準となるクロックを、
（ａ）TxClk 信号に出力している。マスタＶは、この基
準クロックに同期して、各スレーブＷ（スレーブＷ１、
スレーブＷ２）に対応したアドレスと"1Fh" を１クロッ
クおきに（ｂ）TxAddr[4..0]信号に出力する。このとき
マスタＶへ従属するスレーブＷの数が、ＵＴＯＰＩＡレ
ベル２で規定している最大数の３１であると仮定する
と、このときTxAddr[4..0]信号に送信されるアドレス
は"0h"〜"1Eh" である（ＵＴＯＰＩＡレベル２の規定で
は"1Fh" は予約ビットである）。
ら見た送信側のセルの送信基準となるクロックを、
（ａ）TxClk 信号に出力している。マスタＶは、この基
準クロックに同期して、各スレーブＷ（スレーブＷ１、
スレーブＷ２）に対応したアドレスと"1Fh" を１クロッ
クおきに（ｂ）TxAddr[4..0]信号に出力する。このとき
マスタＶへ従属するスレーブＷの数が、ＵＴＯＰＩＡレ
ベル２で規定している最大数の３１であると仮定する
と、このときTxAddr[4..0]信号に送信されるアドレス
は"0h"〜"1Eh" である（ＵＴＯＰＩＡレベル２の規定で
は"1Fh" は予約ビットである）。
【００２５】スレーブＷ１、Ｗ２は、自分のアドレスが
TxAddr[4..0]信号に出力されたとき、マスタＶから送信
されてくるセルを受け付けることが可能であれば、
（ｃ）TxClav信号に"1" を出力する（TxClav信号は通常
は"0" である）。図１８のｔ４の時点では、"2h"を自分
のアドレスとするスレーブＷ（スレーブＷ１或いはスレ
ーブＷ２）からTxClav信号に"1" が出力されている。
TxAddr[4..0]信号に出力されたとき、マスタＶから送信
されてくるセルを受け付けることが可能であれば、
（ｃ）TxClav信号に"1" を出力する（TxClav信号は通常
は"0" である）。図１８のｔ４の時点では、"2h"を自分
のアドレスとするスレーブＷ（スレーブＷ１或いはスレ
ーブＷ２）からTxClav信号に"1" が出力されている。
【００２６】マスタＶは、送信先のスレーブＷ（スレー
ブＷ１或いはスレーブＷ２）がセル受付可能であれば、
送信先のアドレスをTxAddr[4..0]信号へ出力し（図１８
のｔ７の時点）、（ｄ）TxEnb*信号に"0" を出力する
（図１８のｔ８の時点）。スレーブＷ１、Ｗ２は、TxAd
dr[4..0]信号に自アドレスが出力され、かつTxEnb*信号
に"0" が出力された場合、マスタＶより（ｆ）TxData
[M..0]にセルが出力されるのを待つ。
ブＷ１或いはスレーブＷ２）がセル受付可能であれば、
送信先のアドレスをTxAddr[4..0]信号へ出力し（図１８
のｔ７の時点）、（ｄ）TxEnb*信号に"0" を出力する
（図１８のｔ８の時点）。スレーブＷ１、Ｗ２は、TxAd
dr[4..0]信号に自アドレスが出力され、かつTxEnb*信号
に"0" が出力された場合、マスタＶより（ｆ）TxData
[M..0]にセルが出力されるのを待つ。
【００２７】マスタＶは、（ｆ）TxData[M..0]信号にセ
ルを出力すると同時に、セルの先頭で（ｅ）TxSOC 信号
に基準クロック１クロック分"1" を出力する（図１８の
ｔ８の時点）。そして、図１８のｔ８の時点以降、
（ｆ）TxData[M..0]信号にセルのデータ信号として、１
番目のヘッダ（Header：宛先情報）Ｈ１、２番目のヘッ
ダＨ２、、５番目のヘッダＨ５（図示せず）、１番目の
ペイロード（Payload ：ユーザ情報）Ｐ１（図示せ
ず）、、４８番目のペイロードＰ４８までが連続して出
力される。
ルを出力すると同時に、セルの先頭で（ｅ）TxSOC 信号
に基準クロック１クロック分"1" を出力する（図１８の
ｔ８の時点）。そして、図１８のｔ８の時点以降、
（ｆ）TxData[M..0]信号にセルのデータ信号として、１
番目のヘッダ（Header：宛先情報）Ｈ１、２番目のヘッ
ダＨ２、、５番目のヘッダＨ５（図示せず）、１番目の
ペイロード（Payload ：ユーザ情報）Ｐ１（図示せ
ず）、、４８番目のペイロードＰ４８までが連続して出
力される。
【００２８】また、マスタＶは、（ｆ）TxData[M..0]に
セルを出力している最中でも引き続き、（ｂ）TxAddr
[4..0]信号に各スレーブＷ（スレーブＷ１、スレーブＷ
２）に対応するアドレスを出力し、各スレーブＷがセル
受信可能か不可能かを確認し続ける。この動作は、ポー
リングと呼ばれている。
セルを出力している最中でも引き続き、（ｂ）TxAddr
[4..0]信号に各スレーブＷ（スレーブＷ１、スレーブＷ
２）に対応するアドレスを出力し、各スレーブＷがセル
受信可能か不可能かを確認し続ける。この動作は、ポー
リングと呼ばれている。
【００２９】図１９は、マスタ（ＡＴＭレイヤデバイ
ス）がスレーブ（ＰＨＹレイヤデバイス）からセルを受
信する場合のタイミング図である。
ス）がスレーブ（ＰＨＹレイヤデバイス）からセルを受
信する場合のタイミング図である。
【００３０】図１９において、マスタＶは、マスタＶか
ら見た受信側のセル受信基準クロックを（ａ）RxClk 信
号に出力する。また、各スレーブＷ（スレーブＷ１、ス
レーブＷ２）に対応するアドレスと”1Fh” を交互に
（ｂ）RxAddr[4..0]信号に出力し、各スレーブＷがマス
タＶに受信させたいセルを保有しているか否かを確認す
る。本動作はポーリングと呼ばれている。スレーブＷ１
或いはスレーブＷ２は、（ｂ）RxAddr[4..0]信号に自ア
ドレスが出力されたとき、マスタＶに受信させたいセル
を保有していれば、（ｃ）RxClav信号に"1" を出力する
（RxClav信号は通常は"0" である）。図１９のｔ４の時
点では、"2h"を自分のアドレスとするスレーブＷ（スレ
ーブＷ１或いはスレーブＷ２）からRxClav信号に"1" が
出力されている。
ら見た受信側のセル受信基準クロックを（ａ）RxClk 信
号に出力する。また、各スレーブＷ（スレーブＷ１、ス
レーブＷ２）に対応するアドレスと”1Fh” を交互に
（ｂ）RxAddr[4..0]信号に出力し、各スレーブＷがマス
タＶに受信させたいセルを保有しているか否かを確認す
る。本動作はポーリングと呼ばれている。スレーブＷ１
或いはスレーブＷ２は、（ｂ）RxAddr[4..0]信号に自ア
ドレスが出力されたとき、マスタＶに受信させたいセル
を保有していれば、（ｃ）RxClav信号に"1" を出力する
（RxClav信号は通常は"0" である）。図１９のｔ４の時
点では、"2h"を自分のアドレスとするスレーブＷ（スレ
ーブＷ１或いはスレーブＷ２）からRxClav信号に"1" が
出力されている。
【００３１】マスタＶは、この（ｃ）RxClav信号の状態
を見て、マスタＶへ受信させたいセルを保有しているス
レーブＷがあるかを確認する。受信させたいセルを保有
しているスレーブＷがあれば、（ｂ）RxAddr[4..0]信号
に、該当するスレーブＷに対応するアドレスを出力し
（図１９のｔ７の時点）、（ｄ）RxEnb*信号に”0” を
出力する（図１９のｔ８の時点）。スレーブＷ１或いは
スレーブＷ２は、自アドレスがRxAddr[4..0]信号に出力
され、かつRxEnb*信号に"0" が出力された時、（ｆ）Rx
Data[M..0]信号にセルを出力する（図１９のｔ９の時
点）。また、（ｆ）RxData[M..0]信号にセルを出力する
時、スレーブＷ１或いはスレーブＷ２は送信セルの先頭
で基準クロックの１クロック分だけ（ｅ）RxSOC 信号
に"1" を出力する（図１９のｔ９の時点）。そして、図
１９のｔ９の時点以降、該スレーブＷから（ｆ）RxData
[M..0]信号にセル（Ｈ１、Ｈ２、、、Ｐ４８まで）が出
力される。マスタＶはスレーブＷからセルを受信中であ
っても常にポーリングを行う。
を見て、マスタＶへ受信させたいセルを保有しているス
レーブＷがあるかを確認する。受信させたいセルを保有
しているスレーブＷがあれば、（ｂ）RxAddr[4..0]信号
に、該当するスレーブＷに対応するアドレスを出力し
（図１９のｔ７の時点）、（ｄ）RxEnb*信号に”0” を
出力する（図１９のｔ８の時点）。スレーブＷ１或いは
スレーブＷ２は、自アドレスがRxAddr[4..0]信号に出力
され、かつRxEnb*信号に"0" が出力された時、（ｆ）Rx
Data[M..0]信号にセルを出力する（図１９のｔ９の時
点）。また、（ｆ）RxData[M..0]信号にセルを出力する
時、スレーブＷ１或いはスレーブＷ２は送信セルの先頭
で基準クロックの１クロック分だけ（ｅ）RxSOC 信号
に"1" を出力する（図１９のｔ９の時点）。そして、図
１９のｔ９の時点以降、該スレーブＷから（ｆ）RxData
[M..0]信号にセル（Ｈ１、Ｈ２、、、Ｐ４８まで）が出
力される。マスタＶはスレーブＷからセルを受信中であ
っても常にポーリングを行う。
【００３２】次に、図２０を参照して、スレーブＷの送
信側の構成について説明する。
信側の構成について説明する。
【００３３】図２０は、従来のＵＴＯＰＩＡレベル２に
おける、スレーブ（ＰＨＹレイヤデバイス）の送信側の
構成を示す詳細ブロック図である。
おける、スレーブ（ＰＨＹレイヤデバイス）の送信側の
構成を示す詳細ブロック図である。
【００３４】図２０において、スレーブＷ内の送信側
（マスタＶから見た受信側）は、セル転送制御部１１０
とアドレス制御部１１１、及びセル転送要求部１１２で
構成されている。
（マスタＶから見た受信側）は、セル転送制御部１１０
とアドレス制御部１１１、及びセル転送要求部１１２で
構成されている。
【００３５】そして、セル転送制御部１１０は、セル転
送要求部１１２より転送セル信号１２２を入力したと
き、アドレス制御部１１１に転送セル保有信号１２０を
出力する。この転送セル保有信号１２０を入力したアド
レス制御部１１１は、自アドレスがRxAddr[4..0]信号に
出力されてくるのを待ち、自アドレスが出力されたら、
RxClav信号に"1" を出力する。その後、マスタＶよりRx
Addr[4..0]信号に再度自アドレスが出力され、RxEnb*信
号に"0" が出力されたら、マスタＶが受信可能状態であ
ることを認識する。マスタＶが受信可能であることを確
認したアドレス制御部１１１は、セル転送制御部１１０
へセル転送許可信号１２１を出力する。セル転送許可信
号１２１を入力したセル転送制御部１１０は、保有して
いたセルをRxData[M..0]信号に出力し、また、セルの先
頭でRxSOC 信号に"1" を出力する。
送要求部１１２より転送セル信号１２２を入力したと
き、アドレス制御部１１１に転送セル保有信号１２０を
出力する。この転送セル保有信号１２０を入力したアド
レス制御部１１１は、自アドレスがRxAddr[4..0]信号に
出力されてくるのを待ち、自アドレスが出力されたら、
RxClav信号に"1" を出力する。その後、マスタＶよりRx
Addr[4..0]信号に再度自アドレスが出力され、RxEnb*信
号に"0" が出力されたら、マスタＶが受信可能状態であ
ることを認識する。マスタＶが受信可能であることを確
認したアドレス制御部１１１は、セル転送制御部１１０
へセル転送許可信号１２１を出力する。セル転送許可信
号１２１を入力したセル転送制御部１１０は、保有して
いたセルをRxData[M..0]信号に出力し、また、セルの先
頭でRxSOC 信号に"1" を出力する。
【００３６】
【発明が解決しようとする課題】上述した従来のＵＴＯ
ＰＩＡレベル２で規定されているところの、１つのＡＴ
Ｍレイヤデバイス（マスタ）と複数のＰＨＹレイヤデバ
イス（スレーブ）との間のインタフェースにおいては、
マスタＶがスレーブＷ１、Ｗ２からセルを受信すると
き、１つのセルを受信し始めてから受信が完了するま
で、基準クロック（RxClk ）を５３クロック（１セルは
５３バイトで構成されているため）必要とするのに対し
て、マスタＶがスレーブＷのアドレス"0h"〜"1Eｈ"（Ｕ
ＴＯＰＩＡレベル２の規定）まで全てをポーリングする
までには、３１×２＝６２クロックを必要としてしま
う。このためマスタＶが、１つのセルを受信完了するま
でに５３クロック要するのに対して全てのアドレスをポ
ーリングするには６２クロック必要であるため６２−５
３＝９クロック無駄になってしまう。言い換えると、ス
レーブＷがマスタＶへセルを受信させたい時に、マスタ
Ｖが別のスレーブＷのセルを受信し始めてしまった時、
マスタＶが次のセルを受信するまで最大６２クロックか
かる場合が存在し、セル受信効率が落ちてしまう、とい
う問題点を有している。
ＰＩＡレベル２で規定されているところの、１つのＡＴ
Ｍレイヤデバイス（マスタ）と複数のＰＨＹレイヤデバ
イス（スレーブ）との間のインタフェースにおいては、
マスタＶがスレーブＷ１、Ｗ２からセルを受信すると
き、１つのセルを受信し始めてから受信が完了するま
で、基準クロック（RxClk ）を５３クロック（１セルは
５３バイトで構成されているため）必要とするのに対し
て、マスタＶがスレーブＷのアドレス"0h"〜"1Eｈ"（Ｕ
ＴＯＰＩＡレベル２の規定）まで全てをポーリングする
までには、３１×２＝６２クロックを必要としてしま
う。このためマスタＶが、１つのセルを受信完了するま
でに５３クロック要するのに対して全てのアドレスをポ
ーリングするには６２クロック必要であるため６２−５
３＝９クロック無駄になってしまう。言い換えると、ス
レーブＷがマスタＶへセルを受信させたい時に、マスタ
Ｖが別のスレーブＷのセルを受信し始めてしまった時、
マスタＶが次のセルを受信するまで最大６２クロックか
かる場合が存在し、セル受信効率が落ちてしまう、とい
う問題点を有している。
【００３７】更に現在のＵＴＯＰＩＡレベル２の規定で
は、RxAddr[4..0]信号が５ビットであるが、一つのマス
タＶにより多くのスレーブＷを従属させるためRxAddr
[4..0]信号を多ビット化、たとえばRxAddr[5..0]の６ビ
ット構成にしてしまうと、全てのスレーブＷに対してポ
ーリングを行うにはRxClk を６３×２＝１２６クロック
必要としてしまい、セルの受信効率を更に下げてしま
う、という問題点を有している。このため、現在のＡＴ
Ｍフォーラムで規定したＵＴＯＰＩＡレベル２の手法を
安易にそのまま応用することができない、という問題点
を有している。
は、RxAddr[4..0]信号が５ビットであるが、一つのマス
タＶにより多くのスレーブＷを従属させるためRxAddr
[4..0]信号を多ビット化、たとえばRxAddr[5..0]の６ビ
ット構成にしてしまうと、全てのスレーブＷに対してポ
ーリングを行うにはRxClk を６３×２＝１２６クロック
必要としてしまい、セルの受信効率を更に下げてしま
う、という問題点を有している。このため、現在のＡＴ
Ｍフォーラムで規定したＵＴＯＰＩＡレベル２の手法を
安易にそのまま応用することができない、という問題点
を有している。
【００３８】本発明は、ＡＴＭフォーラムのＵＴＯＰＩ
Ａレベル２の規定において、マスタから見た受信側のセ
ル転送効率を下げず、かつ、１つのマスタに、より多く
のスレーブを従属させても、マスタから見た受信側のセ
ルの受信効率を下げないインタフェースを提供するため
に成されたものであり、本発明の目的は、ＵＴＯＰＩＡ
レベル２の規定において、ＡＴＭレイヤデバイス（マス
タ）と複数のＰＨＹレイヤデバイス（スレーブ）を接続
する改良された方式を提供することにあり、特にＰＨＹ
レイヤデバイス自らが、自アドレスを出力することによ
り、ＡＴＭセルをＡＴＭレイヤデバイスに転送する転送
権を獲得することを可能とするＡＴＭセル転送方式を提
供することにある。
Ａレベル２の規定において、マスタから見た受信側のセ
ル転送効率を下げず、かつ、１つのマスタに、より多く
のスレーブを従属させても、マスタから見た受信側のセ
ルの受信効率を下げないインタフェースを提供するため
に成されたものであり、本発明の目的は、ＵＴＯＰＩＡ
レベル２の規定において、ＡＴＭレイヤデバイス（マス
タ）と複数のＰＨＹレイヤデバイス（スレーブ）を接続
する改良された方式を提供することにあり、特にＰＨＹ
レイヤデバイス自らが、自アドレスを出力することによ
り、ＡＴＭセルをＡＴＭレイヤデバイスに転送する転送
権を獲得することを可能とするＡＴＭセル転送方式を提
供することにある。
【００３９】
【課題を解決するための手段】本発明のＡＴＭセル転送
方式は、ＡＴＭレイヤデバイスと複数のＰＨＹレイヤデ
バイスがＵＴＯＰＩＡレベル２で接続されるシステムの
ＡＴＭセル転送方式において、前記ＰＨＹレイヤデバイ
ス同士が前記ＡＴＭレイヤデバイスに対してセルを転送
する権利を獲得するセル転送権獲得手段を備え、前記Ｐ
ＨＹレイヤデバイスが前記ＡＴＭレイヤデバイスに対し
てセルを転送したい時には、前記セル転送権獲得手段に
よってセルを転送する権利を獲得し、即時にセルを転送
することを特徴とする。
方式は、ＡＴＭレイヤデバイスと複数のＰＨＹレイヤデ
バイスがＵＴＯＰＩＡレベル２で接続されるシステムの
ＡＴＭセル転送方式において、前記ＰＨＹレイヤデバイ
ス同士が前記ＡＴＭレイヤデバイスに対してセルを転送
する権利を獲得するセル転送権獲得手段を備え、前記Ｐ
ＨＹレイヤデバイスが前記ＡＴＭレイヤデバイスに対し
てセルを転送したい時には、前記セル転送権獲得手段に
よってセルを転送する権利を獲得し、即時にセルを転送
することを特徴とする。
【００４０】また、前記セル転送権獲得手段は、前記Ｐ
ＨＹレイヤデバイス自らが自アドレスを前記ＡＴＭレイ
ヤデバイスに対して出力する自アドレス出力信号線を含
んで構成されることを特徴とする。
ＨＹレイヤデバイス自らが自アドレスを前記ＡＴＭレイ
ヤデバイスに対して出力する自アドレス出力信号線を含
んで構成されることを特徴とする。
【００４１】さらに、前記自アドレス出力信号線は、任
意のＮ＋１ビットで構成され、前記ＡＴＭレイヤデバイ
スに従属させることが可能な前記ＰＨＹレイヤデバイス
の数には上限が無いことを特徴とする。
意のＮ＋１ビットで構成され、前記ＡＴＭレイヤデバイ
スに従属させることが可能な前記ＰＨＹレイヤデバイス
の数には上限が無いことを特徴とする。
【００４２】また、前記セル転送権獲得手段は、複数の
前記ＰＨＹレイヤデバイスが同時にセルを転送する権利
を獲得しようとした場合には、前記ＰＨＹレイヤデバイ
スのアドレスが小さい前記ＰＨＹレイヤデバイスに高い
優先順位を与えることを特徴とする。
前記ＰＨＹレイヤデバイスが同時にセルを転送する権利
を獲得しようとした場合には、前記ＰＨＹレイヤデバイ
スのアドレスが小さい前記ＰＨＹレイヤデバイスに高い
優先順位を与えることを特徴とする。
【００４３】さらに、前記ＰＨＹレイヤデバイスのセル
送信側の構成は、前記ＡＴＭレイヤデバイスに受信させ
たいセルを保有した時に転送セル信号を出力するセル転
送要求部と、前記転送セル信号を入力した時にセル転送
獲得要求信号を出力するセル転送制御部と、前記セル転
送獲得要求信号を入力したときに前記セル転送権獲得手
段によってセルを転送する権利を獲得し、前記セルを転
送する権利を獲得したときにセル転送獲得信号を前記セ
ル転送制御部に出力する調停部と、から構成されること
を特徴とする。
送信側の構成は、前記ＡＴＭレイヤデバイスに受信させ
たいセルを保有した時に転送セル信号を出力するセル転
送要求部と、前記転送セル信号を入力した時にセル転送
獲得要求信号を出力するセル転送制御部と、前記セル転
送獲得要求信号を入力したときに前記セル転送権獲得手
段によってセルを転送する権利を獲得し、前記セルを転
送する権利を獲得したときにセル転送獲得信号を前記セ
ル転送制御部に出力する調停部と、から構成されること
を特徴とする。
【００４４】また、ＡＴＭレイヤデバイスと複数のＰＨ
ＹレイヤデバイスがＵＴＯＰＩＡレベル２で接続される
システムのＡＴＭセル転送方式において、前記ＰＨＹレ
イヤデバイス同士が他の前記ＰＨＹレイヤデバイスに対
してセルを転送する権利を獲得する第２のセル転送権獲
得手段を備え、前記ＰＨＹレイヤデバイスが他の前記Ｐ
ＨＹレイヤデバイスに対してセルを転送したい時には、
前記第２のセル転送権獲得手段によってセルを転送する
権利を獲得し、即時にセルを転送することを特徴とす
る。
ＹレイヤデバイスがＵＴＯＰＩＡレベル２で接続される
システムのＡＴＭセル転送方式において、前記ＰＨＹレ
イヤデバイス同士が他の前記ＰＨＹレイヤデバイスに対
してセルを転送する権利を獲得する第２のセル転送権獲
得手段を備え、前記ＰＨＹレイヤデバイスが他の前記Ｐ
ＨＹレイヤデバイスに対してセルを転送したい時には、
前記第２のセル転送権獲得手段によってセルを転送する
権利を獲得し、即時にセルを転送することを特徴とす
る。
【００４５】さらに、前記第２のセル転送権獲得手段
は、前記ＰＨＹレイヤデバイス自らが自アドレスを他の
前記ＰＨＹレイヤデバイスに対して出力する第２の自ア
ドレス出力信号線を含んで構成されることを特徴とす
る。
は、前記ＰＨＹレイヤデバイス自らが自アドレスを他の
前記ＰＨＹレイヤデバイスに対して出力する第２の自ア
ドレス出力信号線を含んで構成されることを特徴とす
る。
【００４６】また、前記第２の自アドレス出力信号線
は、任意のＮ＋１ビットで構成され、前記ＡＴＭレイヤ
デバイスに従属させることが可能な前記ＰＨＹレイヤデ
バイスの数には上限が無いことを特徴とする。
は、任意のＮ＋１ビットで構成され、前記ＡＴＭレイヤ
デバイスに従属させることが可能な前記ＰＨＹレイヤデ
バイスの数には上限が無いことを特徴とする。
【００４７】さらに、前記第２のセル転送権獲得手段
は、複数の前記ＰＨＹレイヤデバイスが同時にセルを転
送する権利を獲得しようとした場合には、前記ＰＨＹレ
イヤデバイスのアドレスが小さい前記ＰＨＹレイヤデバ
イスに高い優先順位を与えることを特徴とする。
は、複数の前記ＰＨＹレイヤデバイスが同時にセルを転
送する権利を獲得しようとした場合には、前記ＰＨＹレ
イヤデバイスのアドレスが小さい前記ＰＨＹレイヤデバ
イスに高い優先順位を与えることを特徴とする。
【００４８】また、前記ＰＨＹレイヤデバイスは、他の
前記ＰＨＹレイヤデバイスに受信させたいセルを保有し
た時に送受信セル信号を出力する第２のセル転送要求部
と、前記送受信セル信号を入力した時に第２のセル転送
獲得要求信号を出力するセル送受信制御部と、前記第２
のセル転送獲得要求信号を入力したときに前記第２のセ
ル転送権獲得手段によってセルを転送する権利を獲得
し、前記セルを転送する権利を獲得したときに第２のセ
ル転送獲得信号を前記セル送受信制御部に出力する第２
の調停部と、から構成されることを特徴とする。
前記ＰＨＹレイヤデバイスに受信させたいセルを保有し
た時に送受信セル信号を出力する第２のセル転送要求部
と、前記送受信セル信号を入力した時に第２のセル転送
獲得要求信号を出力するセル送受信制御部と、前記第２
のセル転送獲得要求信号を入力したときに前記第２のセ
ル転送権獲得手段によってセルを転送する権利を獲得
し、前記セルを転送する権利を獲得したときに第２のセ
ル転送獲得信号を前記セル送受信制御部に出力する第２
の調停部と、から構成されることを特徴とする。
【００４９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００５０】図１は本発明のＡＴＭセル転送方式の一実
施形態を示すブロック図である。なお、本実施形態は、
１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバ
イスを接続する改良されたインタフェースの方式を提供
するものであり、本実施形態においては、１つのＡＴＭ
レイヤデバイスをマスタＸと称し、マスタＸに従属する
複数のＰＨＹレイヤデバイスをスレーブＹと称し、その
複数のスレーブＹのうち１つをスレーブＹ１、他の１つ
をスレーブＹ２として以下に説明する。
施形態を示すブロック図である。なお、本実施形態は、
１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバ
イスを接続する改良されたインタフェースの方式を提供
するものであり、本実施形態においては、１つのＡＴＭ
レイヤデバイスをマスタＸと称し、マスタＸに従属する
複数のＰＨＹレイヤデバイスをスレーブＹと称し、その
複数のスレーブＹのうち１つをスレーブＹ１、他の１つ
をスレーブＹ２として以下に説明する。
【００５１】図１を参照すると、本発明の一実施形態と
しての全体のブロック図および信号構成が示されてい
る。すなわち、１つのＡＴＭレイヤデバイスであるとこ
ろのマスタＸと、複数のＰＨＹレイヤデバイスであると
ころのスレーブＹとから構成され、複数のスレーブＹの
うち１つをスレーブＹ１、他の１つをスレーブＹ２とし
て全体ブロックが構成されている。そして、マスタＸと
スレーブＹ（スレーブＹ１、スレーブＹ２）との間は、
図１に示すようなバス接続形態の信号線により接続され
ている。マスタＸとスレーブＹとの間で送受される信号
について、図２を参照して説明する。
しての全体のブロック図および信号構成が示されてい
る。すなわち、１つのＡＴＭレイヤデバイスであるとこ
ろのマスタＸと、複数のＰＨＹレイヤデバイスであると
ころのスレーブＹとから構成され、複数のスレーブＹの
うち１つをスレーブＹ１、他の１つをスレーブＹ２とし
て全体ブロックが構成されている。そして、マスタＸと
スレーブＹ（スレーブＹ１、スレーブＹ２）との間は、
図１に示すようなバス接続形態の信号線により接続され
ている。マスタＸとスレーブＹとの間で送受される信号
について、図２を参照して説明する。
【００５２】図２は、本実施形態の信号線について説明
する図である。なお、図２においては、マスタＸを単に
マスタと称し、スレーブＹを単にスレーブと称すること
とする。
する図である。なお、図２においては、マスタＸを単に
マスタと称し、スレーブＹを単にスレーブと称すること
とする。
【００５３】図２において、（Ａ）はマスタがスレーブ
に対してセル（ＡＴＭセル）を送信する（Ｔｘ）ときに
使用される信号を示し、（Ｂ）はマスタがスレーブから
セルを受信する（Ｒｘ）ときに使用される信号を示して
いる。
に対してセル（ＡＴＭセル）を送信する（Ｔｘ）ときに
使用される信号を示し、（Ｂ）はマスタがスレーブから
セルを受信する（Ｒｘ）ときに使用される信号を示して
いる。
【００５４】図２（Ａ）の信号は、図１７（Ａ）に示し
た従来のＵＴＯＰＩＡレベル２のインタフェースの信号
線と同様であるが、TxAddr[N..0]の送信アドレス信号が
Ｎ＋１ビットになっているところだけが異なっている。
以下に詳述する。
た従来のＵＴＯＰＩＡレベル２のインタフェースの信号
線と同様であるが、TxAddr[N..0]の送信アドレス信号が
Ｎ＋１ビットになっているところだけが異なっている。
以下に詳述する。
【００５５】図２（Ａ）のTxClk は、マスタからスレー
ブに送出する送信クロック信号であり、スレーブはこの
送信クロック信号に同期して信号送受動作を行う。
ブに送出する送信クロック信号であり、スレーブはこの
送信クロック信号に同期して信号送受動作を行う。
【００５６】TxAddr[N..0]は、セルの送信先のスレーブ
を選択するＮ＋１ビットの送信アドレス信号で、マスタ
からスレーブに送出される。TxAddrがＮ＋１ビットであ
るため、１つのマスタに接続可能なスレーブの数の上限
に制限は無い。
を選択するＮ＋１ビットの送信アドレス信号で、マスタ
からスレーブに送出される。TxAddrがＮ＋１ビットであ
るため、１つのマスタに接続可能なスレーブの数の上限
に制限は無い。
【００５７】TxData[M..0]は、マスタからスレーブに送
信するセルの送信データ信号で、Ｍの値が７の８ビット
モードの場合はTxData[7..0]の８本の送信データバスを
使用し、Ｍの値が１５の１６ビットモードの場合は更に
TxData[15..8] の拡張バスを使用する。
信するセルの送信データ信号で、Ｍの値が７の８ビット
モードの場合はTxData[7..0]の８本の送信データバスを
使用し、Ｍの値が１５の１６ビットモードの場合は更に
TxData[15..8] の拡張バスを使用する。
【００５８】TxClavは、スレーブのセル格納バッファの
状態を示す信号で、セル格納バッファが空状態で利用可
能、すなわち、マスタから送信されるセルを受信可能で
あるときに、スレーブからマスタに送出される。
状態を示す信号で、セル格納バッファが空状態で利用可
能、すなわち、マスタから送信されるセルを受信可能で
あるときに、スレーブからマスタに送出される。
【００５９】TxEnb*は、セルの送信データ転送イネーブ
ルを示す信号で、マスタからスレーブに送出される。な
お、信号名の後の「＊」は負論理であることを示し、ロ
ーアクティブであり、以下の信号においても同様であ
る。
ルを示す信号で、マスタからスレーブに送出される。な
お、信号名の後の「＊」は負論理であることを示し、ロ
ーアクティブであり、以下の信号においても同様であ
る。
【００６０】TxSOC は、送信するセルの先頭を示す信号
であり、マスタからスレーブに送出される。
であり、マスタからスレーブに送出される。
【００６１】図２（Ｂ）の信号は、図１７（Ｂ）に示し
た従来のＵＴＯＰＩＡレベル２のインタフェースの信号
線とほぼ同様であるが、RxAddr[4..0]信号の代わりにRx
ReqA[N..0]を用いており、RxClav信号の代わりにRxAcq*
信号を用いているところが異なっている。以下に詳述す
る。
た従来のＵＴＯＰＩＡレベル２のインタフェースの信号
線とほぼ同様であるが、RxAddr[4..0]信号の代わりにRx
ReqA[N..0]を用いており、RxClav信号の代わりにRxAcq*
信号を用いているところが異なっている。以下に詳述す
る。
【００６２】図２（Ｂ）のRxClk は、マスタからスレー
ブに送出する受信クロック信号であり、スレーブはこの
受信クロック信号に同期して信号送受動作を行う。
ブに送出する受信クロック信号であり、スレーブはこの
受信クロック信号に同期して信号送受動作を行う。
【００６３】RxReqA[N..0]は、セルをマスタに対して送
信したいスレーブが、セル転送の権利を獲得するために
自らのアドレスを出力する信号線であり、Ｎ＋１ビット
で構成されている。RxReqA[N..0]がＮ＋１ビットである
ため、図２（Ａ）のTxAddrで述べたと同様に、１つのマ
スタに接続可能なスレーブの数の上限に制限がなくなる
ものとなる。なお、RxReqAの信号名は、セル転送権の獲
得を要求する（Req ：Request ）ためにスレーブのアド
レス（A ：Address ）を出力する、という意味合いから
名づけたものである。また、RxReqA[N..0]には、マスタ
がスレーブに対してセル転送を許可する場合にも、許可
するスレーブのアドレスを出力するものであるため、Rx
ReqA[N..0]はスレーブからマスタに送出される場合と、
マスタからスレーブに送出される場合とがある。
信したいスレーブが、セル転送の権利を獲得するために
自らのアドレスを出力する信号線であり、Ｎ＋１ビット
で構成されている。RxReqA[N..0]がＮ＋１ビットである
ため、図２（Ａ）のTxAddrで述べたと同様に、１つのマ
スタに接続可能なスレーブの数の上限に制限がなくなる
ものとなる。なお、RxReqAの信号名は、セル転送権の獲
得を要求する（Req ：Request ）ためにスレーブのアド
レス（A ：Address ）を出力する、という意味合いから
名づけたものである。また、RxReqA[N..0]には、マスタ
がスレーブに対してセル転送を許可する場合にも、許可
するスレーブのアドレスを出力するものであるため、Rx
ReqA[N..0]はスレーブからマスタに送出される場合と、
マスタからスレーブに送出される場合とがある。
【００６４】RxData[M..0]は、マスタがスレーブから受
信するセルの受信データ信号で、Ｍの値が７の８ビット
モードの場合はRxData[7..0]の８本の受信データバスを
使用し、Ｍの値が１５の１６ビットモードの場合は更に
RxData[15..8] の拡張バスを使用する。
信するセルの受信データ信号で、Ｍの値が７の８ビット
モードの場合はRxData[7..0]の８本の受信データバスを
使用し、Ｍの値が１５の１６ビットモードの場合は更に
RxData[15..8] の拡張バスを使用する。
【００６５】RxAcq*は、或るスレーブがセルの転送権を
獲得した場合に、該スレーブからマスタ及び他のスレー
ブに対して出力される信号である。なお、RxAcq*の信号
名は、セル転送権を獲得したことに対する応答（Acq ：
Acknowledge ）という意味合いから名づけたものであ
る。
獲得した場合に、該スレーブからマスタ及び他のスレー
ブに対して出力される信号である。なお、RxAcq*の信号
名は、セル転送権を獲得したことに対する応答（Acq ：
Acknowledge ）という意味合いから名づけたものであ
る。
【００６６】RxEnb*は、セルの受信データ転送イネーブ
ルを示す信号で、マスタからスレーブに送出される。
ルを示す信号で、マスタからスレーブに送出される。
【００６７】RxSOC は、受信するセルの先頭を示す信号
であり、スレーブからマスタに送出される。
であり、スレーブからマスタに送出される。
【００６８】以上、図２を参照して、本実施形態の信号
線について説明したが、マスタＸの送信側すなわちスレ
ーブＹの受信側の信号構成と動作は、図１８に示した従
来のＵＴＯＰＩＡレベル２におけるマスタ（ＡＴＭレイ
ヤデバイス）からスレーブ（ＰＨＹレイヤデバイス）に
対しセルを送信する場合と同様であり、また、本発明と
は直接関係しないので、その詳細な構成及び動作は以降
の説明において省略することとする。
線について説明したが、マスタＸの送信側すなわちスレ
ーブＹの受信側の信号構成と動作は、図１８に示した従
来のＵＴＯＰＩＡレベル２におけるマスタ（ＡＴＭレイ
ヤデバイス）からスレーブ（ＰＨＹレイヤデバイス）に
対しセルを送信する場合と同様であり、また、本発明と
は直接関係しないので、その詳細な構成及び動作は以降
の説明において省略することとする。
【００６９】次に、図３を参照して、スレーブＹの送信
側の構成について説明する。
側の構成について説明する。
【００７０】図３は、本実施形態におけるスレーブ（Ｐ
ＨＹレイヤデバイス）の送信側の構成を示す詳細ブロッ
ク図である。
ＨＹレイヤデバイス）の送信側の構成を示す詳細ブロッ
ク図である。
【００７１】図３において、スレーブＹ内の送信側（マ
スタＸから見た受信側）は、セル転送制御部１０と調停
部１１、及びセル転送要求部１２で構成されている。
スタＸから見た受信側）は、セル転送制御部１０と調停
部１１、及びセル転送要求部１２で構成されている。
【００７２】そして、スレーブＹは、RxClk 信号をセル
転送制御部１０と調停部１１で入力し、マスタＸから見
た受信側の基準クロックとする。セル転送要求部１２よ
り転送セル信号２２がセル転送制御部１０に送られる
と、セル転送制御部１０は、調停部１１にセル転送獲得
要求信号２０を出力し、セル転送権（マスタＸへセルを
受信させるための権利）を獲得しようとする。
転送制御部１０と調停部１１で入力し、マスタＸから見
た受信側の基準クロックとする。セル転送要求部１２よ
り転送セル信号２２がセル転送制御部１０に送られる
と、セル転送制御部１０は、調停部１１にセル転送獲得
要求信号２０を出力し、セル転送権（マスタＸへセルを
受信させるための権利）を獲得しようとする。
【００７３】このセル転送獲得要求信号２０を入力した
調停部１１は、セル転送権を獲得すべくRxReqA[N..0]信
号へ自スレーブに割り当てられたアドレスを出力する。
このときスレーブＹ内の調停部１１は、常にRxReqA[N..
0]信号を入力している。スレーブＹ内の調停部１１は、
自アドレスをRxReqA[N..0]信号に出力した後、入力する
RxReqA[N..0]信号の状態でセル転送権を獲得できたのか
を判断する。
調停部１１は、セル転送権を獲得すべくRxReqA[N..0]信
号へ自スレーブに割り当てられたアドレスを出力する。
このときスレーブＹ内の調停部１１は、常にRxReqA[N..
0]信号を入力している。スレーブＹ内の調停部１１は、
自アドレスをRxReqA[N..0]信号に出力した後、入力する
RxReqA[N..0]信号の状態でセル転送権を獲得できたのか
を判断する。
【００７４】スレーブＹが、マスタＸへのセル転送権を
獲得できた時、スレーブＹ内の調停部１１は、スレーブ
Ｙ外のRxAcq*信号に"0" を出力する。このことにより、
自分がマスタＸへのセル転送権を獲得したことをマスタ
Ｘ及び他のスレーブＹに知らせる。また、調停部１１
は、セル転送獲得信号２１をセル転送制御部１０に出力
し、セル転送制御部１０にセル転送権を獲得したことを
知らせる。
獲得できた時、スレーブＹ内の調停部１１は、スレーブ
Ｙ外のRxAcq*信号に"0" を出力する。このことにより、
自分がマスタＸへのセル転送権を獲得したことをマスタ
Ｘ及び他のスレーブＹに知らせる。また、調停部１１
は、セル転送獲得信号２１をセル転送制御部１０に出力
し、セル転送制御部１０にセル転送権を獲得したことを
知らせる。
【００７５】その後、マスタＸからRxEnb*に"0" が出力
されたら（セル出力許可を意味する）、セル転送制御部
１０は、RxData[M..0]信号にセルを出力する。このとき
セルの先頭バイトでRxSOC に"1" を出力する。
されたら（セル出力許可を意味する）、セル転送制御部
１０は、RxData[M..0]信号にセルを出力する。このとき
セルの先頭バイトでRxSOC に"1" を出力する。
【００７６】次に、図４を参照して、本実施形態の動作
について詳細に説明する。
について詳細に説明する。
【００７７】図４は、本実施形態の動作を説明するフロ
ーチャートである。
ーチャートである。
【００７８】図４においては、マスタＸに従属するスレ
ーブＹがスレーブＹ１とスレーブＹ２の２つであると仮
定したときの動作について説明する。
ーブＹがスレーブＹ１とスレーブＹ２の２つであると仮
定したときの動作について説明する。
【００７９】先ず、図４内の分岐１について説明をす
る。今、スレーブＹ１がマスタＸへ受信させたいセルを
保有した時（ステップＳ１１）について考える。この
時、スレーブＹ１内の調停部１１は、スレーブＹ１外か
ら入力しているRxAcq*信号の状態を確認し（ステップＳ
１２）、"1" である（スレーブＹ２がセル転送権を獲得
していない）ことを確認する。このとき、RxAcq*信号
が"0" であった（スレーブＹ２が既にセル転送権を獲得
済み）ときは、RxAcq*信号が"1" になるまで待機する
（ステップＳ１２でRxAcq*="0"）。RxAcq*信号が"1" で
あったとき（ステップＳ１２でRxAcq*="1"）、スレーブ
Ｙ１内の調停部１１は、RxReqA[N..0]信号へ自分に割り
当てられたアドレスを出力する（ステップＳ１３）。ス
レーブＹ１は、RxReqA[N..0]信号に自分に割り当てられ
たアドレスを出力すると同時に、そのときにスレーブＹ
１外のRxReqA[N..0]信号の状態を入力し（ステップＳ１
４）確認する（ステップＳ１５）。
る。今、スレーブＹ１がマスタＸへ受信させたいセルを
保有した時（ステップＳ１１）について考える。この
時、スレーブＹ１内の調停部１１は、スレーブＹ１外か
ら入力しているRxAcq*信号の状態を確認し（ステップＳ
１２）、"1" である（スレーブＹ２がセル転送権を獲得
していない）ことを確認する。このとき、RxAcq*信号
が"0" であった（スレーブＹ２が既にセル転送権を獲得
済み）ときは、RxAcq*信号が"1" になるまで待機する
（ステップＳ１２でRxAcq*="0"）。RxAcq*信号が"1" で
あったとき（ステップＳ１２でRxAcq*="1"）、スレーブ
Ｙ１内の調停部１１は、RxReqA[N..0]信号へ自分に割り
当てられたアドレスを出力する（ステップＳ１３）。ス
レーブＹ１は、RxReqA[N..0]信号に自分に割り当てられ
たアドレスを出力すると同時に、そのときにスレーブＹ
１外のRxReqA[N..0]信号の状態を入力し（ステップＳ１
４）確認する（ステップＳ１５）。
【００８０】スレーブＹ１外のRxReqA[N..0]信号より入
力したアドレスが自アドレスであった場合は（ステップ
Ｓ１５でＹｅｓ）、RxAcq*信号に"0" を出力して転送権
を獲得する（ステップＳ１６）。もし自アドレス以外
（スレーブＹ２もマスタＸへのセル転送権を獲得しよう
としている）であれば（ステップＳ１５でＮｏ）、分岐
２のステップＳ２１へ移行する（分岐２については後述
する）。
力したアドレスが自アドレスであった場合は（ステップ
Ｓ１５でＹｅｓ）、RxAcq*信号に"0" を出力して転送権
を獲得する（ステップＳ１６）。もし自アドレス以外
（スレーブＹ２もマスタＸへのセル転送権を獲得しよう
としている）であれば（ステップＳ１５でＮｏ）、分岐
２のステップＳ２１へ移行する（分岐２については後述
する）。
【００８１】マスタＸは、RxAcq*信号が"0" になったと
きのRxReqA[N..0]信号の状態を確認し、セルを転送して
くるスレーブＹを認識する。セルを転送してくるスレー
ブＹを認識したマスタＸは、RxEnb*信号に"0" （転送許
可）を出力し、スレーブＹからセルが出力されてくるの
を待つ。スレーブＹ１のセル転送制御部１０は、RxEnb*
信号の状態を確認し（ステップＳ１７）、RxEnb*="0"と
なったときに（ステップＳ１７でRxEnb*="0"）、RxData
[M..0]にセルを出力すると共に、セルの先頭データを出
力するときRxSOC に"1" を出力する（ステップＳ１
８）。ステップＳ１８でスレーブＹ１からRxData[M..0]
に出力されたセルがマスタＸに受信される。
きのRxReqA[N..0]信号の状態を確認し、セルを転送して
くるスレーブＹを認識する。セルを転送してくるスレー
ブＹを認識したマスタＸは、RxEnb*信号に"0" （転送許
可）を出力し、スレーブＹからセルが出力されてくるの
を待つ。スレーブＹ１のセル転送制御部１０は、RxEnb*
信号の状態を確認し（ステップＳ１７）、RxEnb*="0"と
なったときに（ステップＳ１７でRxEnb*="0"）、RxData
[M..0]にセルを出力すると共に、セルの先頭データを出
力するときRxSOC に"1" を出力する（ステップＳ１
８）。ステップＳ１８でスレーブＹ１からRxData[M..0]
に出力されたセルがマスタＸに受信される。
【００８２】次に、前述の図４の分岐２について説明す
る。
る。
【００８３】分岐２に移行してきた場合、スレーブＹ１
は、RxReqA[N..0]信号より入力したアドレスが自アドレ
スよりも上位のビットに"0" が出力されているかを確認
する（ステップＳ２１）。上位ビットに"0" が出力され
ていた場合（ステップＳ２１でＹｅｓ）、スレーブＹ１
は、スレーブＹ２よりもセル転送の獲得権利が低いと判
断してアドレスの出力を停止し、１バスサイクル（１セ
ルを転送する時間）待機した後（ステップＳ２３）、分
岐１のステップＳ１２に移行する。
は、RxReqA[N..0]信号より入力したアドレスが自アドレ
スよりも上位のビットに"0" が出力されているかを確認
する（ステップＳ２１）。上位ビットに"0" が出力され
ていた場合（ステップＳ２１でＹｅｓ）、スレーブＹ１
は、スレーブＹ２よりもセル転送の獲得権利が低いと判
断してアドレスの出力を停止し、１バスサイクル（１セ
ルを転送する時間）待機した後（ステップＳ２３）、分
岐１のステップＳ１２に移行する。
【００８４】自アドレスよりも上位ビットに"0" が無け
れば、スレーブＹ１は、スレーブＹ２よりもセル転送の
獲得権利が高いと判断し（ステップＳ２１でＮｏ）、更
に続けて基準クロック（RxClk ）の１クロック分だけ自
アドレスを出力したまま待機する。もう１クロック間出
力した後、再度RxReqA[N..0]信号を確認する（ステップ
Ｓ２２）。まだ自アドレス以外のアドレスがRxReqA[N..
0]信号に出力されていた場合は（ステップＳ２２でＮ
ｏ）、最終の権利獲得動作を行うために、分岐３のステ
ップＳ３１へ移行する（分岐３については後述する）。
RxReqA[N..0]信号に出力されているアドレスが、自アド
レスになった場合は（ステップＳ２２でＹｅｓ）、分岐
１のステップＳ１６へ移行し、以後前述と同様な分岐１
での動作を行う。
れば、スレーブＹ１は、スレーブＹ２よりもセル転送の
獲得権利が高いと判断し（ステップＳ２１でＮｏ）、更
に続けて基準クロック（RxClk ）の１クロック分だけ自
アドレスを出力したまま待機する。もう１クロック間出
力した後、再度RxReqA[N..0]信号を確認する（ステップ
Ｓ２２）。まだ自アドレス以外のアドレスがRxReqA[N..
0]信号に出力されていた場合は（ステップＳ２２でＮ
ｏ）、最終の権利獲得動作を行うために、分岐３のステ
ップＳ３１へ移行する（分岐３については後述する）。
RxReqA[N..0]信号に出力されているアドレスが、自アド
レスになった場合は（ステップＳ２２でＹｅｓ）、分岐
１のステップＳ１６へ移行し、以後前述と同様な分岐１
での動作を行う。
【００８５】次に、前述の図４の分岐３について説明す
る。
る。
【００８６】分岐３に移行してきた場合、スレーブＹ１
は、スレーブＹ２と最終の権利獲得動作を行う必要があ
ると判断する。スレーブＹ１は、RxReqA[N..0]信号に出
力されているアドレスの内、"0" が出力されているビッ
トを検索する。スレーブＹ１は、RxReqA[N..0]信号から
入力するアドレスで、"0" が出力されているビットを、
下位ビットより１、２、３・・・と番号をつける。スレ
ーブＹ１は、番号付けが完了した後、入力するアドレス
と自アドレスと比較を行い、自アドレスと相違してい
る"0" のビットを検索する（ステップＳ３１）。
は、スレーブＹ２と最終の権利獲得動作を行う必要があ
ると判断する。スレーブＹ１は、RxReqA[N..0]信号に出
力されているアドレスの内、"0" が出力されているビッ
トを検索する。スレーブＹ１は、RxReqA[N..0]信号から
入力するアドレスで、"0" が出力されているビットを、
下位ビットより１、２、３・・・と番号をつける。スレ
ーブＹ１は、番号付けが完了した後、入力するアドレス
と自アドレスと比較を行い、自アドレスと相違してい
る"0" のビットを検索する（ステップＳ３１）。
【００８７】スレーブＹ１は、この相違しているビット
で最上位ビットを検索し、相違している最上位ビット
が、先ほど行った番号付けの何番目であるかを確認する
（ステップＳ３２）。その番号を確認したスレーブＹ１
は、アドレス出力を停止し、その番号と同等の基準クロ
ック（RxClk ）だけ待機する（ステップＳ３３）。その
後、再度図４の分岐１のステップＳ１２へ戻り、分岐１
でのセル転送権の獲得動作を行う。このことより、スレ
ーブＹ１の方が、スレーブＹ２よりも相違していた"0"
のビットの番号が小さければ（アドレスの値が小さい
程）早くアドレスを出力することが出来るため、スレー
ブＹ２よりも早くセル転送権を獲得することが可能であ
る。
で最上位ビットを検索し、相違している最上位ビット
が、先ほど行った番号付けの何番目であるかを確認する
（ステップＳ３２）。その番号を確認したスレーブＹ１
は、アドレス出力を停止し、その番号と同等の基準クロ
ック（RxClk ）だけ待機する（ステップＳ３３）。その
後、再度図４の分岐１のステップＳ１２へ戻り、分岐１
でのセル転送権の獲得動作を行う。このことより、スレ
ーブＹ１の方が、スレーブＹ２よりも相違していた"0"
のビットの番号が小さければ（アドレスの値が小さい
程）早くアドレスを出力することが出来るため、スレー
ブＹ２よりも早くセル転送権を獲得することが可能であ
る。
【００８８】以下に、図５と図６を用いて図４の分岐１
を、図７と図８を用いて図４の分岐２を、図９と図１
０、図１１と図１２を用いて図４の分岐３を、具体例に
よって詳細に説明する。なお、図５から図１２において
は、RxReqA[N..0]信号のＮの値を５である（アドレス信
号が６ビットである）と仮定するものとする。そして、
RxReqA[N..0]信号の０ビット目をRxReqA0 と表示し、以
下同様にしてRxReqA[N..0]信号の５ビット目をRxReqA5
と表示するものとする。
を、図７と図８を用いて図４の分岐２を、図９と図１
０、図１１と図１２を用いて図４の分岐３を、具体例に
よって詳細に説明する。なお、図５から図１２において
は、RxReqA[N..0]信号のＮの値を５である（アドレス信
号が６ビットである）と仮定するものとする。そして、
RxReqA[N..0]信号の０ビット目をRxReqA0 と表示し、以
下同様にしてRxReqA[N..0]信号の５ビット目をRxReqA5
と表示するものとする。
【００８９】図５と図６は図４の分岐１の動作について
説明する図であり、図５は図４の分岐１を説明する構成
図であり、図６は図４の分岐１を説明するタイミング図
である。
説明する図であり、図５は図４の分岐１を説明する構成
図であり、図６は図４の分岐１を説明するタイミング図
である。
【００９０】図５において、スレーブＹ１のアドレス
を"2Fh" 、スレーブＹ２のアドレスを"1Fh" と割り当て
たものとする。なお、図５において図１に示す構成要素
に対応するものは同一の参照数字または符号を付し、そ
の説明を省略する。
を"2Fh" 、スレーブＹ２のアドレスを"1Fh" と割り当て
たものとする。なお、図５において図１に示す構成要素
に対応するものは同一の参照数字または符号を付し、そ
の説明を省略する。
【００９１】図６は、スレーブＹ２のみがマスタＸに受
信してもらいたいセルを保有した時のタイミング図であ
る。スレーブＹ２は、まずRxAcq*信号の状態を確認する
（図６のｔ１の時点）。RxAcq*信号が"1" であることを
確認したスレーブＹ２は、セル転送権を獲得するため自
アドレス"1FH" をRxReqA[5..0]信号へ出力する（図６の
ｔ２の時点）。このとき、スレーブＹ２は、入力したRx
ReqA[5..0]信号のアドレスが"1Fh" であったため、スレ
ーブＹ１がセル転送権を獲得する動作を行っていないこ
とを認識する（図６の（イ））。スレーブＹ１がセル転
送権を獲得していないことを認識した後、RxAcq*信号
に"0" を出力し（図６のｔ３の時点）、スレーブＹ２が
セル転送権を獲得したことをマスタＸ及びスレーブＹ１
に知らせる。
信してもらいたいセルを保有した時のタイミング図であ
る。スレーブＹ２は、まずRxAcq*信号の状態を確認する
（図６のｔ１の時点）。RxAcq*信号が"1" であることを
確認したスレーブＹ２は、セル転送権を獲得するため自
アドレス"1FH" をRxReqA[5..0]信号へ出力する（図６の
ｔ２の時点）。このとき、スレーブＹ２は、入力したRx
ReqA[5..0]信号のアドレスが"1Fh" であったため、スレ
ーブＹ１がセル転送権を獲得する動作を行っていないこ
とを認識する（図６の（イ））。スレーブＹ１がセル転
送権を獲得していないことを認識した後、RxAcq*信号
に"0" を出力し（図６のｔ３の時点）、スレーブＹ２が
セル転送権を獲得したことをマスタＸ及びスレーブＹ１
に知らせる。
【００９２】スレーブＹ２は、RxAcq*信号に"0" を出力
した後、マスタＸよりRxEnb*に"0"が出力されたら（図
６のｔ４の時点）、RxData[M..0]信号にセルを出力する
（図６の（ロ）でｔ５の時点）。スレーブＹ２は、セル
の出力の開始時点でRxSOC 信号に"1" を出力する（図６
のｔ５の時点）。そして、図６のｔ５の時点以降、RxDa
ta[M..0]信号にセルのデータ信号として、１番目のヘッ
ダＨ１（図６のｔ５）、２番目のヘッダＨ２（図６のｔ
６）、、５番目のヘッダＨ５（図６のｔ９）、１番目の
ペイロードＰ１（図６のｔ１０）、、４８番目のペイロ
ードＰ４８（図６のｔ５７）までが連続して出力され
る。
した後、マスタＸよりRxEnb*に"0"が出力されたら（図
６のｔ４の時点）、RxData[M..0]信号にセルを出力する
（図６の（ロ）でｔ５の時点）。スレーブＹ２は、セル
の出力の開始時点でRxSOC 信号に"1" を出力する（図６
のｔ５の時点）。そして、図６のｔ５の時点以降、RxDa
ta[M..0]信号にセルのデータ信号として、１番目のヘッ
ダＨ１（図６のｔ５）、２番目のヘッダＨ２（図６のｔ
６）、、５番目のヘッダＨ５（図６のｔ９）、１番目の
ペイロードＰ１（図６のｔ１０）、、４８番目のペイロ
ードＰ４８（図６のｔ５７）までが連続して出力され
る。
【００９３】図７と図８は図４の分岐２の動作、すなわ
ち、スレーブＹ１とＹ２が同時にマスタＸへのセル転送
権を獲得しようとした場合の動作について説明する図で
あり、図７は図４の分岐２を説明する構成図であり、図
８は図４の分岐２を説明するタイミング図である。
ち、スレーブＹ１とＹ２が同時にマスタＸへのセル転送
権を獲得しようとした場合の動作について説明する図で
あり、図７は図４の分岐２を説明する構成図であり、図
８は図４の分岐２を説明するタイミング図である。
【００９４】図７において、スレーブＹ１のアドレス
を"20h" 、スレーブＹ２のアドレスを"10h" と割り当て
たものとする。なお、図７において図１に示す構成要素
に対応するものは同一の参照数字または符号を付し、そ
の説明を省略する。
を"20h" 、スレーブＹ２のアドレスを"10h" と割り当て
たものとする。なお、図７において図１に示す構成要素
に対応するものは同一の参照数字または符号を付し、そ
の説明を省略する。
【００９５】図８は、スレーブＹ１とＹ２が同時にマス
タＸへのセル転送権を獲得しようとした場合のタイミン
グ図である。スレーブＹ１、Ｙ２は、同時にセル転送権
を獲得しようとしたため、RxAcq*信号が"1" であること
を確認（図８のｔ１の時点）した後、各々自アドレスを
RxReqA[5..0]信号に出力する（図８の（イ）でｔ２の時
点）。この様な場合、RxReqA[5..0]信号に出力されてい
るアドレスは"00H" となる（"0" が"1" よりも強い関係
にあるとする）。スレーブＹ１、Ｙ２は、RxReqA[5..0]
信号より入力したアドレスが"00h" であるため、スレー
ブＹ１とスレーブＹ２が同時にセル転送権を獲得しよう
としていることを知る。そこで、スレーブＹ１、Ｙ２
は、RxReqA[5..0]信号から入力したアドレス（"00h" ）
と自アドレスを比較し、自アドレスよりも上位ビット
に"0" が出力されているのかを確認する。
タＸへのセル転送権を獲得しようとした場合のタイミン
グ図である。スレーブＹ１、Ｙ２は、同時にセル転送権
を獲得しようとしたため、RxAcq*信号が"1" であること
を確認（図８のｔ１の時点）した後、各々自アドレスを
RxReqA[5..0]信号に出力する（図８の（イ）でｔ２の時
点）。この様な場合、RxReqA[5..0]信号に出力されてい
るアドレスは"00H" となる（"0" が"1" よりも強い関係
にあるとする）。スレーブＹ１、Ｙ２は、RxReqA[5..0]
信号より入力したアドレスが"00h" であるため、スレー
ブＹ１とスレーブＹ２が同時にセル転送権を獲得しよう
としていることを知る。そこで、スレーブＹ１、Ｙ２
は、RxReqA[5..0]信号から入力したアドレス（"00h" ）
と自アドレスを比較し、自アドレスよりも上位ビット
に"0" が出力されているのかを確認する。
【００９６】スレーブＹ１について考えると、スレーブ
Ｙ１は、自アドレスが"20h" であるため、RxReqA[5..0]
信号より入力したアドレス"00h" が自アドレスよりも上
位ビットに"0" を出力されていることを知る。自アドレ
スよりも上位ビットに"0" が出力されていることを認識
したスレーブＹ１は、セル転送権の権利がスレーブＹ２
よりも低いと判断し、RxReqA[5..0]信号に出力していた
アドレスの出力を停止し、次のセル転送サイクル（スレ
ーブＹ２が１セル転送し終わるまでの１バスサイクルの
間）待機する（図８の（ロ））。
Ｙ１は、自アドレスが"20h" であるため、RxReqA[5..0]
信号より入力したアドレス"00h" が自アドレスよりも上
位ビットに"0" を出力されていることを知る。自アドレ
スよりも上位ビットに"0" が出力されていることを認識
したスレーブＹ１は、セル転送権の権利がスレーブＹ２
よりも低いと判断し、RxReqA[5..0]信号に出力していた
アドレスの出力を停止し、次のセル転送サイクル（スレ
ーブＹ２が１セル転送し終わるまでの１バスサイクルの
間）待機する（図８の（ロ））。
【００９７】一方スレーブＹ２は、自アドレスよりも上
位ビットに"0" が出力されていないことを認識したた
め、もう基準クロック（RxClk ）１クロック分、自アド
レスをRxReqA[5..0]に続けて出力する（図８の（ロ）で
ｔ３の時点）。スレーブＹ２はRxReqA[5..0]信号へ出力
されているアドレスが、自アドレスと一致したため（図
８のｔ３の時点）、セル転送権が獲得出来たと認識して
再度RxAcq*信号の状態を確認する（図８のｔ３の時
点）。その結果、RxAcq*信号が"1" であったため、スレ
ーブＹ２は、RxAcq*信号に"0" を出力し（図８のｔ４の
時点）、自分がセル転送権を獲得したことを、スレーブ
Ｙ１及びマスタＸへ知らせる。この後の動作（図８のｔ
５の時点以降）については、前述の分岐１と同様な動作
であり、スレーブＹ２は自己の保有するセルを図８のｔ
６以降において、１番目のヘッダＨ１から４８番目のペ
イロードＰ４８まで連続して出力する。
位ビットに"0" が出力されていないことを認識したた
め、もう基準クロック（RxClk ）１クロック分、自アド
レスをRxReqA[5..0]に続けて出力する（図８の（ロ）で
ｔ３の時点）。スレーブＹ２はRxReqA[5..0]信号へ出力
されているアドレスが、自アドレスと一致したため（図
８のｔ３の時点）、セル転送権が獲得出来たと認識して
再度RxAcq*信号の状態を確認する（図８のｔ３の時
点）。その結果、RxAcq*信号が"1" であったため、スレ
ーブＹ２は、RxAcq*信号に"0" を出力し（図８のｔ４の
時点）、自分がセル転送権を獲得したことを、スレーブ
Ｙ１及びマスタＸへ知らせる。この後の動作（図８のｔ
５の時点以降）については、前述の分岐１と同様な動作
であり、スレーブＹ２は自己の保有するセルを図８のｔ
６以降において、１番目のヘッダＨ１から４８番目のペ
イロードＰ４８まで連続して出力する。
【００９８】図９と図１０は図４の分岐３の動作、すな
わち、スレーブＹ１とＹ２が同時にマスタＸへのセル転
送権を獲得しようとした場合であって、かつ、分岐２に
おいて１クロック後に再度自アドレスを出力したが入力
アドレスが自アドレスと一致しない場合の動作、につい
て説明する図であり、図９は図４の分岐３を説明する構
成図であり、図１０は図４の分岐３を説明するタイミン
グ図である。
わち、スレーブＹ１とＹ２が同時にマスタＸへのセル転
送権を獲得しようとした場合であって、かつ、分岐２に
おいて１クロック後に再度自アドレスを出力したが入力
アドレスが自アドレスと一致しない場合の動作、につい
て説明する図であり、図９は図４の分岐３を説明する構
成図であり、図１０は図４の分岐３を説明するタイミン
グ図である。
【００９９】図９において、スレーブＹ１のアドレス
を"25h" 、スレーブＹ２のアドレスを"2Bh" と割り当て
たものとする。なお、図９において図１に示す構成要素
に対応するものは同一の参照数字または符号を付し、そ
の説明を省略する。
を"25h" 、スレーブＹ２のアドレスを"2Bh" と割り当て
たものとする。なお、図９において図１に示す構成要素
に対応するものは同一の参照数字または符号を付し、そ
の説明を省略する。
【０１００】図１０は、スレーブＹ１とＹ２が同時にマ
スタＸへのセル転送権を獲得しようとした場合であっ
て、かつ、分岐２において１クロック後に再度自アドレ
スを出力したが入力アドレスが自アドレスと一致しない
場合（図４のステップＳ２２でＮｏの場合）の動作、に
ついて説明するタイミング図である。先ず、図４の分岐
２までの動作は前述と同様であり、図１０のｔ２の時点
でスレーブＹ１とＹ２が同時に自アドレスをRxReqA[5..
0]信号に出力し、かつ、図１０のｔ３の時点で再度自ア
ドレスを出力している。図４の分岐２のステップＳ２２
で再度出力したアドレスが更に自アドレス以外のもので
あった場合（図１０のｔ３の時点）、スレーブＹ１及び
スレーブＹ２は、入力したRxReqA[5..0]信号のアドレス
で"0" が出力されているビットを検索する。図１０では
RxReqA1 、RxReqA2 、RxReqA3 、RxReqA4 に"0" が出力
されており、この様子を特に図１０（イ）に挙げてい
る。
スタＸへのセル転送権を獲得しようとした場合であっ
て、かつ、分岐２において１クロック後に再度自アドレ
スを出力したが入力アドレスが自アドレスと一致しない
場合（図４のステップＳ２２でＮｏの場合）の動作、に
ついて説明するタイミング図である。先ず、図４の分岐
２までの動作は前述と同様であり、図１０のｔ２の時点
でスレーブＹ１とＹ２が同時に自アドレスをRxReqA[5..
0]信号に出力し、かつ、図１０のｔ３の時点で再度自ア
ドレスを出力している。図４の分岐２のステップＳ２２
で再度出力したアドレスが更に自アドレス以外のもので
あった場合（図１０のｔ３の時点）、スレーブＹ１及び
スレーブＹ２は、入力したRxReqA[5..0]信号のアドレス
で"0" が出力されているビットを検索する。図１０では
RxReqA1 、RxReqA2 、RxReqA3 、RxReqA4 に"0" が出力
されており、この様子を特に図１０（イ）に挙げてい
る。
【０１０１】スレーブＹ１、Ｙ２は、RxReqA[5..0]信号
に出力されている"0" のビットを下位ビットより番号付
けを行う。図１０（イ）では、RxReqA1 に「１」、RxRe
qA2に「２」、RxReqA3 に「３」、RxReqA4 に「４」と
番号をつける。番号付けを行った後、スレーブＹ１、Ｙ
２は自アドレスと比較し、相違しているビットを検索す
る。検索した結果、スレーブＹ１では２番目のビットが
相違しており（図１０の（ロ））、スレーブＹ２は１番
目と３番目のビットが相違している（図１０の（ハ））
ことが判明する。スレーブＹ１、Ｙ２は、その相違して
いた"0" のビットのうち最上位ビットが、先ほど番号付
けを行った内の何番目かを確認する。スレーブＹ１では
２番目が最上位ビットであり（図１０の（ロ））、スレ
ーブＹ２では３番目が最上位ビットである（図１０の
（ハ））ことが判明する。
に出力されている"0" のビットを下位ビットより番号付
けを行う。図１０（イ）では、RxReqA1 に「１」、RxRe
qA2に「２」、RxReqA3 に「３」、RxReqA4 に「４」と
番号をつける。番号付けを行った後、スレーブＹ１、Ｙ
２は自アドレスと比較し、相違しているビットを検索す
る。検索した結果、スレーブＹ１では２番目のビットが
相違しており（図１０の（ロ））、スレーブＹ２は１番
目と３番目のビットが相違している（図１０の（ハ））
ことが判明する。スレーブＹ１、Ｙ２は、その相違して
いた"0" のビットのうち最上位ビットが、先ほど番号付
けを行った内の何番目かを確認する。スレーブＹ１では
２番目が最上位ビットであり（図１０の（ロ））、スレ
ーブＹ２では３番目が最上位ビットである（図１０の
（ハ））ことが判明する。
【０１０２】番号を確認したスレーブＹ１、Ｙ２は、一
旦出力していたアドレスを停止し、自分の確認した番号
の基準クロック（RxClk ）目に、RxReqA[5..0]に再度自
アドレスの出力を開始する。その後の動作は、図４の分
岐１のステップＳ１２に戻る。図１０では、スレーブＹ
１は２番目のビットが相違しているため、基準クロック
（RxClk ）２クロック目に再度アドレスを出力しようと
試みる（図１０のｔ５の時点で、RxReqA[5..0]にスレー
ブＹ１のアドレス"25h" が出力されている）。スレーブ
Ｙ２は１番目と３番目のビットが相違しているが、最上
位ビットが３番目であるため、基準クロック（RxClk ）
３クロック目で自アドレスを再度出力する（図１０のｔ
６の時点で、RxReqA[5..0]にスレーブＹ２のアドレス"2
Bh" が出力されている）。
旦出力していたアドレスを停止し、自分の確認した番号
の基準クロック（RxClk ）目に、RxReqA[5..0]に再度自
アドレスの出力を開始する。その後の動作は、図４の分
岐１のステップＳ１２に戻る。図１０では、スレーブＹ
１は２番目のビットが相違しているため、基準クロック
（RxClk ）２クロック目に再度アドレスを出力しようと
試みる（図１０のｔ５の時点で、RxReqA[5..0]にスレー
ブＹ１のアドレス"25h" が出力されている）。スレーブ
Ｙ２は１番目と３番目のビットが相違しているが、最上
位ビットが３番目であるため、基準クロック（RxClk ）
３クロック目で自アドレスを再度出力する（図１０のｔ
６の時点で、RxReqA[5..0]にスレーブＹ２のアドレス"2
Bh" が出力されている）。
【０１０３】スレーブＹ１は自アドレスを再度出力した
とき（すなわち図１０のｔ５の時点で）、RxAcq*信号
が"1" かつスレーブＹ１外のRxReqA[5..0]の状態が自ア
ドレスと一致したため、セル転送権を獲得出来る。しか
し、スレーブＹ２は自アドレスを再度送出したとき（す
なわち図１０のｔ６の時点で）、既にスレーブＹ１がセ
ル転送権を獲得してしまっている（RxAcq*信号が"0" と
なっている）ため、セル転送権獲得の動作を停止する。
とき（すなわち図１０のｔ５の時点で）、RxAcq*信号
が"1" かつスレーブＹ１外のRxReqA[5..0]の状態が自ア
ドレスと一致したため、セル転送権を獲得出来る。しか
し、スレーブＹ２は自アドレスを再度送出したとき（す
なわち図１０のｔ６の時点で）、既にスレーブＹ１がセ
ル転送権を獲得してしまっている（RxAcq*信号が"0" と
なっている）ため、セル転送権獲得の動作を停止する。
【０１０４】次に、図１１、図１２を用いて、図４の分
岐３について更に別な例をあげて説明する。
岐３について更に別な例をあげて説明する。
【０１０５】図１１と図１２は図４の分岐３の動作を説
明する第２の図であり、図１１は図４の分岐３を説明す
る第２の構成図であり、図１２は図４の分岐３を説明す
る第２のタイミング図である。
明する第２の図であり、図１１は図４の分岐３を説明す
る第２の構成図であり、図１２は図４の分岐３を説明す
る第２のタイミング図である。
【０１０６】図１１において、スレーブＹ１のアドレス
を"01h" 、スレーブＹ２のアドレスを"02h" と割り当て
たものとする。なお、図１１において図１に示す構成要
素に対応するものは同一の参照数字または符号を付し、
その説明を省略する。
を"01h" 、スレーブＹ２のアドレスを"02h" と割り当て
たものとする。なお、図１１において図１に示す構成要
素に対応するものは同一の参照数字または符号を付し、
その説明を省略する。
【０１０７】図１２は、図４の分岐３を説明する第２の
タイミング図である。先ず、図４の分岐２までの動作は
前述と同様であり、図１２のｔ２の時点でスレーブＹ１
とＹ２が同時に自アドレスをRxReqA[5..0]信号に出力
し、かつ、図１２のｔ３の時点で再度自アドレスを出力
している。図４の分岐２のステップＳ２２で再度出力し
たアドレスが更に自アドレス以外のものであった場合
（図１２のｔ３の時点）、スレーブＹ１及びスレーブＹ
２は、入力したRxReqA[5..0]信号のアドレスで"0"が出
力されているビットを検索する。図１２ではRxReqA0 、
RxReqA1 、RxReqA2、RxReqA3 、RxReqA4 、RxReqA5 全
てに"0" が出力されており、この様子を特に図１２
（イ）に挙げている。
タイミング図である。先ず、図４の分岐２までの動作は
前述と同様であり、図１２のｔ２の時点でスレーブＹ１
とＹ２が同時に自アドレスをRxReqA[5..0]信号に出力
し、かつ、図１２のｔ３の時点で再度自アドレスを出力
している。図４の分岐２のステップＳ２２で再度出力し
たアドレスが更に自アドレス以外のものであった場合
（図１２のｔ３の時点）、スレーブＹ１及びスレーブＹ
２は、入力したRxReqA[5..0]信号のアドレスで"0"が出
力されているビットを検索する。図１２ではRxReqA0 、
RxReqA1 、RxReqA2、RxReqA3 、RxReqA4 、RxReqA5 全
てに"0" が出力されており、この様子を特に図１２
（イ）に挙げている。
【０１０８】スレーブＹ１、Ｙ２は、RxReqA[5..0]信号
に出力されている"0" のビットを下位ビットより番号付
けを行う。図１２（イ）では、RxReqA0 に「１」、RxRe
qA1に「２」、RxReqA2 に「３」、RxReqA3 に「４」、R
xReqA4 に「５」、RxReqA5に「６」と番号をつける。番
号付けを行った後、スレーブＹ１、Ｙ２は自アドレスと
比較し、相違しているビットを検索する。検索した結
果、スレーブＹ１では１番目のビットが相違しており
（図１２の（ロ））、スレーブＹ２では２番目のビット
が相違している（図１２の（ハ））ことが判明する。ス
レーブＹ１、Ｙ２は、その相違していた"0" のビットの
うち最上位ビットが、先ほど番号付けを行った内の何番
目かを確認する。スレーブＹ１では１番目のみが相違し
ているため１番目が最上位ビットであり（図１２の
（ロ））、スレーブＹ２では２番目のみが相違している
ため２番目が最上位ビットである（図１２の（ハ））こ
とが判明する。
に出力されている"0" のビットを下位ビットより番号付
けを行う。図１２（イ）では、RxReqA0 に「１」、RxRe
qA1に「２」、RxReqA2 に「３」、RxReqA3 に「４」、R
xReqA4 に「５」、RxReqA5に「６」と番号をつける。番
号付けを行った後、スレーブＹ１、Ｙ２は自アドレスと
比較し、相違しているビットを検索する。検索した結
果、スレーブＹ１では１番目のビットが相違しており
（図１２の（ロ））、スレーブＹ２では２番目のビット
が相違している（図１２の（ハ））ことが判明する。ス
レーブＹ１、Ｙ２は、その相違していた"0" のビットの
うち最上位ビットが、先ほど番号付けを行った内の何番
目かを確認する。スレーブＹ１では１番目のみが相違し
ているため１番目が最上位ビットであり（図１２の
（ロ））、スレーブＹ２では２番目のみが相違している
ため２番目が最上位ビットである（図１２の（ハ））こ
とが判明する。
【０１０９】番号を確認したスレーブＹ１、Ｙ２は、出
力していたアドレスを一旦停止し、その番号の基準クロ
ック（RxClk ）目に、RxReqA[5..0]に再度自アドレスの
出力を開始する。スレーブＹ１は１番目が最上位ビット
であったため、１クロック目（図１２のｔ４の時点）に
自アドレスを出力している。その後の動作は、図４の分
岐１のステップＳ１２に戻る。しかし、スレーブＹ２は
２番目のビットが最上位であったため、出力していたア
ドレスを停止させ、再度２クロック目（図１２のｔ５の
時点）に自アドレスを出力するが、スレーブＹ１が既に
セル転送権を獲得してしまった（RxAcq*信号が"0" とな
っている）ため、セル転送権獲得の動作を停止する。
力していたアドレスを一旦停止し、その番号の基準クロ
ック（RxClk ）目に、RxReqA[5..0]に再度自アドレスの
出力を開始する。スレーブＹ１は１番目が最上位ビット
であったため、１クロック目（図１２のｔ４の時点）に
自アドレスを出力している。その後の動作は、図４の分
岐１のステップＳ１２に戻る。しかし、スレーブＹ２は
２番目のビットが最上位であったため、出力していたア
ドレスを停止させ、再度２クロック目（図１２のｔ５の
時点）に自アドレスを出力するが、スレーブＹ１が既に
セル転送権を獲得してしまった（RxAcq*信号が"0" とな
っている）ため、セル転送権獲得の動作を停止する。
【０１１０】以上、詳細に説明したように本発明のＡＴ
Ｍセル転送方式によれば、各スレーブＹが同時にセル転
送権を獲得しようとした場合、獲得可能な優先順位は、
各スレーブＹのアドレスで見て、00h ＞01h ＞02h ＞・・
・・・・＞3Eh ＞3Fh （RxReqA[N..0]のＮを５と仮定（アド
レスは６ビット）したとき）となり、アドレスの小さい
スレーブＹの優先順位が高くなる。
Ｍセル転送方式によれば、各スレーブＹが同時にセル転
送権を獲得しようとした場合、獲得可能な優先順位は、
各スレーブＹのアドレスで見て、00h ＞01h ＞02h ＞・・
・・・・＞3Eh ＞3Fh （RxReqA[N..0]のＮを５と仮定（アド
レスは６ビット）したとき）となり、アドレスの小さい
スレーブＹの優先順位が高くなる。
【０１１１】次に、図１３、図１４、図１５を参照し
て、本発明の第２の実施形態について説明する。
て、本発明の第２の実施形態について説明する。
【０１１２】図１３は、本発明のＡＴＭセル転送方式の
第２の実施形態を示すブロック図である。なお、第２の
実施形態は、１つのＡＴＭレイヤデバイスと複数のＰＨ
Ｙレイヤデバイスを接続する更に改良されたインタフェ
ースの方式を提供するものであり、第２の実施形態にお
いては、１つのＡＴＭレイヤデバイスをクロックマスタ
ＸＸと称し、クロックマスタＸＸに従属する複数のＰＨ
ＹレイヤデバイスをスレーブＺと称し、その複数のスレ
ーブＺのうち１つをスレーブＺ１、他の１つをスレーブ
Ｚ２として以下に説明する。
第２の実施形態を示すブロック図である。なお、第２の
実施形態は、１つのＡＴＭレイヤデバイスと複数のＰＨ
Ｙレイヤデバイスを接続する更に改良されたインタフェ
ースの方式を提供するものであり、第２の実施形態にお
いては、１つのＡＴＭレイヤデバイスをクロックマスタ
ＸＸと称し、クロックマスタＸＸに従属する複数のＰＨ
ＹレイヤデバイスをスレーブＺと称し、その複数のスレ
ーブＺのうち１つをスレーブＺ１、他の１つをスレーブ
Ｚ２として以下に説明する。
【０１１３】図１３を参照すると、本発明の第２の実施
形態としての全体のブロック図および信号構成が示され
ている。すなわち、１つのＡＴＭレイヤデバイスである
ところのクロックマスタＸＸと、複数のＰＨＹレイヤデ
バイスであるところのスレーブＺとから構成され、複数
のスレーブＺのうち１つをスレーブＺ１、他の１つをス
レーブＺ２として全体ブロックが構成されている。そし
て、クロックマスタＸＸとスレーブＺ（スレーブＺ１、
スレーブＺ２）との間は、図１３に示すようなバス接続
形態の信号線により接続されている。
形態としての全体のブロック図および信号構成が示され
ている。すなわち、１つのＡＴＭレイヤデバイスである
ところのクロックマスタＸＸと、複数のＰＨＹレイヤデ
バイスであるところのスレーブＺとから構成され、複数
のスレーブＺのうち１つをスレーブＺ１、他の１つをス
レーブＺ２として全体ブロックが構成されている。そし
て、クロックマスタＸＸとスレーブＺ（スレーブＺ１、
スレーブＺ２）との間は、図１３に示すようなバス接続
形態の信号線により接続されている。
【０１１４】第２の実施形態において、クロックマスタ
ＸＸは、各スレーブＺに対しセル送受信用のクロックを
供給するだけの機能を有している。そして、各スレーブ
Ｚは、スレーブＺ相互間でセルを送受信する機能を有し
ている。すなわち、第１の実施形態においてはマスタ
（ＡＴＭレイヤデバイス）とスレーブ（ＰＨＹレイヤデ
バイス）間でセルの送受信を行う方式を提供したが、第
２の実施形態においてはスレーブ（ＰＨＹレイヤデバイ
ス）間でのみセルの送受信を行う方式を提供している。
従って、図１３に示す各信号名は、送受信用の信号であ
るという意味合いから、「TRx 」を頭に付した信号名と
した。クロックマスタＸＸとスレーブＺとの間で送受さ
れる信号について、図１４を参照して説明する。
ＸＸは、各スレーブＺに対しセル送受信用のクロックを
供給するだけの機能を有している。そして、各スレーブ
Ｚは、スレーブＺ相互間でセルを送受信する機能を有し
ている。すなわち、第１の実施形態においてはマスタ
（ＡＴＭレイヤデバイス）とスレーブ（ＰＨＹレイヤデ
バイス）間でセルの送受信を行う方式を提供したが、第
２の実施形態においてはスレーブ（ＰＨＹレイヤデバイ
ス）間でのみセルの送受信を行う方式を提供している。
従って、図１３に示す各信号名は、送受信用の信号であ
るという意味合いから、「TRx 」を頭に付した信号名と
した。クロックマスタＸＸとスレーブＺとの間で送受さ
れる信号について、図１４を参照して説明する。
【０１１５】図１４は、第２の実施形態の信号線につい
て説明する図である。なお、図１４においては、クロッ
クマスタＸＸを単にマスタと称し、スレーブＺを単にス
レーブと称することとする。
て説明する図である。なお、図１４においては、クロッ
クマスタＸＸを単にマスタと称し、スレーブＺを単にス
レーブと称することとする。
【０１１６】図１４において、各信号はセルの送受信用
の信号であるため、送信と受信の区別は無いものとなっ
ている。
の信号であるため、送信と受信の区別は無いものとなっ
ている。
【０１１７】図１４の信号は、図２（Ｂ）に示した第１
の実施形態のインタフェースの信号線とほぼ同様である
が、RxEnb*信号が削除されているところが異なってい
る。以下に詳述する。
の実施形態のインタフェースの信号線とほぼ同様である
が、RxEnb*信号が削除されているところが異なってい
る。以下に詳述する。
【０１１８】図１４のTRxClkは、マスタからスレーブに
送出する送受信用のクロック信号であり、スレーブはこ
の送受信クロック信号に同期して信号送受動作を行う。
送出する送受信用のクロック信号であり、スレーブはこ
の送受信クロック信号に同期して信号送受動作を行う。
【０１１９】TRxReqA[N..0] は、セルを他のスレーブに
対して送信したいスレーブが、セル転送の権利を獲得す
るために自らのアドレスを出力する信号線であり、Ｎ＋
１ビットで構成されている。TRxReqA[N..0] がＮ＋１ビ
ットであるため、図２（Ｂ）のRxReqA[N..0]で述べたと
同様に、１つのマスタに接続可能なスレーブの数の上限
に制限がなくなるものとなる。TRxReqA[N..0] はスレー
ブから他のスレーブに送出される。
対して送信したいスレーブが、セル転送の権利を獲得す
るために自らのアドレスを出力する信号線であり、Ｎ＋
１ビットで構成されている。TRxReqA[N..0] がＮ＋１ビ
ットであるため、図２（Ｂ）のRxReqA[N..0]で述べたと
同様に、１つのマスタに接続可能なスレーブの数の上限
に制限がなくなるものとなる。TRxReqA[N..0] はスレー
ブから他のスレーブに送出される。
【０１２０】TRxData[M..0] は、スレーブが他のスレー
ブに送受信するセルの送受信データ信号で、Ｍの値が７
の８ビットモードの場合はTRxData[7..0] の８本の送受
信データバスを使用し、Ｍの値が１５の１６ビットモー
ドの場合は更にTRxData[15..8]の拡張バスを使用する。
ブに送受信するセルの送受信データ信号で、Ｍの値が７
の８ビットモードの場合はTRxData[7..0] の８本の送受
信データバスを使用し、Ｍの値が１５の１６ビットモー
ドの場合は更にTRxData[15..8]の拡張バスを使用する。
【０１２１】TRxAcq* は、或るスレーブがセルの転送権
を獲得した場合に、該スレーブから他のスレーブに対し
て出力される信号である。
を獲得した場合に、該スレーブから他のスレーブに対し
て出力される信号である。
【０１２２】TRxSOCは、送受信するセルの先頭を示す信
号であり、スレーブから他のスレーブに送出される。
号であり、スレーブから他のスレーブに送出される。
【０１２３】次に、図１５を参照して、スレーブＺの構
成について説明する。
成について説明する。
【０１２４】図１５は、第２の実施形態におけるスレー
ブ（ＰＨＹレイヤデバイス）の構成を示す詳細ブロック
図である。
ブ（ＰＨＹレイヤデバイス）の構成を示す詳細ブロック
図である。
【０１２５】図１５において、スレーブＺは、セル送受
信制御部５０と調停部５１、及びセル転送要求部５２で
構成されている。
信制御部５０と調停部５１、及びセル転送要求部５２で
構成されている。
【０１２６】そして、スレーブＺは、クロックマスタＸ
ＸからTRxClk信号をセル送受信制御部５０と調停部５１
で入力し、セル送受信の基準クロックとする。セル転送
要求部５２より送受信セル信号６２がセル送受信制御部
５０に送られると、セル送受信制御部５０は、調停部５
１にセル転送獲得要求信号６０を出力し、セル転送権
（他のスレーブＺへセルを受信させるための権利）を獲
得しようとする。
ＸからTRxClk信号をセル送受信制御部５０と調停部５１
で入力し、セル送受信の基準クロックとする。セル転送
要求部５２より送受信セル信号６２がセル送受信制御部
５０に送られると、セル送受信制御部５０は、調停部５
１にセル転送獲得要求信号６０を出力し、セル転送権
（他のスレーブＺへセルを受信させるための権利）を獲
得しようとする。
【０１２７】このセル転送獲得要求信号６０を入力した
調停部５１は、セル転送権を獲得すべくTRxReqA[N..0]
信号へ自スレーブに割り当てられたアドレスを出力す
る。このときスレーブＺ内の調停部５１は、常にTRxReq
A[N..0] 信号を入力している。スレーブＺ内の調停部５
１は、自アドレスをTRxReqA[N..0] 信号に出力した後、
入力するTRxReqA[N..0] 信号の状態でセル転送権を獲得
できたのかを判断する。
調停部５１は、セル転送権を獲得すべくTRxReqA[N..0]
信号へ自スレーブに割り当てられたアドレスを出力す
る。このときスレーブＺ内の調停部５１は、常にTRxReq
A[N..0] 信号を入力している。スレーブＺ内の調停部５
１は、自アドレスをTRxReqA[N..0] 信号に出力した後、
入力するTRxReqA[N..0] 信号の状態でセル転送権を獲得
できたのかを判断する。
【０１２８】スレーブＺが、他のスレーブＺへのセル転
送権を獲得できた時、スレーブＺ内の調停部５１は、ス
レーブＺ外のTRxAcq* 信号に"0" を出力する。このこと
により、自分が他のスレーブＺへのセル転送権を獲得し
たことを他のスレーブＺに知らせる。また、調停部５１
は、セル転送獲得信号６１をセル送受信制御部５０に出
力し、セル送受信制御部５０にセル転送権を獲得したこ
とを知らせる。
送権を獲得できた時、スレーブＺ内の調停部５１は、ス
レーブＺ外のTRxAcq* 信号に"0" を出力する。このこと
により、自分が他のスレーブＺへのセル転送権を獲得し
たことを他のスレーブＺに知らせる。また、調停部５１
は、セル転送獲得信号６１をセル送受信制御部５０に出
力し、セル送受信制御部５０にセル転送権を獲得したこ
とを知らせる。
【０１２９】その後、セル送受信制御部５０は、TRxDat
a[M..0] 信号にセルを出力する。このときセルの先頭バ
イトでTRxSOCに"1" を出力する。
a[M..0] 信号にセルを出力する。このときセルの先頭バ
イトでTRxSOCに"1" を出力する。
【０１３０】次に、第２の実施形態の動作について説明
する。
する。
【０１３１】第２の実施形態は、或るスレーブＺ（例え
ばスレーブＺ１）から他のスレーブＺ（例えばスレーブ
Ｚ２）にセルを転送する方式を提供するものであるた
め、第１の実施形態で述べたマスタ（ＡＴＭレイヤデバ
イス）によるセル受信動作が無く、代わりに他のスレー
ブＺ（スレーブＺ２）がセルを受信する。従って、第２
の実施形態の動作は、図４のフローチャートで述べたス
テップＳ１７（マスタがセルを受信可能なときに、RxEn
b*信号に"0" を出力する（セル転送の許可を出す））の
動作が無いところだけが第１の実施形態の動作と異なっ
ている。そして、或るスレーブＺ（スレーブＺ１）がセ
ル転送権を獲得するための動作は、ステップＳ１７を除
いて図４と同一である。このため、第２の実施形態の動
作についてのこれ以上の説明を省略する。
ばスレーブＺ１）から他のスレーブＺ（例えばスレーブ
Ｚ２）にセルを転送する方式を提供するものであるた
め、第１の実施形態で述べたマスタ（ＡＴＭレイヤデバ
イス）によるセル受信動作が無く、代わりに他のスレー
ブＺ（スレーブＺ２）がセルを受信する。従って、第２
の実施形態の動作は、図４のフローチャートで述べたス
テップＳ１７（マスタがセルを受信可能なときに、RxEn
b*信号に"0" を出力する（セル転送の許可を出す））の
動作が無いところだけが第１の実施形態の動作と異なっ
ている。そして、或るスレーブＺ（スレーブＺ１）がセ
ル転送権を獲得するための動作は、ステップＳ１７を除
いて図４と同一である。このため、第２の実施形態の動
作についてのこれ以上の説明を省略する。
【０１３２】以上述べたように、本発明の第２の実施形
態は、第１の実施形態のマスタＸがクロックマスタＸＸ
に置き換わっており、クロックマスタＸＸはセル送受信
用の基準クロックを出力するだけとなっている。そし
て、各スレーブＺが他のスレーブＺへセルを送信したい
ときには、スレーブＺ自らがセル転送権を獲得する動作
を行う。このため、スレーブＺにおいてはセルの送信と
受信を別々に考慮する必要が無くなり、送受信を一体化
させることが可能となり、スレーブＺ同士間に接続され
る信号線の数を非常に少なく出来る、という効果を有し
ている。
態は、第１の実施形態のマスタＸがクロックマスタＸＸ
に置き換わっており、クロックマスタＸＸはセル送受信
用の基準クロックを出力するだけとなっている。そし
て、各スレーブＺが他のスレーブＺへセルを送信したい
ときには、スレーブＺ自らがセル転送権を獲得する動作
を行う。このため、スレーブＺにおいてはセルの送信と
受信を別々に考慮する必要が無くなり、送受信を一体化
させることが可能となり、スレーブＺ同士間に接続され
る信号線の数を非常に少なく出来る、という効果を有し
ている。
【０１３３】
【発明の効果】以上説明したように、本発明のＡＴＭセ
ル転送方式は、現在のＡＴＭフォーラムのＵＴＯＰＩＡ
レベル２の規定において、RxAddr[4..0]信号に代えてRx
ReqA[N..] 信号を設け、スレーブ（ＰＨＹレイヤデバイ
ス）がマスタ（ＡＴＭレイヤデバイス）にセルを受信さ
せたいときに、スレーブ（ＰＨＹレイヤデバイス）自ら
が自アドレスを出力してセル転送権を獲得できるので、
セル転送効率を上げることができる、という効果を有し
ている。
ル転送方式は、現在のＡＴＭフォーラムのＵＴＯＰＩＡ
レベル２の規定において、RxAddr[4..0]信号に代えてRx
ReqA[N..] 信号を設け、スレーブ（ＰＨＹレイヤデバイ
ス）がマスタ（ＡＴＭレイヤデバイス）にセルを受信さ
せたいときに、スレーブ（ＰＨＹレイヤデバイス）自ら
が自アドレスを出力してセル転送権を獲得できるので、
セル転送効率を上げることができる、という効果を有し
ている。
【０１３４】また、ＵＴＯＰＩＡレベル２で規定されて
いるスレーブ（ＰＨＹレイヤデバイス）のアドレス信号
を、５ビットから更に複数ビットに増加させた場合であ
っても、スレーブ（ＰＨＹレイヤデバイス）自らがセル
転送権を獲得できるので、セル転送効率が下がらないと
いう効果を有している。
いるスレーブ（ＰＨＹレイヤデバイス）のアドレス信号
を、５ビットから更に複数ビットに増加させた場合であ
っても、スレーブ（ＰＨＹレイヤデバイス）自らがセル
転送権を獲得できるので、セル転送効率が下がらないと
いう効果を有している。
【図１】本発明のＡＴＭセル転送方式の一実施形態を示
すブロック図である。
すブロック図である。
【図２】本実施形態の信号線について説明する図であ
る。
る。
【図３】本実施形態におけるスレーブ（ＰＨＹレイヤデ
バイス）の送信側の構成を示す詳細ブロック図である。
バイス）の送信側の構成を示す詳細ブロック図である。
【図４】本実施形態の動作を説明するフローチャートで
ある。
ある。
【図５】図４の分岐１を説明する構成図である。
【図６】図４の分岐１を説明するタイミング図である。
【図７】図４の分岐２を説明する構成図である。
【図８】図４の分岐２を説明するタイミング図である。
【図９】図４の分岐３を説明する構成図である。
【図１０】図４の分岐３を説明するタイミング図であ
る。
る。
【図１１】図４の分岐３を説明する第２の構成図であ
る。
る。
【図１２】図４の分岐３を説明する第２のタイミング図
である。
である。
【図１３】本発明のＡＴＭセル転送方式の第２の実施形
態を示すブロック図である。
態を示すブロック図である。
【図１４】第２の実施形態の信号線について説明する図
である。
である。
【図１５】第２の実施形態におけるスレーブ（ＰＨＹレ
イヤデバイス）の構成を示す詳細ブロック図である。
イヤデバイス）の構成を示す詳細ブロック図である。
【図１６】従来のＵＴＯＰＩＡレベル２における、１つ
のＡＴＭレイヤデバイス（マスタ）と複数のＰＨＹレイ
ヤデバイス（スレーブ）との間の各信号線の接続形態を
示す図である。
のＡＴＭレイヤデバイス（マスタ）と複数のＰＨＹレイ
ヤデバイス（スレーブ）との間の各信号線の接続形態を
示す図である。
【図１７】従来のＵＴＯＰＩＡレベル２のインタフェー
スの信号線について説明する図である。
スの信号線について説明する図である。
【図１８】マスタ（ＡＴＭレイヤデバイス）からスレー
ブ（ＰＨＹレイヤデバイス）に対しセルを送信する場合
のタイミング図である。
ブ（ＰＨＹレイヤデバイス）に対しセルを送信する場合
のタイミング図である。
【図１９】マスタ（ＡＴＭレイヤデバイス）がスレーブ
（ＰＨＹレイヤデバイス）からセルを受信する場合のタ
イミング図である。
（ＰＨＹレイヤデバイス）からセルを受信する場合のタ
イミング図である。
【図２０】従来のＵＴＯＰＩＡレベル２における、スレ
ーブ（ＰＨＹレイヤデバイス）の送信側の構成を示す詳
細ブロック図である。
ーブ（ＰＨＹレイヤデバイス）の送信側の構成を示す詳
細ブロック図である。
Ｖ マスタ
Ｗ スレーブ
Ｘ マスタ
ＸＸ クロックマスタ
Ｙ スレーブ
Ｚ スレーブ
１０ セル転送制御部
１１ 調停部
１２ セル転送要求部
２０ セル転送獲得要求信号
２１ セル転送獲得信号
２２ 転送セル信号
５０ セル送受信制御部
５１ 調停部
５２ セル転送要求部
６０ セル転送獲得要求信号
６１ セル転送獲得信号
６２ 送受信セル信号
１１０ セル転送制御部
１１１ アドレス制御部
１１２ セル転送要求部
１２０ 転送セル保有信号
１２１ セル転送許可信号
１２２ 転送セル信号
Claims (10)
- 【請求項１】 ＡＴＭレイヤデバイスと複数のＰＨＹレ
イヤデバイスがＵＴＯＰＩＡレベル２で接続されるシス
テムのＡＴＭセル転送方式において、前記ＰＨＹレイヤ
デバイス同士が前記ＡＴＭレイヤデバイスに対してセル
を転送する権利を獲得するセル転送権獲得手段を備え、
前記ＰＨＹレイヤデバイスが前記ＡＴＭレイヤデバイス
に対してセルを転送したい時には、前記セル転送権獲得
手段によってセルを転送する権利を獲得し、即時にセル
を転送することを特徴とするＡＴＭセル転送方式。 - 【請求項２】 前記セル転送権獲得手段は、前記ＰＨＹ
レイヤデバイス自らが自アドレスを前記ＡＴＭレイヤデ
バイスに対して出力する自アドレス出力信号線を含んで
構成されることを特徴とする請求項１に記載のＡＴＭセ
ル転送方式。 - 【請求項３】 前記自アドレス出力信号線は、任意のＮ
＋１ビットで構成され、前記ＡＴＭレイヤデバイスに従
属させることが可能な前記ＰＨＹレイヤデバイスの数に
は上限が無いことを特徴とする請求項２に記載のＡＴＭ
セル転送方式。 - 【請求項４】 前記セル転送権獲得手段は、複数の前記
ＰＨＹレイヤデバイスが同時にセルを転送する権利を獲
得しようとした場合には、前記ＰＨＹレイヤデバイスの
アドレスが小さい前記ＰＨＹレイヤデバイスに高い優先
順位を与えることを特徴とする請求項１から請求項３の
何れか１項に記載のＡＴＭセル転送方式。 - 【請求項５】 前記ＰＨＹレイヤデバイスのセル送信側
の構成は、前記ＡＴＭレイヤデバイスに受信させたいセ
ルを保有した時に転送セル信号を出力するセル転送要求
部と、前記転送セル信号を入力した時にセル転送獲得要
求信号を出力するセル転送制御部と、前記セル転送獲得
要求信号を入力したときに前記セル転送権獲得手段によ
ってセルを転送する権利を獲得し、前記セルを転送する
権利を獲得したときにセル転送獲得信号を前記セル転送
制御部に出力する調停部と、から構成されることを特徴
とする請求項１から請求項４の何れか１項に記載のＡＴ
Ｍセル転送方式。 - 【請求項６】 ＡＴＭレイヤデバイスと複数のＰＨＹレ
イヤデバイスがＵＴＯＰＩＡレベル２で接続されるシス
テムのＡＴＭセル転送方式において、前記ＰＨＹレイヤ
デバイス同士が他の前記ＰＨＹレイヤデバイスに対して
セルを転送する権利を獲得する第２のセル転送権獲得手
段を備え、前記ＰＨＹレイヤデバイスが他の前記ＰＨＹ
レイヤデバイスに対してセルを転送したい時には、前記
第２のセル転送権獲得手段によってセルを転送する権利
を獲得し、即時にセルを転送することを特徴とするＡＴ
Ｍセル転送方式。 - 【請求項７】 前記第２のセル転送権獲得手段は、前記
ＰＨＹレイヤデバイス自らが自アドレスを他の前記ＰＨ
Ｙレイヤデバイスに対して出力する第２の自アドレス出
力信号線を含んで構成されることを特徴とする請求項６
に記載のＡＴＭセル転送方式。 - 【請求項８】 前記第２の自アドレス出力信号線は、任
意のＮ＋１ビットで構成され、前記ＡＴＭレイヤデバイ
スに従属させることが可能な前記ＰＨＹレイヤデバイス
の数には上限が無いことを特徴とする請求項７に記載の
ＡＴＭセル転送方式。 - 【請求項９】 前記第２のセル転送権獲得手段は、複数
の前記ＰＨＹレイヤデバイスが同時にセルを転送する権
利を獲得しようとした場合には、前記ＰＨＹレイヤデバ
イスのアドレスが小さい前記ＰＨＹレイヤデバイスに高
い優先順位を与えることを特徴とする請求項６から請求
項８の何れか１項に記載のＡＴＭセル転送方式。 - 【請求項１０】 前記ＰＨＹレイヤデバイスは、他の前
記ＰＨＹレイヤデバイスに受信させたいセルを保有した
時に送受信セル信号を出力する第２のセル転送要求部
と、前記送受信セル信号を入力した時に第２のセル転送
獲得要求信号を出力するセル送受信制御部と、前記第２
のセル転送獲得要求信号を入力したときに前記第２のセ
ル転送権獲得手段によってセルを転送する権利を獲得
し、前記セルを転送する権利を獲得したときに第２のセ
ル転送獲得信号を前記セル送受信制御部に出力する第２
の調停部と、から構成されることを特徴とする請求項６
から請求項９の何れか１項に記載のＡＴＭセル転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246552A JP3637007B2 (ja) | 2001-08-15 | 2001-08-15 | Ａｔｍセル転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246552A JP3637007B2 (ja) | 2001-08-15 | 2001-08-15 | Ａｔｍセル転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060676A true JP2003060676A (ja) | 2003-02-28 |
| JP3637007B2 JP3637007B2 (ja) | 2005-04-06 |
Family
ID=19076076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001246552A Expired - Fee Related JP3637007B2 (ja) | 2001-08-15 | 2001-08-15 | Ａｔｍセル転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3637007B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011068350A (ja) * | 2003-05-21 | 2011-04-07 | Boeing Co:The | 高帯域かつオープンな配線ネットワーク |
-
2001
- 2001-08-15 JP JP2001246552A patent/JP3637007B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011068350A (ja) * | 2003-05-21 | 2011-04-07 | Boeing Co:The | 高帯域かつオープンな配線ネットワーク |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3637007B2 (ja) | 2005-04-06 |
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