JP2003046084A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JP2003046084A JP2003046084A JP2001228050A JP2001228050A JP2003046084A JP 2003046084 A JP2003046084 A JP 2003046084A JP 2001228050 A JP2001228050 A JP 2001228050A JP 2001228050 A JP2001228050 A JP 2001228050A JP 2003046084 A JP2003046084 A JP 2003046084A
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Abstract
(57)【要約】
【課題】従来では周辺部と各セルにチャネル領域より深
く高濃度領域を形成し、基板の電位安定化を図ってい
た。そのため、チャネル層が長くなり、セルの間隔も広
くなってしまうので、低オン抵抗化にも限界があった。 【解決手段】本発明は、各セルに高濃度領域を形成せ
ず、周辺部のみにチャネル領域より深い高濃度領域を形
成することにより、各セルのチャネル領域の横方向への
拡がりを短くし、それによりセル密度を向上させること
ができる。また、周辺部の高濃度領域で基板の電位安定
化も図れるので、耐圧を低下させずにオン抵抗をＮチャ
ネルの場合約2分の１に低減できる。
く高濃度領域を形成し、基板の電位安定化を図ってい
た。そのため、チャネル層が長くなり、セルの間隔も広
くなってしまうので、低オン抵抗化にも限界があった。 【解決手段】本発明は、各セルに高濃度領域を形成せ
ず、周辺部のみにチャネル領域より深い高濃度領域を形
成することにより、各セルのチャネル領域の横方向への
拡がりを短くし、それによりセル密度を向上させること
ができる。また、周辺部の高濃度領域で基板の電位安定
化も図れるので、耐圧を低下させずにオン抵抗をＮチャ
ネルの場合約2分の１に低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置に係り、特にセル密度を向上させ、低オン抗化を実
現する絶縁ゲート型半導体装置に関する。
装置に係り、特にセル密度を向上させ、低オン抗化を実
現する絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】従来のパワーＭＯＳＦＥＴの構造をＮチャ
ネル型を例に図３に示す。
ネル型を例に図３に示す。
【０００４】パワーＭＯＳＦＥＴは、半導体基板と、チ
ャネル領域３３と、ソース領域３８と、ゲート酸化膜３
５と、ゲート電極３６と、ｐ＋型領域３７とから構成さ
れる。
ャネル領域３３と、ソース領域３８と、ゲート酸化膜３
５と、ゲート電極３６と、ｐ＋型領域３７とから構成さ
れる。
【０００５】半導体基板は、Ｎ+型のシリコン半導体基
板３１の上にＮ-型のエピタキシャル層からなるドレイ
ン領域３２からなる。
板３１の上にＮ-型のエピタキシャル層からなるドレイ
ン領域３２からなる。
【０００６】チャネル領域３３は、フィールド部の半導
体基板表面にＰ+型のイオンをドーズ量1.0×1013〜1.0
×1014ｃｍ-2で注入して設けた不純物拡散領域である。
体基板表面にＰ+型のイオンをドーズ量1.0×1013〜1.0
×1014ｃｍ-2で注入して設けた不純物拡散領域である。
【０００７】ソース領域３４は、チャネル領域３３表面
に、リンまたは砒素をイオン注入して設けたｎ＋型不純
物拡散領域であり、全面にアルミニウムまたはその合金
をスパッタして設けたソース電極３８とコンタクトす
る。
に、リンまたは砒素をイオン注入して設けたｎ＋型不純
物拡散領域であり、全面にアルミニウムまたはその合金
をスパッタして設けたソース電極３８とコンタクトす
る。
【０００８】ゲート酸化膜３５は、半導体基板表面に設
けた熱酸化膜であり、駆動電圧に応じて数百Åの厚みを
有する。
けた熱酸化膜であり、駆動電圧に応じて数百Åの厚みを
有する。
【０００９】ゲート電極３６は、隣接するチャネル領域
３３表面のソース領域３４の間で、ゲート酸化膜３５を
介して設けられる。ポリシリコンに不純物を導入して低
抵抗化を図ってゲート電極３６とし、周囲を覆うソース
電極３８とは酸化膜等により絶縁される。
３３表面のソース領域３４の間で、ゲート酸化膜３５を
介して設けられる。ポリシリコンに不純物を導入して低
抵抗化を図ってゲート電極３６とし、周囲を覆うソース
電極３８とは酸化膜等により絶縁される。
【００１０】半導体素子領域は、ゲート電極３６、ゲー
ト酸化膜３５、チャネル領域３３、ソース領域３４、ｐ
＋型高濃度領域３７と基板により形成されるセル５０が
多数個配置された領域である。隣接するセル５０の間に
形成されるπ部５１の抵抗が、装置のオン抵抗を決定す
る大きな要因となる。
ト酸化膜３５、チャネル領域３３、ソース領域３４、ｐ
＋型高濃度領域３７と基板により形成されるセル５０が
多数個配置された領域である。隣接するセル５０の間に
形成されるπ部５１の抵抗が、装置のオン抵抗を決定す
る大きな要因となる。
【００１１】ｐ＋型領域３７は、各セル５０と、半導体
素子領域の周辺部であるガードリング部３９の半導体基
板に設けられ、チャネル領域３３より深く形成されたｐ
＋型不純物拡散領域である。チャネル領域３３より深
く、且つ高濃度に形成することにより、基板の電位を安
定化し、耐圧を確保している。
素子領域の周辺部であるガードリング部３９の半導体基
板に設けられ、チャネル領域３３より深く形成されたｐ
＋型不純物拡散領域である。チャネル領域３３より深
く、且つ高濃度に形成することにより、基板の電位を安
定化し、耐圧を確保している。
【００１２】図４には、本発明の構造によるπ部５１の
抵抗値の概念図を示す。各セル５０に設けたｐ＋型領域
３７は基板の電位安定化と耐圧の確保のために設けられ
るが、そのためにＪＦＥＴ部の抵抗４６が大きくなる傾
向にある。これを低減するために、π部５１の濃度を高
濃度にしてＪＦＥＴ抵抗４６を低減する工夫がなされて
いる。
抵抗値の概念図を示す。各セル５０に設けたｐ＋型領域
３７は基板の電位安定化と耐圧の確保のために設けられ
るが、そのためにＪＦＥＴ部の抵抗４６が大きくなる傾
向にある。これを低減するために、π部５１の濃度を高
濃度にしてＪＦＥＴ抵抗４６を低減する工夫がなされて
いる。
【００１３】
【発明が解決しようとする課題】パワーＭＯＳＦＥＴや
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等で
は、図４に示す如く、デバイスの抵抗はアルミ抵抗４
１、コンタクト抵抗４２、ソース抵抗４３、チャネル抵
抗４４、蓄積層抵抗４５、ＪＦＥＴ抵抗４６、エピ抵抗
４７、基板抵抗４８の和となり、セル密度の向上により
単位面積あたりのチャネル幅を広げ、チャネル抵抗を低
減させることによりオン抵抗を低減している。しかし、
60〜100Ｖ以上の高耐圧のデバイスでは、チャネルの抵
抗は非常に小さく、エピタキシャル層や、チャネル領域
に挟まれたＪＦＥＴ領域の抵抗４６が支配的となる。ま
た、すべてのセルに基板の電位安定化のためにチャネル
領域より深い高濃度領域を形成し、高耐圧化を図ってお
り、ＪＦＥＴ抵抗４６が大きくなりがちであるため、半
導体基板表面と、チャネル領域で囲まれたπ部の不純物
濃度を上げることで、ＪＦＥＴ抵抗４６を低減させ、オ
ン抵抗を低減している。しかし、必要以上にπ部５１の
不純物濃度を上げると（例えば1×1012ｃｍ-2）、耐圧
が低下してしまう問題があった。
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等で
は、図４に示す如く、デバイスの抵抗はアルミ抵抗４
１、コンタクト抵抗４２、ソース抵抗４３、チャネル抵
抗４４、蓄積層抵抗４５、ＪＦＥＴ抵抗４６、エピ抵抗
４７、基板抵抗４８の和となり、セル密度の向上により
単位面積あたりのチャネル幅を広げ、チャネル抵抗を低
減させることによりオン抵抗を低減している。しかし、
60〜100Ｖ以上の高耐圧のデバイスでは、チャネルの抵
抗は非常に小さく、エピタキシャル層や、チャネル領域
に挟まれたＪＦＥＴ領域の抵抗４６が支配的となる。ま
た、すべてのセルに基板の電位安定化のためにチャネル
領域より深い高濃度領域を形成し、高耐圧化を図ってお
り、ＪＦＥＴ抵抗４６が大きくなりがちであるため、半
導体基板表面と、チャネル領域で囲まれたπ部の不純物
濃度を上げることで、ＪＦＥＴ抵抗４６を低減させ、オ
ン抵抗を低減している。しかし、必要以上にπ部５１の
不純物濃度を上げると（例えば1×1012ｃｍ-2）、耐圧
が低下してしまう問題があった。
【００１４】また、すべてのセルに設けたｐ＋型領域
は、拡散領域であるためチャネル領域の幅も広くなり、
セルの間隔も必然的に広いものであった。従って、高集
積化にも限界があり、耐圧を低下させずに低オン抵抗化
を実現するには問題があった。
は、拡散領域であるためチャネル領域の幅も広くなり、
セルの間隔も必然的に広いものであった。従って、高集
積化にも限界があり、耐圧を低下させずに低オン抵抗化
を実現するには問題があった。
【００１５】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ドレイン領域となる一導電型の半導体基板
と該半導体基板表面に設けた逆導電型のチャネル領域と
該チャネル領域に設けた一導電型のソース領域と前記半
導体基板表面に設けたゲート絶縁膜と前記ゲート絶縁膜
上に設けたゲート電極とからなるセルを多数個配置した
半導体素子領域を有する絶縁ゲート型半導体装置におい
て、前記半導体素子領域の周辺部のみに前記チャネル領
域より深い高濃度の逆導電型領域を設けることを特徴と
し、耐圧を低下させずにセル密度を向上させ、低オン抵
抗化が実現できる絶縁ゲート型半導体装置を提供でき
る。
みてなされ、ドレイン領域となる一導電型の半導体基板
と該半導体基板表面に設けた逆導電型のチャネル領域と
該チャネル領域に設けた一導電型のソース領域と前記半
導体基板表面に設けたゲート絶縁膜と前記ゲート絶縁膜
上に設けたゲート電極とからなるセルを多数個配置した
半導体素子領域を有する絶縁ゲート型半導体装置におい
て、前記半導体素子領域の周辺部のみに前記チャネル領
域より深い高濃度の逆導電型領域を設けることを特徴と
し、耐圧を低下させずにセル密度を向上させ、低オン抵
抗化が実現できる絶縁ゲート型半導体装置を提供でき
る。
【００１６】
【発明の実施の形態】本発明の実施の形態を図１および
図２を参照して詳細に説明する。
図２を参照して詳細に説明する。
【００１７】本発明のパワーＭＯＳＦＥＴの構造をＮチ
ャネル型を例に図１に示す。
ャネル型を例に図１に示す。
【００１８】パワーＭＯＳＦＥＴは、半導体基板１と、
チャネル領域３と、ソース領域４と、ゲート酸化膜５
と、ゲート電極６と、高濃度の逆導電型領域７とから構
成される。
チャネル領域３と、ソース領域４と、ゲート酸化膜５
と、ゲート電極６と、高濃度の逆導電型領域７とから構
成される。
【００１９】半導体基板は、Ｎ+型のシリコン半導体基
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。
板１の上にＮ-型のエピタキシャル層を積層したドレイ
ン領域２からなる。
【００２０】チャネル領域３は、フィールド部の半導体
基板表面にＰ+型のイオンをドーズ量1.0×1013〜1.0×1
014ｃｍ-2で注入して設けた不純物拡散領域である。
基板表面にＰ+型のイオンをドーズ量1.0×1013〜1.0×1
014ｃｍ-2で注入して設けた不純物拡散領域である。
【００２１】ソース領域４は、チャネル領域３表面に、
リンまたは砒素をイオン注入して設けたｎ＋型不純物拡
散領域であり、全面にアルミニウムまたはその合金をス
パッタして設けたソース電極８とコンタクトする。
リンまたは砒素をイオン注入して設けたｎ＋型不純物拡
散領域であり、全面にアルミニウムまたはその合金をス
パッタして設けたソース電極８とコンタクトする。
【００２２】ゲート酸化膜５は、半導体基板表面に設け
た熱酸化膜であり、駆動電圧に応じて数百Åの厚みを有
する。
た熱酸化膜であり、駆動電圧に応じて数百Åの厚みを有
する。
【００２３】ゲート電極６は、隣接するチャネル領域３
表面のソース領域４の間で、ゲート酸化膜５を介して設
けられる。ポリシリコンに不純物を導入して低抵抗化を
図ってゲート電極６とし、周囲を覆うソース電極８とは
ゲート酸化膜５により絶縁される。
表面のソース領域４の間で、ゲート酸化膜５を介して設
けられる。ポリシリコンに不純物を導入して低抵抗化を
図ってゲート電極６とし、周囲を覆うソース電極８とは
ゲート酸化膜５により絶縁される。
【００２４】半導体素子領域は、ゲート電極６、ゲート
酸化膜５、チャネル領域３、ソース領域４とドレイン領
域２により形成されるセル２０が多数個配置された領域
である。隣接するセル２０の間に形成されるπ部２１の
抵抗が、装置のオン抵抗を決定する大きな要因となる。
酸化膜５、チャネル領域３、ソース領域４とドレイン領
域２により形成されるセル２０が多数個配置された領域
である。隣接するセル２０の間に形成されるπ部２１の
抵抗が、装置のオン抵抗を決定する大きな要因となる。
【００２５】ｐ＋型領域７は、半導体素子領域の周辺部
であるガードリング部９の半導体基板に設けられ、チャ
ネル領域３より深く形成されたｐ＋型不純物拡散領域で
ある。チャネル領域３より深く、且つ高濃度に形成する
ことにより、基板の電位を安定化し、耐圧を確保してい
る。
であるガードリング部９の半導体基板に設けられ、チャ
ネル領域３より深く形成されたｐ＋型不純物拡散領域で
ある。チャネル領域３より深く、且つ高濃度に形成する
ことにより、基板の電位を安定化し、耐圧を確保してい
る。
【００２６】図１からも明らかなようにセル部２０に
は、従来設けられていたｐ＋型領域７を設けていない。
この領域は不純物拡散領域であり、従来ではチャネル領
域３よりも深く設けるために横方向への拡散も避けられ
ず、セルピッチが縮小できない要因となっていた。しか
し、このｐ＋型領域７は基板の電位安定化と耐圧を確保
するために設けられるもので、各セル２０に設けなくて
も、ガードリング部９に設ければ十分であることから、
各セル部２０の高濃度領域を省いた構造となっており、
これによりセルピッチを縮小することが可能となった。
は、従来設けられていたｐ＋型領域７を設けていない。
この領域は不純物拡散領域であり、従来ではチャネル領
域３よりも深く設けるために横方向への拡散も避けられ
ず、セルピッチが縮小できない要因となっていた。しか
し、このｐ＋型領域７は基板の電位安定化と耐圧を確保
するために設けられるもので、各セル２０に設けなくて
も、ガードリング部９に設ければ十分であることから、
各セル部２０の高濃度領域を省いた構造となっており、
これによりセルピッチを縮小することが可能となった。
【００２７】図２には、本発明の構造によるπ部２１の
抵抗値の概念図を示す。図４と比較しても明らかなよう
に、各セルにｐ＋型領域を設けなければ、ＪＦＥＴ部の
抵抗１６が低減できる。つまり、π部２１の濃度を必要
以上に高濃度にすることによりＪＦＥＴ抵抗１６を低減
すると耐圧の劣化を引き起こすが、本発明に依ればπ部
２１の濃度は従来通りで実現できるので、耐圧を低下さ
せずにセルピッチを縮小することが可能となる。これに
よりセル密度が向上するのでオン抵抗の低減に大きく寄
与できる。
抵抗値の概念図を示す。図４と比較しても明らかなよう
に、各セルにｐ＋型領域を設けなければ、ＪＦＥＴ部の
抵抗１６が低減できる。つまり、π部２１の濃度を必要
以上に高濃度にすることによりＪＦＥＴ抵抗１６を低減
すると耐圧の劣化を引き起こすが、本発明に依ればπ部
２１の濃度は従来通りで実現できるので、耐圧を低下さ
せずにセルピッチを縮小することが可能となる。これに
よりセル密度が向上するのでオン抵抗の低減に大きく寄
与できる。
【００２８】
【発明の効果】本発明の構造に依れば、ガードリング部
のみにｐ＋型領域を設け、各セルにｐ＋型領域を設けな
いので、各セルの専有面積を縮小できる。これにより、
セルピッチが縮小できるのでセル密度が向上する。
のみにｐ＋型領域を設け、各セルにｐ＋型領域を設けな
いので、各セルの専有面積を縮小できる。これにより、
セルピッチが縮小できるのでセル密度が向上する。
【００２９】また、π部のＪＦＥＴ抵抗が低減でき、装
置のオン抵抗低減に寄与できる。従来では各セルにｐ＋
型領域があるためにπ部の濃度を上げてＪＦＥＴ抵抗を
低減していたが、必要以上にπ部の濃度を上げると耐圧
が劣化してしまう問題があったが、本発明の構造に依れ
ば、π部の濃度を上げずにＪＦＥＴ抵抗を低減できる。
置のオン抵抗低減に寄与できる。従来では各セルにｐ＋
型領域があるためにπ部の濃度を上げてＪＦＥＴ抵抗を
低減していたが、必要以上にπ部の濃度を上げると耐圧
が劣化してしまう問題があったが、本発明の構造に依れ
ば、π部の濃度を上げずにＪＦＥＴ抵抗を低減できる。
【００３０】従って、ＪＦＥＴ部の抵抗を下げ、セル密
度を向上させることができる上、周辺部にはｐ＋型高濃
度領域を形成してあるので、基板の電位が安定し、耐圧
を低下させずにオン抵抗を低減できる半導体装置を実現
できる。
度を向上させることができる上、周辺部にはｐ＋型高濃
度領域を形成してあるので、基板の電位が安定し、耐圧
を低下させずにオン抵抗を低減できる半導体装置を実現
できる。
【００３１】具体的にはＮチャネル型150Ｖ系パワーＭ
ＯＳＦＥＴにおいて、セルピッチでは従来30μｍから、
本発明で15μｍで2分の１になり、セル密度では72万セ
ル/inch2から331万セル/inch2で4.6倍、単位面積あたり
のオン抵抗は1289ｍΩ・ｍｍ2から732ｍΩ・ｍｍ2とな
り、約43％の低減となる。また、Ｐチャネルでは約16％
の低減となる効果が確認されている。
ＯＳＦＥＴにおいて、セルピッチでは従来30μｍから、
本発明で15μｍで2分の１になり、セル密度では72万セ
ル/inch2から331万セル/inch2で4.6倍、単位面積あたり
のオン抵抗は1289ｍΩ・ｍｍ2から732ｍΩ・ｍｍ2とな
り、約43％の低減となる。また、Ｐチャネルでは約16％
の低減となる効果が確認されている。
【図１】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
面図である。
【図３】従来の絶縁ゲート型半導体装置を説明する断面
図である。
図である。
【図４】従来の絶縁ゲート型半導体装置を説明する断面
図である。
図である。
Claims (2)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板と該半導体基板表面に設けた逆導電型のチャネル領域
と該チャネル領域に設けた一導電型のソース領域と前記
半導体基板表面に設けたゲート絶縁膜と前記ゲート絶縁
膜上に設けたゲート電極とからなるセルを多数個配置し
た半導体素子領域を有する絶縁ゲート型半導体装置にお
いて、 前記半導体素子領域の周辺部のみに前記チャネル領域よ
り深い高濃度の逆導電型領域を設けることを特徴とする
絶縁ゲート型半導体装置。 - 【請求項２】 前記高濃度の逆導電型領域は半導体チッ
プのガードリング部に設けることを特徴とする請求項１
に記載の絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001228050A JP2003046084A (ja) | 2001-07-27 | 2001-07-27 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001228050A JP2003046084A (ja) | 2001-07-27 | 2001-07-27 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003046084A true JP2003046084A (ja) | 2003-02-14 |
Family
ID=19060614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001228050A Pending JP2003046084A (ja) | 2001-07-27 | 2001-07-27 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003046084A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008015991A1 (en) | 2006-08-03 | 2008-02-07 | Asahi Kasei Chemicals Corporation | Flame-retardant resin composition |
| KR100880231B1 (ko) | 2007-06-20 | 2009-01-28 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
-
2001
- 2001-07-27 JP JP2001228050A patent/JP2003046084A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008015991A1 (en) | 2006-08-03 | 2008-02-07 | Asahi Kasei Chemicals Corporation | Flame-retardant resin composition |
| EP2341103A1 (en) | 2006-08-03 | 2011-07-06 | Asahi Kasei Chemicals Corporation | Flame-retardant resin composition |
| EP2404967A1 (en) | 2006-08-03 | 2012-01-11 | Asahi Kasei Chemicals Corporation | Flame-retardant resin composition |
| EP2404956A1 (en) | 2006-08-03 | 2012-01-11 | Asahi Kasei Chemicals Corporation | Flame-retardant resin composition |
| KR100880231B1 (ko) | 2007-06-20 | 2009-01-28 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
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