JP2003045992A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
する。 【解決手段】 複数の独立した電源供給端子から動作電
圧がそれぞれ供給され、信号伝達行うインターフェイス
を持つ電子回路を複数含む半導体集積回路において、電
子回路間の信号伝達を行うインターフェイス部に、抵抗
とダイオード接続されたMOSFETからなる静電破壊
防止回路を設けることにより、半導体集積回路装置のハ
ンドリング時等において各電源端子に静電気による高電
圧が印加されても、静電破壊防止回路により、インター
フェイス部の入力MOSFETのゲート破壊を防止する
ことができる。
Description
装置に関し、複数の電源端子からそれぞれに電源供給が
行われる複数の電子回路を備えたものに利用して有効な
技術に関するものである。
体集積回路装置のハンドリング時、あるいはプリント基
板に実装した後に起こる静電気の放電により発生する。
静電破壊の種類には、MOSFET(本願においては絶
縁ゲート型電界効果トランジスタの意味で用いてい
る。)のゲート酸化膜破壊、接合破壊、配線容断があ
り、これら3つの主原因の最も弱い部分が半導体集積回
路装置の静電気破壊耐圧を決定する。従来の静電破壊対
策としては、ゲート酸化膜破壊に対しては、高電圧が印
加されても、半導体集積回路装置の内部で直接ゲート酸
化膜に破壊耐圧以上の電圧が印加されない回路構成をと
る方法、例えばパット(外部端子)から半導体集積回路
装置の内部に接続される信号線に、抵抗を配置したり、
信号線と電源間及び、GND間にダイオ−ドを配置する
方法等がある。接合破壊に対しては、接合部の面積及
び、コンタクト配置等のレイアウトパターンによる対策
等があり、配線容断に対しては、配線幅拡張等の方法が
用いられている。上記のような静電破壊防止技術に関し
ては、特公昭50−36154号公報がある。
は、アナログ回路とデジタル回路とが混在した半導体集
積回路装置を開発する際に、デジタル回路側からアナロ
グ回路側に電源供給線や回路の接地電位を通してスイッ
チングノイズがのることを防止するために、それぞれに
独立した外部端子から電源供給を行うようにする方式を
採用した。このような半導体集積回路装置に対して、人
体モデル(HBM)法による静電破壊試験を行ったとこ
ろ、内部回路に不良が発生する現象に遭遇した。上記内
部回路の不良を詳細に調査したところ、デジタル回路と
アナログ回路間又はアナログ回路とデジタル回路間のイ
ンターフェイス部において、予期しない入力側MOSF
ETのゲート絶縁破壊が発生することを見い出した。
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数の独立した電源供給端
子から動作電圧がそれぞれ供給され、信号伝達を行うイ
ンターフェイスを持つ複数からなる電子回路を持つ半導
体集積回路装置において、上記複数からなる電源供給端
子の相互間に通常の電源供給状態ではオフ状態になるよ
うな高いしきい値電圧を持つようにされた一方向性素子
をそれぞれ相互に設ける。
置のハンドリング時等において各電源端子に静電気によ
り高電圧が印加されても、上記一方向性素子により放電
させられるのでインターフェイス部の入力MOSFET
の保護ができる。
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、複数の独立した電源
供給端子から動作電圧がそれぞれ供給され、信号伝達を
行うインターフェイスを持つ複数からなる電子回路を持
つ半導体集積回路装置において、上記電子回路間の信号
伝達を行うインターフェイス部の入力MOSFETのゲ
ートに静電破壊防止用の抵抗とダイオードを接続する。
置のハンドリング時等において各電源端子に静電気によ
り高電圧が印加されても、上記抵抗とダイオードからな
る静電破壊防止回路によりインターフェイス部の入力M
OSFETのゲート破壊防止ができる。
る半導体集積回路装置を含む携帯用通信端末装置の一実
施例のブロック図が示されている。この実施例の携帯用
通信端末装置は、大きく分けると音声符号部、位相変復
調部及び高周波部と、それを制御するマイクロコンピュ
ータ等から構成される。この発明が適用される上記半導
体集積回路装置は、かかる携帯用通信端末装置における
位相変復調部を構成するものである。
号化複号化部(音声符号部と記す)101、位相変復調
部102、及び高周波部103により構成される。そし
て、これら各部101〜103の動作順序や回路活性、
非活性などがマイクロコンピュータ180、リセット信
号発生回路190、クロック発生回路140からの信号
又はパルスにて制御される。音声符号部101、位相復
調部102、高周波部103の各電源は、レギュレータ
170、レギュレータ171により供給され、特に高周
波部103は、バースト動作等を考慮して独立したレギ
ュレータ171を用いるようにしている。
の例としての位相変復調部102は、デジタル回路とア
ナログ回路とが混在して1つの半導体集積回路装置に形
成される。つまり、デジタル信号処理を行う位相変調器
120及び位相復調器125から成るデジタル部と、ア
ナログ信号処理を行うD/A変換器121−1、121
−2(D/Aと記す)、フィルタ122−1、122−
2、A/D変換器124、位相/電圧変換器123及び
オフセット調整回路126から成るアナログ部で構成さ
れる。
0から入力された送信アナログ音声信号のうち高域雑音
成分を抑制するプレフィルタ111、その出力をデジタ
ル信号に変換するA/D変換器112、その出力をデジ
タル信号処理によって帯域圧縮し、また上記とは逆に、
帯域圧縮された受信デジタル音声信号をもとの帯域に伸
長するためのDSP(デジタル・シグナル・プロセッ
サ)113、DSP113で帯域伸長された出力をアナ
ログ音声信号に変換するD/A変換器114、その出力
に含まれる高周波成分を抑圧しかつその出力を増幅する
ためのポストフィルタ115、このポストフィルタ11
5の出力によって駆動されるスピーカ116などによっ
て構成される。
から出力される信号に対して無線電送に適した変調、例
えばガウシアン.ミニマム.シフト.キーイング(GM
SK;Gaussian Minimum Shift
Keying)変調またはπ/4シフト.キュー・ピ
ー・エス・ケイ(QPSK)変調などを行なう位相変調
器120、位相変調器120の出力をアナログ信号に変
換するD/A変換器121−1,121−2、その出力
に含まれる高周波成分を抑圧するポストフィルタ122
−1,122−2、及び上記とは逆に受信変調信号に含
まれる位相のずれを検出して電圧に変換する位相電圧変
換器123、かかる位相電圧変換器123の出力をデジ
タル信号に変換するA/D変換器124、このA/D変
換器124の出力から元の基本信号成分を復調する位相
復調器125などによって構成される。オフセット調整
回路126は、D/A変換器121−1及び121−2
とフィルタ122−1と122−2間に発生するオフセ
ットを調整するために設けられる。
21−1,121−2、及びポストフィルタ122−
1,122−2は、システムの構成に応じて、互いに正
相及び逆相の信号出力を行なうために、あるいは90°
の位相差、すなわち直交した信号出力を行なうために並
列に複数組設けられる。
−1,122−2から出力される信号を、例えば800
MHzから2GHz程度の無線周波数キャリア信号で変
調するための直交変調器130、この直交変調器130
の出力を所定の送信電力にまで増幅し、送受信切換スイ
ッチ131を介してアンテナ132を防振するための高
電力増幅器133、前記アンテナ132及びその増幅器
134の出力から所望の信号を検波するための検波器1
35などから構成される。
成に応じて、例えば455KHzや90MHz程度のや
や低い周波数で変調した後、所定の800MHzから2
GHz程度の無線周波数キャリア信号で変調する等の、
複数段に分けた構成がなされることがある。
プの半導体集積回路装置(LSI)で構成するデジタル
/アナログ混載LSIでは、デジタル部の動作等で発生
する雑音がアナログ部の特性を劣化させるため、基板上
ではレギュレータを分流した単一電源で、電源電圧が同
じであっても、デジタル部、アナログ部のそれぞれ別電
源端子(パット)を設け、LSI内部で電源供給線を分
離し、また図には示さないが接地電位も電源供給線と同
様に扱い雑音対策を行う必要がある。
静電破壊対策については、上記従来方法では、単一電源
となる基板実装時は有効と考えられる。しかし、ハンド
リング時を想定した信頼性試験(静電破壊試験)おい
て、前述したように分離した電源端子間及び、電源接地
間の差電位により、独立した電源間の信号線に接続する
素子の破壊、すなわち、内部ブロック間インターフェイ
ス素子の破壊が発生する事を確認した。
(B)を用いて詳細に説明する。図13(A)は、独立
した電源端子間(VDD1、VDD2)のインターフェ
イス部を示したものであり、Pチャンネル型出力MOS
FETQ20とNチャンネル型出力MOSFETQ21
と、Pチャンネル型入力MOSFETQ22とNチャン
ネル型入力MOSFETQ23と、上記出力MOSFE
TQ20,Q21の共通接続されたドレインと、入力M
OSFETQ22とQ23の共通化されたゲートとの間
を接続する信号伝送経路としての配線から構成される。
部の概略素子構造断面図を示したものである。例えば、
回路の接地電位GND1及びGND2がオープン状態で
VDD2を基準電位とし、VDD1に静電気により過電
圧が印加された場合、MOSFETQ20が形成される
ウェルNWELとドレインとの寄生容量C1、ウェルN
WELと基板(P−SUBDTRATE)との寄生容量
C2によって信号伝達経路としての配線及び基板の電圧
が上記VDD1に伴って上昇するため、Pチャンネル型
入力MOSFETQ22又はNチャンネル型入力MOS
FETQ23のゲート酸化膜にかかる過電圧が印加され
ることなり、静電破壊してしまう。また、VDD2、G
ND1をオープン状態でGND2を基準電位とし、VD
D1に過電圧が印加された場合も同様にPチャンネル型
入力MOSFETQ22又はNチャンネル型入力MOS
FETQ23のゲート酸化膜が破壊されてしまう。
装置の一実施例のブロック図が示されている。同図の半
導体集積回路装置は、デジタル/アナログ混載LSIで
あり、前記図12の位相変復調部102を構成する。
では、デジタル部及び水晶発振回路からアナログ部への
雑音干渉を避けるために、次のような3つの独立電源端
子を持つようにされる。アナログ電源端子VAは、増幅
器123’、位相電圧変換回路123、A/D変換器1
24、D/A変換器121、ポストフィルタ122及び
出力バッファ122’に電源を供給する。デジタル電源
端子VDは、分周器142、遅延検波回路125及び変
調波形生成回路120に電源を供給する。クリスタル電
源端子VXは、水晶発振回路141に電源を供給する。
に対応して、回路の接地電位を供給する接地端子もG
A、GV及びGXのようにそれぞれ独立した外部端子を
介して回路の接地電位が供給される。
A、VD、VXの相互間にダイオード接続されたMOS
FETQ1〜Q6が設けられる。これらのMOSFET
Q1〜Q6は、後述するように通常の動作状態ではオン
状態にされないような高いしきい値電圧を持つようにさ
れる。特に制限されないが、ゲート絶縁膜として厚い厚
さのフィールド絶縁膜を用いるようにし、いわゆる寄生
MOSFETを利用するものである。例えば、上記のよ
うにゲート絶縁膜がフィールド絶縁膜により構成され、
ゲートがアルミニュウム層から構成されるMOSFET
(以下、N型アルミ寄生MOSFETという)が用いら
れる。
ジタル電源端子VDに正極の高電圧が印加された場合、
かかる印加電圧がN型アルミ寄生MOSFETQ5のス
レッショールド電圧を越えると、N型アルミ寄生MOS
FETQ5はオン状態となり、アナログ電源端子VAと
デジタル電源端子VDを導通させ、負極の高電圧が印加
された場合は、N型アルミ寄生MOSFETQ3がオン
状態となり、アナログ電源端子VAとデジタル電源端子
VDを導通させることでアナログ電源端子VA−デジタ
ル電源端子VD間の電位差をキャンセルし、アナログ−
デジタル電源間インターフェース素子の静電破壊を回避
する。逆に、デジタル電源端子VDを基準にアナログ電
源端子VAに正極の高電圧が印加されると、N型アルミ
寄生MOSFETQ3がオン状態となり、負極の高電圧
が印加された場合は、N型アルミ寄生MOSFETQ5
がオン状態となってアナログ電源端子VAとデジタル電
源端子VD間の電位差をキャンセルする。
電源端子VXに正極の高電圧が印加されると、N型アル
ミ寄生MOSFETQ6がオン状態となり、負極の高電
圧が印加された場合は、N型アルミ寄生MOSFETQ
4がオン状態となってデジタル電源端子VD−クリスタ
ル電源端子VX間の電位差をキャンセルする。逆に、ク
リスタル電源端子VXを基準にデジタル電源端子VDに
正極の高電圧が印加されると、N型アルミ寄生MOSF
ETQ4がオン状態となり、負極の高電圧が印加された
場合は、N型アルミ寄生MOSFETQ6がオン状態と
なってデジタル電源端子VD−クリスタル電源端子VX
間の電位差をキャンセルする。
電源端子VAに正極の高電圧が印加されると、N型アル
ミ寄生MOSFETQ1がオン状態となり、負極の高電
圧が印加された場合は、N型アルミ寄生MOSFETQ
2がオン状態となってアナログ電源端子VA−クリスタ
ル電源端子VX間の電位差をキャンセルする。逆に、ア
ナログ電源端子VAを基準にクリスタル電源端子VXに
正極の高電圧が印加されると、N型アルミ寄生MOSF
ETQ2がオン状態となり、負極の高電圧が印加された
場合は、N型アルミ寄生MOSFETQ1がオン状態と
なってアナログ電源端子VA−クリスタル電源端子VX
間の電位差をキャンセルする。
1ないしQ6のスレッショールド電圧を利用し、独立電
源間インターフェース素子の静電破壊の要因となる独立
電源間の電位差をキャンセルすることで、インターフェ
ース素子の静電破壊を回避する。同図においては、3つ
の独立電源であるアナログ電源系−デジタル電源系、ク
リスタル電源系−デジタル電源系、クリスタル電源系−
デジタル電源系でインターフェースを有するものを例と
したが、複数の独立電源であり、その独立電源間インタ
ーフェースを有するものであれば、電源端子、グランド
端子、入出力端子の構成は、特に制限されない。
素子の素子の微細化が進められており、内部回路に用い
られるMOSFETの耐圧電圧は小さくなる傾向にある
こと、及び1つの半導体基板上に複数の電子回路が混在
して設けられ傾向にあることから、従来では問題になら
なかった内部の電子回路間のインターフェイス部での素
子破壊が重要な問題になると予測される。このため、こ
の発明の適用によってこれらの問題を確実に解決するこ
とができるようになるものである。
されているが位相/電圧比較器123の入力部に含まれ
る入力バッファを構成するものであると理解されたい。
また、同様に出力バッファ122’は図12では省略さ
れているが、フィルタ122−1と122−2の出力部
に含まれると理解されたい。他の構成は、前記図12と
対応されている。
一実施例の概略構造断面図が示されている。(A)に
は、N型アルミ寄生MOSFETが示され、(B)には
P型アルミ寄生MOSFETが示されている。(A)の
N型アルミ寄生MOSFETは、P型基板(P−SUB
STRATE)にN+ のソース,ドレインを形成し、そ
の間のフィールド絶縁膜(450〜500nm)及び層
間絶縁膜(400〜500nm)をゲート絶縁膜として
アルミゲートを形成するものである。かかるアルミゲー
トはドレインとされる拡散層と接続されることにより、
ダイオード形態に接続させるものである。(B)のP型
アルミ寄生MOSFETは、P型基板(P−SUBST
RATE)にN型ウェルNWELを形成し、かかるウェ
ルNWELにP+ のソース,ドレインを形成するもので
あり、他の構成は(A)と同様である。
実施例の概略構造断面図が示されている。(A)には、
N型寄生MOSFETが示され、(B)にはP型寄生M
OSFETが示されている。(A)のN型寄生MOSF
ETは、しきい値電圧を大きくするために、N+ のソー
ス,ドレイン間のP型基板上に通常のMOSFETのゲ
ート絶縁膜(20nm)に比べて十分に厚くされたゲー
ト酸化膜を形成し、かかるゲート酸化膜上にポリ(PO
LY)シリコンゲートを形成し、アルミニュウム配線に
よりドレインとかかるゲート電極を接続してダイオード
形態にするものである。(B)のP型寄生MOSFET
は、上記P型基板(P−SUBSTRATE)にN型ウ
ェルNWELを形成し、かかるウェルNWELにP+ の
ソース,ドレインを形成するものであり、他の構成は
(A)と同様である。
の一実施例の概略構造断面図が示されている。(A)に
は、P型寄生MOSFETが示され、(B)にはN型寄
生MOSFETが示されている。(B)のN型寄生MO
SFETは、P型基板(P−SUBSTRATE)にN
+ のソース,ドレインを形成し、その間のフィールド絶
縁膜(450〜500nm)をゲート絶縁膜として利用
し、かかるゲート酸化膜上にポリ(POLY)シリコン
ゲートを形成し、アルミニュウム配線によりドレインと
かかるゲート電極を接続してダイオード形態にするもの
である。(A)のP型寄生MOSFETは、P型基板
(P−SUBSTRATE)にN型ウェルNWELを形
成し、かかるウェルNWELにP+ のソース,ドレイン
を形成するものであり、他の構成は(B)と同様であ
る。
タル回路やアナログ回路を構成するPチャンネル型MO
SFET及びNチャンネル型MOSFETは、特に説明
しない限り、一般的なLDD構造とし、ゲート酸化膜
(20nm)上−POLYシリコンゲ−ト(200n
m)−層間絶縁膜(400〜500nm)−アルミニュ
ウム配線等で形成され、そのスレッショールド電圧はお
よそ0.7Vである。前記実施例のP型アルミ寄生MO
SFET及びN型アルミ寄生MOSFET、P型POL
Yシリコン寄生MOSFET、N型POLYシリコン寄
生MOSFETは、フィールド酸化膜や厚い厚さのゲー
ト絶縁膜上にアルミニュウムやPOLYシリコンでゲー
トを形成するが、その本意はクランプMOSとなるP型
寄生MOSFET及びN型寄生MOSFETのスレッシ
ョールド電圧が通常の電源電圧より絶対値的に大きくす
るところにあり、このクランプMOSのスレッショール
ド電圧を利用して通常動作時は独立した電源を保持し、
静電気等による大きな差電位が生じた時のみクランプM
OSを動作させる事にある。よって図2ないし図4に示
す様に、フィールド酸化膜上やゲート酸化膜を厚くする
事によってスレッショールド電圧が上記のように大きく
されればよい。
ETは、図1のN型寄生MOSFETに代えて同様に使
用することができる。あるいは、N型寄生MOSFET
とP型寄生MOSFETとを組み合わせて用いるもので
あってもよい。
装置におけるインターフェイス部の一実施例の回路図が
示されている。同図の各素子は、公知の半導体集積回路
の製造技術により、単結晶シリコンのような1個の半導
体基板上において形成される。電源電圧VDD1とVD
D2は、前記のように異なる電源端子からそれぞれが供
給される。これに対応して、回路の接地電位GND1と
GND2も前記のようにそれぞれが独立した外部端子か
ら供給される。ただし、回路の接地電位GND1とGN
D2は、半導体基板や半導体領域等からなる寄生抵抗R
2により内部で相互に接続されている。
ャンネル型MOSFETQ11は、インターフェイス部
の出力回路を構成するCMOSインバータ回路である。
つまり、電源電圧VDD1により動作させられる電子回
路のうち、その信号を電源電圧VDD2により動作させ
られる電子回路に供給する出力信号を形成する回路であ
る。このような出力回路を構成するMOSFETQ20
とQ21は、後述するようなLDD構造とされる。
るインターフェイス部の入力回路は、前記のような静電
破壊防止のために、信号伝送経路に抵抗R1が設けられ
る。そして、入力回路を構成するPチャンネル型MOS
FETQ12とNチャンネル型MOSFETQ13の静
電破壊防止のために、かかるMOSFETQ12とQ1
3はシングルドレイン構造にされる。つまり、他の内部
回路が上記のようにLDD構造であるにもかかわらず
に、入力インターフェイス回路を構成するMOSFET
は、シングルドレイン構造とし、特に制限されないが、
チャンネル長も上記出力MOSFETQ10やQ11に
比べて長く形成されることによって高耐圧化される。
施例の概略素子構造断面図が示されている。出力回路を
構成するPチャンネル型MOSFETQ10は、N型ウ
ェル領域NWELに形成され、Nチャンネル型MOSF
ETQ11はP型基板(P−SUBSTRATE)に形
成される。そして、これらのMOSFETQ10とQ1
1はLDD構造とされる。入力回路を構成するPチャン
ネル型MOSFETQ12は、N型ウェル領域NWEL
に形成され、Nチャンネル型MOSFETQ13はP型
基板(P−SUBSTRATE)に形成される。そし
て、これらのMOSFETQ12とQ13は高耐圧化の
ためにシングルドレイン構造とされる。
をオープン状態とし、電源電圧VDD2を基準に、電源
電圧VDD1に高電圧が印加された場合、寄生容量によ
り抵抗R1が接続された信号線の電圧はVDD1の電圧
に伴い上昇する。このように出力MOSFETQ10と
Q11のゲートには高電圧が印加されないから、通常の
MOSFETと同様にLDD構造としている。これに対
して、入力MOSFETQ12とQ13は、抵抗R1と
寄生容量により高電圧を緩和させるととともにシングル
ドレイン構造のMOSFETとされることにより接合破
壊に対する耐圧を上げ、そのゲート長を大きくする事に
より、ゲート酸化膜破壊耐圧の向上を実現する。
一実施例の構成図が示されている。同図(A)には、回
路例が示され、同図(B)にはそれに対応した概略構造
断面図が示されている。これらは、公知の半導体集積回
路の製造技術により単結晶シリコンのような1個の半導
体基板上において形成される。
ャンネル型MOSFETQ12とNチャンネル型MOS
FETQ13の共通接続されたゲートと電源電圧VDD
2との間に電圧クランプ用のダイオード形態にされたP
チャンネル型MOSFETQ14が設けられ、上記ゲー
トと回路の接地電位GND2との間にダイオード形態に
された電圧クランプ用のNチャンネル型MOSFETQ
15が設けられる。そして、出力回路からの信号を伝え
る信号伝送路にはN+ 拡散層からなる抵抗R1が設けら
れる。上記入力MOSFETQ12、Q13及び電圧ク
ランプ用のMOSFETQ14とQ15は、シングルド
レイン構造のMOSFETにより構成される。
態とし、電源VDD2を基準に、電源VDD1に正極の
高電圧が印加された場合は、電源VDD1の電圧上昇に
伴い信号伝送路の電圧は上昇するが、P型MOSFET
Q14からなる保護ダイオードが順方向に電流を流し、
負の高電圧が印加された場合は、上記同様に信号伝送路
は電源VDD1に伴い下降するがP型MOSFETQ1
4からなる保護ダイオードの降伏(ブレイクダウン)に
より逆方向に電流を流すことで、信号伝送路の電圧をク
ランプする。また、GND1、VDD2をオープン状態
とし、接地電位GND2を基準に、電源VDD1に正極
の高電圧が印加された場合は、N型MOSFETQ15
からなる保護ダイオードが順方向に電流を流し、負の高
電圧が印加された場合は、N型MOSFETQ15の降
伏により逆方向に電流を流すことで、信号伝送路の電圧
をクランプする。保護抵抗R1により信号伝送路の急峻
な電圧の変動を抑えること、及びP型MOSFETQ1
4とN型MOSFETQ15の上記動作により入力MO
SFETQ12とQ13の静電気破壊耐圧の向上を実現
することができる。
一実施例の回路図が示されている。保護抵抗としてR1
1とR12及び、電圧クランプ用のMOSFETである
保護ダイオードとしてQ14,Q15及びQ16とQ1
7のように2段設ける事により、静電破壊耐圧のさらな
る向上を図るものである。必要に応じて同様な回路の3
段以上設けるようにしてもよい。
一実施例の回路図が示されている。この実施例では、入
力側である電源VDD2系には、電圧クランプ用のMO
SFETとしてNチャンネル型MOSFETQ14とQ
15を用いる。つまり、前記Pチャンネル型MOSFE
TQにより構成された保護ダイオードをNチャンネル型
MOSFETQにより構成する。これらのクランプ用M
OSFETQ14とQ15及び入力用MOSFETQ1
2とQ13は、シングルドレイン構造のMOSFETに
より構成される。
態とし、電源VDD2を基準に、電源VDD1に正極の
高電圧が印加された場合は、電源VDD1の電圧上昇に
伴い信号伝送路の電圧は上昇するが、N型MOSFET
Q14からなる保護ダイオードが順方向に電流を流し、
負の高電圧が印加された場合は、上記同様に信号伝送路
は電源VDD1に伴い下降するがN型MOSFETQ1
4からなる保護ダイオードの降伏により逆方向に電流を
流すことで、信号伝送路の電圧をクランプする。また、
GND1、VDD2をオープン状態とし、接地電位GN
D2を基準に、電源VDD1に正極の高電圧が印加され
た場合は、N型MOSFETQ15からなる保護ダイオ
ードが順方向に電流を流し、負の高電圧が印加された場
合は、N型MOSFETQ15の降伏により逆方向に電
流を流すことで、信号伝送路の電圧をクランプする。保
護抵抗R1により信号伝送路の急峻な電圧の変動を抑え
ること、及び上記N型MOSFETQ14とN型MOS
FETQ15の上記動作により入力MOSFETQ12
とQ13の静電気破壊耐圧の向上を実現することができ
る。
果は、図7の実施例と同様であるが、この実施例の特徴
は、電圧クランプ用のMOSFETとしてNチャンネル
型MOSFETのみを使用したところにあり、図7に示
したように電圧クランプ用MOSFETをCMOSで構
成していないため、寄生バイポーラトランジスタがサイ
リスタを構成する事がない。従って、電圧クランプ用の
MOSFETによりラッチアップを起こす事はなく、素
子間を離して配置する必要がない。よって、図7のよう
なCMOSで構成した場合と比較し、レイアウト面積の
縮小を実現することができる。
の一実施例の回路図が示されている。この実施例では、
入力側である電源VDD2系には、上記同様に電圧クラ
ンプ用のMOSFETとしてNチャンネル型MOSFE
TQ14とQ15を用いる。つまり、前記Pチャンネル
型MOSFETQにより構成された保護ダイオードをN
チャンネル型MOSFETQにより構成する。これらの
クランプ用MOSFETQ14とQ15及び入力用MO
SFETQ12とQ13は、シングルドレイン構造のM
OSFETにより構成される。そして、保護ダイオード
として前記のようなN型アルミ寄生MOSFETQ16
とQ17を併用し、保護ダイオードを構成する事で、静
電破壊耐圧のさらなる向上を図るようにするものであ
る。
に他の一実施例の回路図が示されている。この実施例で
は、通常動作時に電源電圧が、VDD1>VDD2を満
足する場合は、電圧クランプ用のMOSFETとしてG
ND2側のみ接続することにより、静電破壊耐圧の向上
及びレイアウト面積の縮小を図るようにするものであ
る。
記の通りである。すなわち、 (1) 複数の独立した電源供給端子から動作電圧がそ
れぞれ供給され、信号伝達を行うインターフェイスを持
つ複数からなる電子回路を持つ半導体集積回路装置にお
いて、上記複数からなる電源供給端子の相互間に通常の
電源供給状態ではオフ状態になるような高いしきい値電
圧を持つようにされた一方向性素子をそれぞれ相互に設
けることにより、半導体集積回路装置のハンドリング時
等に各電源端子に静電気により高電圧が印加されても、
上記一方向性素子により放電させられるのでインターフ
ェイス部の入力MOSFETの保護ができるという効果
が得られる。
り構成されるものであり、上記一方向性素子はゲート絶
縁膜がフィールド絶縁膜を利用して形成された寄生MO
SFETのゲートとドレインを接続したものを用いるこ
とにより、通常の動作状態に影響を与えないで静電気発
生時にのみ有効に機能させることができるという効果が
得られる。
動作電圧がそれぞれ供給され、信号伝達を行うインター
フェイスを持つ複数からなる電子回路を持つ半導体集積
回路装置において、上記電子回路間の信号伝達を行うイ
ンターフェイス部の入力MOSFETのゲートに静電破
壊防止用の抵抗とダイオードを接続することにより、半
導体集積回路装置のハンドリング時等において各電源端
子に静電気により高電圧が印加されても、上記抵抗とダ
イオードからなる静電破壊防止回路によりインターフェ
イス部の入力MOSFETのゲート破壊防止ができると
いう効果が得られる。
により、素子の素子の微細化が進められており、内部回
路に用いられるMOSFETの耐圧電圧は小さくなる傾
向にあること、及び1つの半導体基板上に複数の電子回
路が混在して設けられ傾向にあることから、これらの電
子回路間に設けられるインターフェイス部での静電破壊
を上記(1)ないし(3)により防止することができる
から、これら半導体集積回路装置の高機能化や大規模化
を推進することができるという効果が得られる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
のように電子回路間での雑音干渉をこけるために独立し
た電源電圧端子を設けるもの他、異なる電源電圧を供給
するために電子回路毎に独立した電源電圧端子を設ける
構成としてもよいことはいうまでもない。
寄生ダイオートを設けるとともに、インターフェイス部
においても保護回路を設ける構成としてもよい。インタ
ーフェイス部の出力MOSFETの電源線又は回路の接
地線と基板との間には、ドレイン拡散層等による寄生ダ
イオードが基板等の間に設けられているので、基板等が
フローティングのときには格別な保護回路を必要としな
い。しかし、基板との間に高電圧が印加されるなら高耐
圧素子を用いるようにすればよい。
ナログ混在LSIの他に、上記のように異なる電源電圧
が供給される電子回路が設けられるもの等のように、何
らかの理由により、複数の電源電圧端子が設けられ、か
かる電源電圧端子から動作電圧が供給される電子回路間
で信号電圧が行われるインターフェイス部を持つ各種半
導体集積回路装置に広く利用できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数の独立した電源供給端
子から動作電圧がそれぞれ供給され、信号伝達を行うイ
ンターフェイスを持つ複数からなる電子回路を持つ半導
体集積回路装置において、上記複数からなる電源供給端
子の相互間に通常の電源供給状態ではオフ状態になるよ
うな高いしきい値電圧を持つようにされた一方向性素子
をそれぞれ相互に設けることにより、半導体集積回路装
置のハンドリング時等に各電源端子に静電気により高電
圧が印加されても、上記一方向性素子により放電させら
れるのでインターフェイス部の入力MOSFETの保護
ができる。
れるものであり、上記一方向性素子はゲート絶縁膜がフ
ィールド絶縁膜を利用して形成された寄生MOSFET
のゲートとドレインを接続したものを用いることによ
り、通常の動作状態に影響を与えないで静電気発生時に
のみ有効に機能させることができる。
がそれぞれ供給され、信号伝達を行うインターフェイス
を持つ複数からなる電子回路を持つ半導体集積回路装置
において、上記電子回路間の信号伝達を行うインターフ
ェイス部の入力MOSFETのゲートに静電破壊防止用
の抵抗とダイオードを接続することにより、半導体集積
回路装置のハンドリング時等において各電源端子に静電
気により高電圧が印加されても、上記抵抗とダイオード
からなる静電破壊防止回路によりインターフェイス部の
入力MOSFETのゲート破壊防止ができる。
素子の素子の微細化が進められており、内部回路に用い
られるMOSFETの耐圧電圧は小さくなる傾向にある
こと、及び1つの半導体基板上に複数の電子回路が混在
して設けられ傾向にあることから、これらの電子回路間
に設けられるインターフェイス部での静電破壊を上記に
より防止することができるから、これら半導体集積回路
装置の高機能化や大規模化を推進することができる。
を示すブロック図である。
す概略構造断面図である。
略構造断面図である。
す概略構造断面図である。
ンターフェイス部の一実施例を示す回路図である。
略素子構造断面図である。
構成図である。
回路図である。
回路図である。
す回路図である。
を示す回路図である。
含む携帯用通信端末装置の一実施例を示すブロック図で
ある。
ための構成図である。
0〜Q15,Q20〜Q23…MOSFET、R1…保
護抵抗、VA…アナログ電源端子、VD…デジタル電源
端子、VX…クリスタル電源端子、101…音声符号
部、102…位相変復調部、103…高周波部、111
…プレフィルタ、112…A/D変換器、113…DS
P、114…D/A変換器、115…ポストフィルタ、
120…位相変調器、121−1、121−2…D/A
変換器、122−1、122−2…フィルタ、123…
位相/電圧変換器、124…A/D変換器、125…位
相復調器、130…直交変調器、131…送受信切り替
えスイッチ、132…アンテナ、133…高電力増幅
器、134…増幅器、135…検波器、140…クロッ
ク発生回路、170、171…レギュレータ、180…
マイクロコンピュータ、190…リセット信号発生回
路。
Claims (13)
- 【請求項1】 第1及び第2電源端子と、 第1動作電位点と第1基準電位点との間に電流経路を有
するトランジスタを含んで構成される第1回路と、 第2動作電位点と第2基準電位点との間に電流経路を有
するトランジスタを含んで構成される第2回路とを有
し、 上記第1動作電位点には上記第1電源端子を介して第1
動作電位が供給され、上記第2動作電位点には上記第2
電源端子を介して第2動作電位が供給されるべく構成さ
れ、 上記第1回路の出力と上記第2回路の入力との間に静電
保護手段を設けたことを特徴とする半導体集積回路装
置。 - 【請求項2】 請求項1において、 上記静電保護手段は、上記第2回路の入力と上記第2基
準電位点との間に設けられた第1保護ダイオードを有す
ることを特徴とする半導体集積回路装置。 - 【請求項3】 請求項2において、 上記静電保護手段は、上記第1回路の出力と上記第2回
路の入力との間に接続された拡散抵抗を有することを特
徴とする半導体集積回路装置。 - 【請求項4】 請求項2または請求項3において、 上記第1保護ダイオードは、ダイオード形態にされた第
1のMOSFETにより構成されることを特徴とする半
導体集積回路装置。 - 【請求項5】 請求項4において、上記第1のMOSF
ETは、ゲートを上記第2基準電位点に接続したNチャ
ンネル型MOSFETであることを特徴とする半導体集
積回路装置。 - 【請求項6】 請求項2または3において、 上記静電保護回路は、上記第2回路の入力と上記第2動
作電位点との間に設けられた第2保護ダイオードを有す
ることを特徴とする半導体集積回路装置。 - 【請求項7】 請求項6において、 上記第2保護ダイオードは、ダイオード形態にされた第
2のMOSFETにより構成されることを特徴とする半
導体集積回路装置。 - 【請求項8】 請求項7において、 上記第2のMOSFETは、ゲートを上記第2動作電位
点に接続させたPチャネル型MOSFETまたはゲート
を上記第2回路の入力に接続されたNチャネル型MOS
FETであることを特徴とする半導体集積回路装置。 - 【請求項9】 請求項1乃至請求項5のいずれかにおい
て、 上記第1電源端子はデジタル電源端子であり、上記第2
電源端子はアナログ電源端子であることを特徴とする半
導体集積回路装置。 - 【請求項10】 請求項1乃至請求項8のいずれかにお
いて、 上記第1電源端子と上記第2電源端子とは異なる電源電
圧が供給される電源端子であることを特徴とする半導体
集積回路装置。 - 【請求項11】 請求項1乃至10のいずれかにおい
て、 上記第1基準電位点と上記第2基準電位点とは寄生抵抗
により相互に接続されていることを特徴とする半導体集
積回路装置。 - 【請求項12】 複数の電子回路間に静電保護素子を設
けたことを特徴とする半導体集積回路装置。 - 【請求項13】 複数の独立した電原供給端子から動作
電圧がそれぞれ供給され、MOSFETにより構成され
た電子回路と、かかる電子回路の間で信号の伝達を行う
インターフェイス部とを備え、上記インターフェイス部
の入力側に位置するMOSFETのチャネル長を大きく
するとともにシングルドレイン構造として信号伝達経路
に抵抗素子を設けてなることを特徴とする半導体集積回
路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002164556A JP4183980B2 (ja) | 2002-06-05 | 2002-06-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002164556A JP4183980B2 (ja) | 2002-06-05 | 2002-06-05 | 半導体集積回路装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6191010A Division JPH0837238A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003045992A true JP2003045992A (ja) | 2003-02-14 |
JP4183980B2 JP4183980B2 (ja) | 2008-11-19 |
Family
ID=19195021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002164556A Expired - Lifetime JP4183980B2 (ja) | 2002-06-05 | 2002-06-05 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
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JP (1) | JP4183980B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008235886A (ja) * | 2007-03-08 | 2008-10-02 | Sarnoff Corp | 改善された静電放電保護のための方法および装置 |
-
2002
- 2002-06-05 JP JP2002164556A patent/JP4183980B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2008235886A (ja) * | 2007-03-08 | 2008-10-02 | Sarnoff Corp | 改善された静電放電保護のための方法および装置 |
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