JP4183980B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、複数の電源端子からそれぞれに電源供給が行われる複数の電子回路を備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の静電破壊は、半導体集積回路装置のハンドリング時、あるいはプリント基板に実装した後に起こる静電気の放電により発生する。静電破壊の種類には、ＭＯＳＦＥＴ（本願においては絶縁ゲート型電界効果トランジスタの意味で用いている。）のゲート酸化膜破壊、接合破壊、配線容断があり、これら３つの主原因の最も弱い部分が半導体集積回路装置の静電気破壊耐圧を決定する。従来の静電破壊対策としては、ゲート酸化膜破壊に対しては、高電圧が印加されても、半導体集積回路装置の内部で直接ゲート酸化膜に破壊耐圧以上の電圧が印加されない回路構成をとる方法、例えばパット（外部端子）から半導体集積回路装置の内部に接続される信号線に、抵抗を配置したり、信号線と電源間及び、ＧＮＤ間にダイオ−ドを配置する方法等がある。接合破壊に対しては、接合部の面積及び、コンタクト配置等のレイアウトパターンによる対策等があり、配線容断に対しては、配線幅拡張等の方法が用いられている。上記のような静電破壊防止技術に関しては、特公昭５０−３６１５４号公報がある。
【０００３】
【発明が解決しようとする課題】
本願発明者等においては、アナログ回路とデジタル回路とが混在した半導体集積回路装置を開発する際に、デジタル回路側からアナログ回路側に電源供給線や回路の接地電位を通してスイッチングノイズがのることを防止するために、それぞれに独立した外部端子から電源供給を行うようにする方式を採用した。このような半導体集積回路装置に対して、人体モデル（ＨＢＭ）法による静電破壊試験を行ったところ、内部回路に不良が発生する現象に遭遇した。上記内部回路の不良を詳細に調査したところ、デジタル回路とアナログ回路間又はアナログ回路とデジタル回路間のインターフェイス部において、予期しない入力側ＭＯＳＦＥＴのゲート絶縁破壊が発生することを見い出した。
【０００４】
この発明の目的は、高信頼性を図った半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記複数からなる電源供給端子の相互間に通常の電源供給状態ではオフ状態になるような高いしきい値電圧を持つようにされた一方向性素子をそれぞれ相互に設ける。
【０００６】
上記した手段によれば、半導体集積回路装置のハンドリング時等において各電源端子に静電気により高電圧が印加されても、上記一方向性素子により放電させられるのでインターフェイス部の入力ＭＯＳＦＥＴの保護ができる。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記電子回路間の信号伝達を行うインターフェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止用の抵抗とダイオードを接続する。
【０００８】
上記した手段によれば、半導体集積回路装置のハンドリング時等において各電源端子に静電気により高電圧が印加されても、上記抵抗とダイオードからなる静電破壊防止回路によりインターフェイス部の入力ＭＯＳＦＥＴのゲート破壊防止ができる。
【０００９】
【発明の実施の形態】
図１２には、この発明が適用される半導体集積回路装置を含む携帯用通信端末装置の一実施例のブロック図が示されている。この実施例の携帯用通信端末装置は、大きく分けると音声符号部、位相変復調部及び高周波部と、それを制御するマイクロコンピュータ等から構成される。この発明が適用される上記半導体集積回路装置は、かかる携帯用通信端末装置における位相変復調部を構成するものである。
【００１０】
この実施例の携帯通信端末装置は、音声符号化複号化部（音声符号部と記す）１０１、位相変復調部１０２、及び高周波部１０３により構成される。そして、これら各部１０１〜１０３の動作順序や回路活性、非活性などがマイクロコンピュータ１８０、リセット信号発生回路１９０、クロック発生回路１４０からの信号又はパルスにて制御される。音声符号部１０１、位相復調部１０２、高周波部１０３の各電源は、レギュレータ１７０、レギュレータ１７１により供給され、特に高周波部１０３は、バースト動作等を考慮して独立したレギュレータ１７１を用いるようにしている。
【００１１】
この発明が適用される半導体集積回路装置の例としての位相変復調部１０２は、デジタル回路とアナログ回路とが混在して１つの半導体集積回路装置に形成される。つまり、デジタル信号処理を行う位相変調器１２０及び位相復調器１２５から成るデジタル部と、アナログ信号処理を行うＤ／Ａ変換器１２１−１、１２１−２（Ｄ／Ａと記す）、フィルタ１２２−１、１２２−２、Ａ／Ｄ変換器１２４、位相／電圧変換器１２３及びオフセット調整回路１２６から成るアナログ部で構成される。
【００１２】
音声符号部１０１は、マイクロフォン１１０から入力された送信アナログ音声信号のうち高域雑音成分を抑制するプレフィルタ１１１、その出力をデジタル信号に変換するＡ／Ｄ変換器１１２、その出力をデジタル信号処理によって帯域圧縮し、また上記とは逆に、帯域圧縮された受信デジタル音声信号をもとの帯域に伸長するためのＤＳＰ（デジタル・シグナル・プロセッサ）１１３、ＤＳＰ１１３で帯域伸長された出力をアナログ音声信号に変換するＤ／Ａ変換器１１４、その出力に含まれる高周波成分を抑圧しかつその出力を増幅するためのポストフィルタ１１５、このポストフィルタ１１５の出力によって駆動されるスピーカ１１６などによって構成される。
【００１３】
位相変復調部１０２は、前記ＤＳＰ１１３から出力される信号に対して無線電送に適した変調、例えばガウシアン．ミニマム．シフト．キーイング（ＧＭＳＫ；Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調またはπ／４シフト．キュー・ピー・エス・ケイ（ＱＰＳＫ）変調などを行なう位相変調器１２０、位相変調器１２０の出力をアナログ信号に変換するＤ／Ａ変換器１２１−１，１２１−２、その出力に含まれる高周波成分を抑圧するポストフィルタ１２２−１，１２２−２、及び上記とは逆に受信変調信号に含まれる位相のずれを検出して電圧に変換する位相電圧変換器１２３、かかる位相電圧変換器１２３の出力をデジタル信号に変換するＡ／Ｄ変換器１２４、このＡ／Ｄ変換器１２４の出力から元の基本信号成分を復調する位相復調器１２５などによって構成される。オフセット調整回路１２６は、Ｄ／Ａ変換器１２１−１及び１２１−２とフィルタ１２２−１と１２２−２間に発生するオフセットを調整するために設けられる。
【００１４】
上記の位相変調器１２０、Ｄ／Ａ変換器１２１−１，１２１−２、及びポストフィルタ１２２−１，１２２−２は、システムの構成に応じて、互いに正相及び逆相の信号出力を行なうために、あるいは９０°の位相差、すなわち直交した信号出力を行なうために並列に複数組設けられる。
【００１５】
高周波部１０３は、ポストフィルタ１２２−１，１２２−２から出力される信号を、例えば８００ＭＨｚから２ＧＨｚ程度の無線周波数キャリア信号で変調するための直交変調器１３０、この直交変調器１３０の出力を所定の送信電力にまで増幅し、送受信切換スイッチ１３１を介してアンテナ１３２を防振するための高電力増幅器１３３、前記アンテナ１３２及びその増幅器１３４の出力から所望の信号を検波するための検波器１３５などから構成される。
【００１６】
上記の直交変調器１３０は、システムの構成に応じて、例えば４５５ＫＨｚや９０ＭＨｚ程度のやや低い周波数で変調した後、所定の８００ＭＨｚから２ＧＨｚ程度の無線周波数キャリア信号で変調する等の、複数段に分けた構成がなされることがある。
【００１７】
この様なデジタル部、アナログ部を１チップの半導体集積回路装置（ＬＳＩ）で構成するデジタル／アナログ混載ＬＳＩでは、デジタル部の動作等で発生する雑音がアナログ部の特性を劣化させるため、基板上ではレギュレータを分流した単一電源で、電源電圧が同じであっても、デジタル部、アナログ部のそれぞれ別電源端子（パット）を設け、ＬＳＩ内部で電源供給線を分離し、また図には示さないが接地電位も電源供給線と同様に扱い雑音対策を行う必要がある。
【００１８】
この様なデジタル／アナログ混載ＬＳＩの静電破壊対策については、上記従来方法では、単一電源となる基板実装時は有効と考えられる。しかし、ハンドリング時を想定した信頼性試験（静電破壊試験）おいて、前述したように分離した電源端子間及び、電源接地間の差電位により、独立した電源間の信号線に接続する素子の破壊、すなわち、内部ブロック間インターフェイス素子の破壊が発生する事を確認した。
【００１９】
この破壊経路について図１３（Ａ）と（Ｂ）を用いて詳細に説明する。図１３（Ａ）は、独立した電源端子間（ＶＤＤ１、ＶＤＤ２）のインターフェイス部を示したものであり、Ｐチャンネル型出力ＭＯＳＦＥＴＱ２０とＮチャンネル型出力ＭＯＳＦＥＴＱ２１と、Ｐチャンネル型入力ＭＯＳＦＥＴＱ２２とＮチャンネル型入力ＭＯＳＦＥＴＱ２３と、上記出力ＭＯＳＦＥＴＱ２０，Ｑ２１の共通接続されたドレインと、入力ＭＯＳＦＥＴＱ２２とＱ２３の共通化されたゲートとの間を接続する信号伝送経路としての配線から構成される。
【００２０】
図１３（Ｂ）には、上記インターフェイス部の概略素子構造断面図を示したものである。例えば、回路の接地電位ＧＮＤ１及びＧＮＤ２がオープン状態でＶＤＤ２を基準電位とし、ＶＤＤ１に静電気により過電圧が印加された場合、ＭＯＳＦＥＴＱ２０が形成されるウェルＮＷＥＬとドレインとの寄生容量Ｃ１、ウェルＮＷＥＬと基板（Ｐ−ＳＵＢＤＴＲＡＴＥ）との寄生容量Ｃ２によって信号伝達経路としての配線及び基板の電圧が上記ＶＤＤ１に伴って上昇するため、Ｐチャンネル型入力ＭＯＳＦＥＴＱ２２又はＮチャンネル型入力ＭＯＳＦＥＴＱ２３のゲート酸化膜にかかる過電圧が印加されることなり、静電破壊してしまう。また、ＶＤＤ２、ＧＮＤ１をオープン状態でＧＮＤ２を基準電位とし、ＶＤＤ１に過電圧が印加された場合も同様にＰチャンネル型入力ＭＯＳＦＥＴＱ２２又はＮチャンネル型入力ＭＯＳＦＥＴＱ２３のゲート酸化膜が破壊されてしまう。
【００２１】
図１には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。同図の半導体集積回路装置は、デジタル／アナログ混載ＬＳＩであり、前記図１２の位相変復調部１０２を構成する。
【００２２】
この実施例の携帯通信端末用モデムＬＳＩでは、デジタル部及び水晶発振回路からアナログ部への雑音干渉を避けるために、次のような３つの独立電源端子を持つようにされる。アナログ電源端子ＶＡは、増幅器１２３’、位相電圧変換回路１２３、Ａ／Ｄ変換器１２４、Ｄ／Ａ変換器１２１、ポストフィルタ１２２及び出力バッファ１２２’に電源を供給する。デジタル電源端子ＶＤは、分周器１４２、遅延検波回路１２５及び変調波形生成回路１２０に電源を供給する。クリスタル電源端子ＶＸは、水晶発振回路１４１に電源を供給する。
【００２３】
上記のような電源端子ＶＡ、ＶＤ及びＶＸに対応して、回路の接地電位を供給する接地端子もＧＡ、ＧＶ及びＧＸのようにそれぞれ独立した外部端子を介して回路の接地電位が供給される。
【００２４】
この実施例では、上記異なる電源端子ＶＡ、ＶＤ、ＶＸの相互間にダイオード接続されたＭＯＳＦＥＴＱ１〜Ｑ６が設けられる。これらのＭＯＳＦＥＴＱ１〜Ｑ６は、後述するように通常の動作状態ではオン状態にされないような高いしきい値電圧を持つようにされる。特に制限されないが、ゲート絶縁膜として厚い厚さのフィールド絶縁膜を用いるようにし、いわゆる寄生ＭＯＳＦＥＴを利用するものである。例えば、上記のようにゲート絶縁膜がフィールド絶縁膜により構成され、ゲートがアルミニュウム層から構成されるＭＯＳＦＥＴ（以下、Ｎ型アルミ寄生ＭＯＳＦＥＴという）が用いられる。
【００２５】
例えば、アナログ電源端子ＶＡを基準にデジタル電源端子ＶＤに正極の高電圧が印加された場合、かかる印加電圧がＮ型アルミ寄生ＭＯＳＦＥＴＱ５のスレッショールド電圧を越えると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ５はオン状態となり、アナログ電源端子ＶＡとデジタル電源端子ＶＤを導通させ、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ３がオン状態となり、アナログ電源端子ＶＡとデジタル電源端子ＶＤを導通させることでアナログ電源端子ＶＡ−デジタル電源端子ＶＤ間の電位差をキャンセルし、アナログ−デジタル電源間インターフェース素子の静電破壊を回避する。逆に、デジタル電源端子ＶＤを基準にアナログ電源端子ＶＡに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ３がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ５がオン状態となってアナログ電源端子ＶＡとデジタル電源端子ＶＤ間の電位差をキャンセルする。
【００２６】
デジタル電源端子ＶＤを基準にクリスタル電源端子ＶＸに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ６がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ４がオン状態となってデジタル電源端子ＶＤ−クリスタル電源端子ＶＸ間の電位差をキャンセルする。逆に、クリスタル電源端子ＶＸを基準にデジタル電源端子ＶＤに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ４がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ６がオン状態となってデジタル電源端子ＶＤ−クリスタル電源端子ＶＸ間の電位差をキャンセルする。
【００２７】
クリスタル電源端子ＶＸを基準にアナログ電源端子ＶＡに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ１がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ２がオン状態となってアナログ電源端子ＶＡ−クリスタル電源端子ＶＸ間の電位差をキャンセルする。逆に、アナログ電源端子ＶＡを基準にクリスタル電源端子ＶＸに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ２がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ１がオン状態となってアナログ電源端子ＶＡ−クリスタル電源端子ＶＸ間の電位差をキャンセルする。
【００２８】
この様に、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ１ないしＱ６のスレッショールド電圧を利用し、独立電源間インターフェース素子の静電破壊の要因となる独立電源間の電位差をキャンセルすることで、インターフェース素子の静電破壊を回避する。同図においては、３つの独立電源であるアナログ電源系−デジタル電源系、クリスタル電源系−デジタル電源系、クリスタル電源系−デジタル電源系でインターフェースを有するものを例としたが、複数の独立電源であり、その独立電源間インターフェースを有するものであれば、電源端子、グランド端子、入出力端子の構成は、特に制限されない。
【００２９】
半導体集積回路の製造技術の進展により、素子の素子の微細化が進められており、内部回路に用いられるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にあること、及び１つの半導体基板上に複数の電子回路が混在して設けられ傾向にあることから、従来では問題にならなかった内部の電子回路間のインターフェイス部での素子破壊が重要な問題になると予測される。このため、この発明の適用によってこれらの問題を確実に解決することができるようになるものである。
【００３０】
なお、増幅器１２３’は、図１２では省略されているが位相／電圧比較器１２３の入力部に含まれる入力バッファを構成するものであると理解されたい。また、同様に出力バッファ１２２’は図１２では省略されているが、フィルタ１２２−１と１２２−２の出力部に含まれると理解されたい。他の構成は、前記図１２と対応されている。
【００３１】
図２には、上記アルミ寄生ＭＯＳＦＥＴの一実施例の概略構造断面図が示されている。（Ａ）には、Ｎ型アルミ寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＰ型アルミ寄生ＭＯＳＦＥＴが示されている。（Ａ）のＮ型アルミ寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ+ のソース，ドレインを形成し、その間のフィールド絶縁膜（４５０〜５００ｎｍ）及び層間絶縁膜（４００〜５００ｎｍ）をゲート絶縁膜としてアルミゲートを形成するものである。かかるアルミゲートはドレインとされる拡散層と接続されることにより、ダイオード形態に接続させるものである。（Ｂ）のＰ型アルミ寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウェルＮＷＥＬを形成し、かかるウェルＮＷＥＬにＰ+ のソース，ドレインを形成するものであり、他の構成は（Ａ）と同様である。
【００３２】
図３には、上記寄生ＭＯＳＦＥＴの他の一実施例の概略構造断面図が示されている。（Ａ）には、Ｎ型寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＰ型寄生ＭＯＳＦＥＴが示されている。（Ａ）のＮ型寄生ＭＯＳＦＥＴは、しきい値電圧を大きくするために、Ｎ+ のソース，ドレイン間のＰ型基板上に通常のＭＯＳＦＥＴのゲート絶縁膜（２０ｎｍ）に比べて十分に厚くされたゲート酸化膜を形成し、かかるゲート酸化膜上にポリ（ＰＯＬＹ）シリコンゲートを形成し、アルミニュウム配線によりドレインとかかるゲート電極を接続してダイオード形態にするものである。（Ｂ）のＰ型寄生ＭＯＳＦＥＴは、上記Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウェルＮＷＥＬを形成し、かかるウェルＮＷＥＬにＰ+ のソース，ドレインを形成するものであり、他の構成は（Ａ）と同様である。
【００３３】
図４には、上記寄生ＭＯＳＦＥＴの更に他の一実施例の概略構造断面図が示されている。（Ａ）には、Ｐ型寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＮ型寄生ＭＯＳＦＥＴが示されている。（Ｂ）のＮ型寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ+ のソース，ドレインを形成し、その間のフィールド絶縁膜（４５０〜５００ｎｍ）をゲート絶縁膜として利用し、かかるゲート酸化膜上にポリ（ＰＯＬＹ）シリコンゲートを形成し、アルミニュウム配線によりドレインとかかるゲート電極を接続してダイオード形態にするものである。（Ａ）のＰ型寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウェルＮＷＥＬを形成し、かかるウェルＮＷＥＬにＰ+ のソース，ドレインを形成するものであり、他の構成は（Ｂ）と同様である。
【００３４】
上記の実施例では省略されているが、デジタル回路やアナログ回路を構成するＰチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴは、特に説明しない限り、一般的なＬＤＤ構造とし、ゲート酸化膜（２０ｎｍ）上−ＰＯＬＹシリコンゲ−ト（２００ｎｍ）−層間絶縁膜（４００〜５００ｎｍ）−アルミニュウム配線等で形成され、そのスレッショールド電圧はおよそ０．７Ｖである。前記実施例のＰ型アルミ寄生ＭＯＳＦＥＴ及びＮ型アルミ寄生ＭＯＳＦＥＴ、Ｐ型ＰＯＬＹシリコン寄生ＭＯＳＦＥＴ、Ｎ型ＰＯＬＹシリコン寄生ＭＯＳＦＥＴは、フィールド酸化膜や厚い厚さのゲート絶縁膜上にアルミニュウムやＰＯＬＹシリコンでゲートを形成するが、その本意はクランプＭＯＳとなるＰ型寄生ＭＯＳＦＥＴ及びＮ型寄生ＭＯＳＦＥＴのスレッショールド電圧が通常の電源電圧より絶対値的に大きくするところにあり、このクランプＭＯＳのスレッショールド電圧を利用して通常動作時は独立した電源を保持し、静電気等による大きな差電位が生じた時のみクランプＭＯＳを動作させる事にある。よって図２ないし図４に示す様に、フィールド酸化膜上やゲート酸化膜を厚くする事によってスレッショールド電圧が上記のように大きくされればよい。
【００３５】
上記図２ないし図４の，Ｐ型寄生ＭＯＳＦＥＴは、図１のＮ型寄生ＭＯＳＦＥＴに代えて同様に使用することができる。あるいは、Ｎ型寄生ＭＯＳＦＥＴとＰ型寄生ＭＯＳＦＥＴとを組み合わせて用いるものであってもよい。
【００３６】
図５には、この発明に係る半導体集積回路装置におけるインターフェイス部の一実施例の回路図が示されている。同図の各素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。電源電圧ＶＤＤ１とＶＤＤ２は、前記のように異なる電源端子からそれぞれが供給される。これに対応して、回路の接地電位ＧＮＤ１とＧＮＤ２も前記のようにそれぞれが独立した外部端子から供給される。ただし、回路の接地電位ＧＮＤ１とＧＮＤ２は、半導体基板や半導体領域等からなる寄生抵抗Ｒ２により内部で相互に接続されている。
【００３７】
Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＮチャンネル型ＭＯＳＦＥＴＱ１１は、インターフェイス部の出力回路を構成するＣＭＯＳインバータ回路である。つまり、電源電圧ＶＤＤ１により動作させられる電子回路のうち、その信号を電源電圧ＶＤＤ２により動作させられる電子回路に供給する出力信号を形成する回路である。このような出力回路を構成するＭＯＳＦＥＴＱ１０とＱ１１は、後述するようなＬＤＤ構造とされる。
【００３８】
上記のような出力回路に対応して設けられるインターフェイス部の入力回路は、前記のような静電破壊防止のために、信号伝送経路に抵抗Ｒ１が設けられる。そして、入力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３の静電破壊防止のために、かかるＭＯＳＦＥＴＱ１２とＱ１３はシングルドレイン構造にされる。つまり、他の内部回路が上記のようにＬＤＤ構造であるにもかかわらずに、入力インターフェイス回路を構成するＭＯＳＦＥＴは、シングルドレイン構造とし、特に制限されないが、チャンネル長も上記出力ＭＯＳＦＥＴＱ１０やＱ１１に比べて長く形成されることによって高耐圧化される。
【００３９】
図６には、上記インターフェイス部の一実施例の概略素子構造断面図が示されている。出力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１０は、Ｎ型ウェル領域ＮＷＥＬに形成され、Ｎチャンネル型ＭＯＳＦＥＴＱ１１はＰ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）に形成される。そして、これらのＭＯＳＦＥＴＱ１０とＱ１１はＬＤＤ構造とされる。入力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１２は、Ｎ型ウェル領域ＮＷＥＬに形成され、Ｎチャンネル型ＭＯＳＦＥＴＱ１３はＰ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）に形成される。そして、これらのＭＯＳＦＥＴＱ１２とＱ１３は高耐圧化のためにシングルドレイン構造とされる。
【００４０】
例えば、回路の接地線ＧＮＤ１、ＧＮＤ２をオープン状態とし、電源電圧ＶＤＤ２を基準に、電源電圧ＶＤＤ１に高電圧が印加された場合、寄生容量により抵抗Ｒ１が接続された信号線の電圧はＶＤＤ１の電圧に伴い上昇する。このように出力ＭＯＳＦＥＴＱ１０とＱ１１のゲートには高電圧が印加されないから、通常のＭＯＳＦＥＴと同様にＬＤＤ構造としている。これに対して、入力ＭＯＳＦＥＴＱ１２とＱ１３は、抵抗Ｒ１と寄生容量により高電圧を緩和させるととともにシングルドレイン構造のＭＯＳＦＥＴとされることにより接合破壊に対する耐圧を上げ、そのゲート長を大きくする事により、ゲート酸化膜破壊耐圧の向上を実現する。
【００４１】
図７には、上記インターフェイス部の他の一実施例の構成図が示されている。同図（Ａ）には、回路例が示され、同図（Ｂ）にはそれに対応した概略構造断面図が示されている。これらは、公知の半導体集積回路の製造技術により単結晶シリコンのような１個の半導体基板上において形成される。
【００４２】
この実施例では、入力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３の共通接続されたゲートと電源電圧ＶＤＤ２との間に電圧クランプ用のダイオード形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１４が設けられ、上記ゲートと回路の接地電位ＧＮＤ２との間にダイオード形態にされた電圧クランプ用のＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。そして、出力回路からの信号を伝える信号伝送路にはＮ+ 拡散層からなる抵抗Ｒ１が設けられる。上記入力ＭＯＳＦＥＴＱ１２、Ｑ１３及び電圧クランプ用のＭＯＳＦＥＴＱ１４とＱ１５は、シングルドレイン構造のＭＯＳＦＥＴにより構成される。
【００４３】
例えば、ＧＮＤ１、ＧＮＤ２をオープン状態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に伴い信号伝送路の電圧は上昇するが、Ｐ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、上記同様に信号伝送路は電源ＶＤＤ１に伴い下降するがＰ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードの降伏（ブレイクダウン）により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。また、ＧＮＤ１、ＶＤＤ２をオープン状態とし、接地電位ＧＮＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５の降伏により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。保護抵抗Ｒ１により信号伝送路の急峻な電圧の変動を抑えること、及びＰ型ＭＯＳＦＥＴＱ１４とＮ型ＭＯＳＦＥＴＱ１５の上記動作により入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現することができる。
【００４４】
図８には、上記インターフェイス部の他の一実施例の回路図が示されている。保護抵抗としてＲ１１とＲ１２及び、電圧クランプ用のＭＯＳＦＥＴである保護ダイオードとしてＱ１４，Ｑ１５及びＱ１６とＱ１７のように２段設ける事により、静電破壊耐圧のさらなる向上を図るものである。必要に応じて同様な回路の３段以上設けるようにしてもよい。
【００４５】
図９には、上記インターフェイス部の他の一実施例の回路図が示されている。この実施例では、入力側である電源ＶＤＤ２系には、電圧クランプ用のＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴＱ１４とＱ１５を用いる。つまり、前記Ｐチャンネル型ＭＯＳＦＥＴＱにより構成された保護ダイオードをＮチャンネル型ＭＯＳＦＥＴＱにより構成する。これらのクランプ用ＭＯＳＦＥＴＱ１４とＱ１５及び入力用ＭＯＳＦＥＴＱ１２とＱ１３は、シングルドレイン構造のＭＯＳＦＥＴにより構成される。
【００４６】
例えば、ＧＮＤ１、ＧＮＤ２をオープン状態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に伴い信号伝送路の電圧は上昇するが、Ｎ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、上記同様に信号伝送路は電源ＶＤＤ１に伴い下降するがＮ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードの降伏により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。また、ＧＮＤ１、ＶＤＤ２をオープン状態とし、接地電位ＧＮＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５の降伏により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。保護抵抗Ｒ１により信号伝送路の急峻な電圧の変動を抑えること、及び上記Ｎ型ＭＯＳＦＥＴＱ１４とＮ型ＭＯＳＦＥＴＱ１５の上記動作により入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現することができる。
【００４７】
以上の回路動作及び、静電破壊に対する効果は、図７の実施例と同様であるが、この実施例の特徴は、電圧クランプ用のＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴのみを使用したところにあり、図７に示したように電圧クランプ用ＭＯＳＦＥＴをＣＭＯＳで構成していないため、寄生バイポーラトランジスタがサイリスタを構成する事がない。従って、電圧クランプ用のＭＯＳＦＥＴによりラッチアップを起こす事はなく、素子間を離して配置する必要がない。よって、図７のようなＣＭＯＳで構成した場合と比較し、レイアウト面積の縮小を実現することができる。
【００４８】
図１０には、上記インターフェイス部の他の一実施例の回路図が示されている。この実施例では、入力側である電源ＶＤＤ２系には、上記同様に電圧クランプ用のＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴＱ１４とＱ１５を用いる。つまり、前記Ｐチャンネル型ＭＯＳＦＥＴＱにより構成された保護ダイオードをＮチャンネル型ＭＯＳＦＥＴＱにより構成する。これらのクランプ用ＭＯＳＦＥＴＱ１４とＱ１５及び入力用ＭＯＳＦＥＴＱ１２とＱ１３は、シングルドレイン構造のＭＯＳＦＥＴにより構成される。そして、保護ダイオードとして前記のようなＮ型アルミ寄生ＭＯＳＦＥＴＱ１６とＱ１７を併用し、保護ダイオードを構成する事で、静電破壊耐圧のさらなる向上を図るようにするものである。
【００４９】
図１１には、上記インターフェイス部の更に他の一実施例の回路図が示されている。この実施例では、通常動作時に電源電圧が、ＶＤＤ１＞ＶＤＤ２を満足する場合は、電圧クランプ用のＭＯＳＦＥＴとしてＧＮＤ２側のみ接続することにより、静電破壊耐圧の向上及びレイアウト面積の縮小を図るようにするものである。
【００５０】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記複数からなる電源供給端子の相互間に通常の電源供給状態ではオフ状態になるような高いしきい値電圧を持つようにされた一方向性素子をそれぞれ相互に設けることにより、半導体集積回路装置のハンドリング時等に各電源端子に静電気により高電圧が印加されても、上記一方向性素子により放電させられるのでインターフェイス部の入力ＭＯＳＦＥＴの保護ができるという効果が得られる。
【００５１】
（２） 上記電子回路はＭＯＳＦＥＴにより構成されるものであり、上記一方向性素子はゲート絶縁膜がフィールド絶縁膜を利用して形成された寄生ＭＯＳＦＥＴのゲートとドレインを接続したものを用いることにより、通常の動作状態に影響を与えないで静電気発生時にのみ有効に機能させることができるという効果が得られる。
【００５２】
（３） 複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記電子回路間の信号伝達を行うインターフェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止用の抵抗とダイオードを接続することにより、半導体集積回路装置のハンドリング時等において各電源端子に静電気により高電圧が印加されても、上記抵抗とダイオードからなる静電破壊防止回路によりインターフェイス部の入力ＭＯＳＦＥＴのゲート破壊防止ができるという効果が得られる。
【００５３】
（４） 半導体集積回路の製造技術の進展により、素子の素子の微細化が進められており、内部回路に用いられるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にあること、及び１つの半導体基板上に複数の電子回路が混在して設けられ傾向にあることから、これらの電子回路間に設けられるインターフェイス部での静電破壊を上記（１）ないし（３）により防止することができるから、これら半導体集積回路装置の高機能化や大規模化を推進することができるという効果が得られる。
【００５４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記のように電子回路間での雑音干渉をこけるために独立した電源電圧端子を設けるもの他、異なる電源電圧を供給するために電子回路毎に独立した電源電圧端子を設ける構成としてもよいことはいうまでもない。
【００５５】
また、独立した電源端子間に前記のような寄生ダイオートを設けるとともに、インターフェイス部においても保護回路を設ける構成としてもよい。インターフェイス部の出力ＭＯＳＦＥＴの電源線又は回路の接地線と基板との間には、ドレイン拡散層等による寄生ダイオードが基板等の間に設けられているので、基板等がフローティングのときには格別な保護回路を必要としない。しかし、基板との間に高電圧が印加されるなら高耐圧素子を用いるようにすればよい。
【００５６】
この発明は、前記のようなディジタル／アナログ混在ＬＳＩの他に、上記のように異なる電源電圧が供給される電子回路が設けられるもの等のように、何らかの理由により、複数の電源電圧端子が設けられ、かかる電源電圧端子から動作電圧が供給される電子回路間で信号電圧が行われるインターフェイス部を持つ各種半導体集積回路装置に広く利用できる。
【００５７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記複数からなる電源供給端子の相互間に通常の電源供給状態ではオフ状態になるような高いしきい値電圧を持つようにされた一方向性素子をそれぞれ相互に設けることにより、半導体集積回路装置のハンドリング時等に各電源端子に静電気により高電圧が印加されても、上記一方向性素子により放電させられるのでインターフェイス部の入力ＭＯＳＦＥＴの保護ができる。
【００５８】
上記電子回路はＭＯＳＦＥＴにより構成されるものであり、上記一方向性素子はゲート絶縁膜がフィールド絶縁膜を利用して形成された寄生ＭＯＳＦＥＴのゲートとドレインを接続したものを用いることにより、通常の動作状態に影響を与えないで静電気発生時にのみ有効に機能させることができる。
【００５９】
複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記電子回路間の信号伝達を行うインターフェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止用の抵抗とダイオードを接続することにより、半導体集積回路装置のハンドリング時等において各電源端子に静電気により高電圧が印加されても、上記抵抗とダイオードからなる静電破壊防止回路によりインターフェイス部の入力ＭＯＳＦＥＴのゲート破壊防止ができる。
【００６０】
半導体集積回路の製造技術の進展により、素子の素子の微細化が進められており、内部回路に用いられるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にあること、及び１つの半導体基板上に複数の電子回路が混在して設けられ傾向にあることから、これらの電子回路間に設けられるインターフェイス部での静電破壊を上記により防止することができるから、これら半導体集積回路装置の高機能化や大規模化を推進することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図２】図１のアルミ寄生ＭＯＳＦＥＴの一実施例を示す概略構造断面図である。
【図３】上記寄生ＭＯＳＦＥＴの他の一実施例を示す概略構造断面図である。
【図４】上記寄生ＭＯＳＦＥＴの更に他の一実施例を示す概略構造断面図である。
【図５】この発明に係る半導体集積回路装置におけるインターフェイス部の一実施例を示す回路図である。
【図６】図５のインターフェイス部の一実施例を示す概略素子構造断面図である。
【図７】上記インターフェイス部の他の一実施例を示す構成図である。
【図８】上記インターフェイス部の他の一実施例を示す回路図である。
【図９】上記インターフェイス部の他の一実施例を示す回路図である。
【図１０】上記インターフェイス部の他の一実施例を示す回路図である。
【図１１】上記インターフェイス部の更に他の一実施例を示す回路図である。
【図１２】この発明が適用される半導体集積回路装置を含む携帯用通信端末装置の一実施例を示すブロック図である。
【図１３】この発明が解決しようとする課題を説明するための構成図である。
【符号の説明】
Ｑ１〜Ｑ６，Ｑ１６，Ｑ１７…寄生ＭＯＳＦＥＴ、Ｑ１０〜Ｑ１５，Ｑ２０〜Ｑ２３…ＭＯＳＦＥＴ、Ｒ１…保護抵抗、ＶＡ…アナログ電源端子、ＶＤ…デジタル電源端子、ＶＸ…クリスタル電源端子、
１０１…音声符号部、１０２…位相変復調部、１０３…高周波部、１１１…プレフィルタ、１１２…Ａ／Ｄ変換器、１１３…ＤＳＰ、１１４…Ｄ／Ａ変換器、１１５…ポストフィルタ、１２０…位相変調器、１２１−１、１２１−２…Ｄ／Ａ変換器、１２２−１、１２２−２…フィルタ、１２３…位相／電圧変換器、１２４…Ａ／Ｄ変換器、１２５…位相復調器、１３０…直交変調器、１３１…送受信切り替えスイッチ、１３２…アンテナ、１３３…高電力増幅器、１３４…増幅器、１３５…検波器、１４０…クロック発生回路、１７０、１７１…レギュレータ、１８０…マイクロコンピュータ、１９０…リセット信号発生回路。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、複数の電源端子からそれぞれに電源供給が行われる複数の電子回路を備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の静電破壊は、半導体集積回路装置のハンドリング時、あるいはプリント基板に実装した後に起こる静電気の放電により発生する。静電破壊の種類には、ＭＯＳＦＥＴ（本願においては絶縁ゲート型電界効果トランジスタの意味で用いている。）のゲート酸化膜破壊、接合破壊、配線容断があり、これら３つの主原因の最も弱い部分が半導体集積回路装置の静電気破壊耐圧を決定する。従来の静電破壊対策としては、ゲート酸化膜破壊に対しては、高電圧が印加されても、半導体集積回路装置の内部で直接ゲート酸化膜に破壊耐圧以上の電圧が印加されない回路構成をとる方法、例えばパット（外部端子）から半導体集積回路装置の内部に接続される信号線に、抵抗を配置したり、信号線と電源間及び、ＧＮＤ間にダイオ−ドを配置する方法等がある。接合破壊に対しては、接合部の面積及び、コンタクト配置等のレイアウトパターンによる対策等があり、配線容断に対しては、配線幅拡張等の方法が用いられている。上記のような静電破壊防止技術に関しては、特公昭５０−３６１５４号公報がある。
【０００３】
【発明が解決しようとする課題】
本願発明者等においては、アナログ回路とデジタル回路とが混在した半導体集積回路装置を開発する際に、デジタル回路側からアナログ回路側に電源供給線や回路の接地電位を通してスイッチングノイズがのることを防止するために、それぞれに独立した外部端子から電源供給を行うようにする方式を採用した。このような半導体集積回路装置に対して、人体モデル（ＨＢＭ）法による静電破壊試験を行ったところ、内部回路に不良が発生する現象に遭遇した。上記内部回路の不良を詳細に調査したところ、デジタル回路とアナログ回路間又はアナログ回路とデジタル回路間のインターフェイス部において、予期しない入力側ＭＯＳＦＥＴのゲート絶縁破壊が発生することを見い出した。
【０００４】
この発明の目的は、高信頼性を図った半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記複数からなる電源供給端子の相互間に通常の電源供給状態ではオフ状態になるような高いしきい値電圧を持つようにされた一方向性素子をそれぞれ相互に設ける。
【０００６】
上記した手段によれば、半導体集積回路装置のハンドリング時等において各電源端子に静電気により高電圧が印加されても、上記一方向性素子により放電させられるのでインターフェイス部の入力ＭＯＳＦＥＴの保護ができる。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記電子回路間の信号伝達を行うインターフェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止用の抵抗とダイオードを接続する。
【０００８】
上記した手段によれば、半導体集積回路装置のハンドリング時等において各電源端子に静電気により高電圧が印加されても、上記抵抗とダイオードからなる静電破壊防止回路によりインターフェイス部の入力ＭＯＳＦＥＴのゲート破壊防止ができる。
【０００９】
【発明の実施の形態】
図１２には、この発明が適用される半導体集積回路装置を含む携帯用通信端末装置の一実施例のブロック図が示されている。この実施例の携帯用通信端末装置は、大きく分けると音声符号部、位相変復調部及び高周波部と、それを制御するマイクロコンピュータ等から構成される。この発明が適用される上記半導体集積回路装置は、かかる携帯用通信端末装置における位相変復調部を構成するものである。
【００１０】
この実施例の携帯通信端末装置は、音声符号化複号化部（音声符号部と記す）１０１、位相変復調部１０２、及び高周波部１０３により構成される。そして、これら各部１０１〜１０３の動作順序や回路活性、非活性などがマイクロコンピュータ１８０、リセット信号発生回路１９０、クロック発生回路１４０からの信号又はパルスにて制御される。音声符号部１０１、位相復調部１０２、高周波部１０３の各電源は、レギュレータ１７０、レギュレータ１７１により供給され、特に高周波部１０３は、バースト動作等を考慮して独立したレギュレータ１７１を用いるようにしている。
【００１１】
この発明が適用される半導体集積回路装置の例としての位相変復調部１０２は、デジタル回路とアナログ回路とが混在して１つの半導体集積回路装置に形成される。つまり、デジタル信号処理を行う位相変調器１２０及び位相復調器１２５から成るデジタル部と、アナログ信号処理を行うＤ／Ａ変換器１２１−１、１２１−２（Ｄ／Ａと記す）、フィルタ１２２−１、１２２−２、Ａ／Ｄ変換器１２４、位相／電圧変換器１２３及びオフセット調整回路１２６から成るアナログ部で構成される。
【００１２】
音声符号部１０１は、マイクロフォン１１０から入力された送信アナログ音声信号のうち高域雑音成分を抑制するプレフィルタ１１１、その出力をデジタル信号に変換するＡ／Ｄ変換器１１２、その出力をデジタル信号処理によって帯域圧縮し、また上記とは逆に、帯域圧縮された受信デジタル音声信号をもとの帯域に伸長するためのＤＳＰ（デジタル・シグナル・プロセッサ）１１３、ＤＳＰ１１３で帯域伸長された出力をアナログ音声信号に変換するＤ／Ａ変換器１１４、その出力に含まれる高周波成分を抑圧しかつその出力を増幅するためのポストフィルタ１１５、このポストフィルタ１１５の出力によって駆動されるスピーカ１１６などによって構成される。
【００１３】
位相変復調部１０２は、前記ＤＳＰ１１３から出力される信号に対して無線電送に適した変調、例えばガウシアン．ミニマム．シフト．キーイング（ＧＭＳＫ；Ｇａｕｓｓｉａｎ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調またはπ／４シフト．キュー・ピー・エス・ケイ（ＱＰＳＫ）変調などを行なう位相変調器１２０、位相変調器１２０の出力をアナログ信号に変換するＤ／Ａ変換器１２１−１，１２１−２、その出力に含まれる高周波成分を抑圧するポストフィルタ１２２−１，１２２−２、及び上記とは逆に受信変調信号に含まれる位相のずれを検出して電圧に変換する位相電圧変換器１２３、かかる位相電圧変換器１２３の出力をデジタル信号に変換するＡ／Ｄ変換器１２４、このＡ／Ｄ変換器１２４の出力から元の基本信号成分を復調する位相復調器１２５などによって構成される。オフセット調整回路１２６は、Ｄ／Ａ変換器１２１−１及び１２１−２とフィルタ１２２−１と１２２−２間に発生するオフセットを調整するために設けられる。
【００１４】
上記の位相変調器１２０、Ｄ／Ａ変換器１２１−１，１２１−２、及びポストフィルタ１２２−１，１２２−２は、システムの構成に応じて、互いに正相及び逆相の信号出力を行なうために、あるいは９０°の位相差、すなわち直交した信号出力を行なうために並列に複数組設けられる。
【００１５】
高周波部１０３は、ポストフィルタ１２２−１，１２２−２から出力される信号を、例えば８００ＭＨｚから２ＧＨｚ程度の無線周波数キャリア信号で変調するための直交変調器１３０、この直交変調器１３０の出力を所定の送信電力にまで増幅し、送受信切換スイッチ１３１を介してアンテナ１３２を防振するための高電力増幅器１３３、前記アンテナ１３２及びその増幅器１３４の出力から所望の信号を検波するための検波器１３５などから構成される。
【００１６】
上記の直交変調器１３０は、システムの構成に応じて、例えば４５５ＫＨｚや９０ＭＨｚ程度のやや低い周波数で変調した後、所定の８００ＭＨｚから２ＧＨｚ程度の無線周波数キャリア信号で変調する等の、複数段に分けた構成がなされることがある。
【００１７】
この様なデジタル部、アナログ部を１チップの半導体集積回路装置（ＬＳＩ）で構成するデジタル／アナログ混載ＬＳＩでは、デジタル部の動作等で発生する雑音がアナログ部の特性を劣化させるため、基板上ではレギュレータを分流した単一電源で、電源電圧が同じであっても、デジタル部、アナログ部のそれぞれ別電源端子（パット）を設け、ＬＳＩ内部で電源供給線を分離し、また図には示さないが接地電位も電源供給線と同様に扱い雑音対策を行う必要がある。
【００１８】
この様なデジタル／アナログ混載ＬＳＩの静電破壊対策については、上記従来方法では、単一電源となる基板実装時は有効と考えられる。しかし、ハンドリング時を想定した信頼性試験（静電破壊試験）おいて、前述したように分離した電源端子間及び、電源接地間の差電位により、独立した電源間の信号線に接続する素子の破壊、すなわち、内部ブロック間インターフェイス素子の破壊が発生する事を確認した。
【００１９】
この破壊経路について図１３（Ａ）と（Ｂ）を用いて詳細に説明する。図１３（Ａ）は、独立した電源端子間（ＶＤＤ１、ＶＤＤ２）のインターフェイス部を示したものであり、Ｐチャンネル型出力ＭＯＳＦＥＴＱ２０とＮチャンネル型出力ＭＯＳＦＥＴＱ２１と、Ｐチャンネル型入力ＭＯＳＦＥＴＱ２２とＮチャンネル型入力ＭＯＳＦＥＴＱ２３と、上記出力ＭＯＳＦＥＴＱ２０，Ｑ２１の共通接続されたドレインと、入力ＭＯＳＦＥＴＱ２２とＱ２３の共通化されたゲートとの間を接続する信号伝送経路としての配線から構成される。
【００２０】
図１３（Ｂ）には、上記インターフェイス部の概略素子構造断面図を示したものである。例えば、回路の接地電位ＧＮＤ１及びＧＮＤ２がオープン状態でＶＤＤ２を基準電位とし、ＶＤＤ１に静電気により過電圧が印加された場合、ＭＯＳＦＥＴＱ２０が形成されるウェルＮＷＥＬとドレインとの寄生容量Ｃ１、ウェルＮＷＥＬと基板（Ｐ−ＳＵＢＤＴＲＡＴＥ）との寄生容量Ｃ２によって信号伝達経路としての配線及び基板の電圧が上記ＶＤＤ１に伴って上昇するため、Ｐチャンネル型入力ＭＯＳＦＥＴＱ２２又はＮチャンネル型入力ＭＯＳＦＥＴＱ２３のゲート酸化膜にかかる過電圧が印加されることなり、静電破壊してしまう。また、ＶＤＤ２、ＧＮＤ１をオープン状態でＧＮＤ２を基準電位とし、ＶＤＤ１に過電圧が印加された場合も同様にＰチャンネル型入力ＭＯＳＦＥＴＱ２２又はＮチャンネル型入力ＭＯＳＦＥＴＱ２３のゲート酸化膜が破壊されてしまう。
【００２１】
図１には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。同図の半導体集積回路装置は、デジタル／アナログ混載ＬＳＩであり、前記図１２の位相変復調部１０２を構成する。
【００２２】
この実施例の携帯通信端末用モデムＬＳＩでは、デジタル部及び水晶発振回路からアナログ部への雑音干渉を避けるために、次のような３つの独立電源端子を持つようにされる。アナログ電源端子ＶＡは、増幅器１２３’、位相電圧変換回路１２３、Ａ／Ｄ変換器１２４、Ｄ／Ａ変換器１２１、ポストフィルタ１２２及び出力バッファ１２２’に電源を供給する。デジタル電源端子ＶＤは、分周器１４２、遅延検波回路１２５及び変調波形生成回路１２０に電源を供給する。クリスタル電源端子ＶＸは、水晶発振回路１４１に電源を供給する。
【００２３】
上記のような電源端子ＶＡ、ＶＤ及びＶＸに対応して、回路の接地電位を供給する接地端子もＧＡ、ＧＶ及びＧＸのようにそれぞれ独立した外部端子を介して回路の接地電位が供給される。
【００２４】
この実施例では、上記異なる電源端子ＶＡ、ＶＤ、ＶＸの相互間にダイオード接続されたＭＯＳＦＥＴＱ１〜Ｑ６が設けられる。これらのＭＯＳＦＥＴＱ１〜Ｑ６は、後述するように通常の動作状態ではオン状態にされないような高いしきい値電圧を持つようにされる。特に制限されないが、ゲート絶縁膜として厚い厚さのフィールド絶縁膜を用いるようにし、いわゆる寄生ＭＯＳＦＥＴを利用するものである。例えば、上記のようにゲート絶縁膜がフィールド絶縁膜により構成され、ゲートがアルミニュウム層から構成されるＭＯＳＦＥＴ（以下、Ｎ型アルミ寄生ＭＯＳＦＥＴという）が用いられる。
【００２５】
例えば、アナログ電源端子ＶＡを基準にデジタル電源端子ＶＤに正極の高電圧が印加された場合、かかる印加電圧がＮ型アルミ寄生ＭＯＳＦＥＴＱ５のスレッショールド電圧を越えると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ５はオン状態となり、アナログ電源端子ＶＡとデジタル電源端子ＶＤを導通させ、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ３がオン状態となり、アナログ電源端子ＶＡとデジタル電源端子ＶＤを導通させることでアナログ電源端子ＶＡ−デジタル電源端子ＶＤ間の電位差をキャンセルし、アナログ−デジタル電源間インターフェース素子の静電破壊を回避する。逆に、デジタル電源端子ＶＤを基準にアナログ電源端子ＶＡに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ３がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ５がオン状態となってアナログ電源端子ＶＡとデジタル電源端子ＶＤ間の電位差をキャンセルする。
【００２６】
デジタル電源端子ＶＤを基準にクリスタル電源端子ＶＸに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ６がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ４がオン状態となってデジタル電源端子ＶＤ−クリスタル電源端子ＶＸ間の電位差をキャンセルする。逆に、クリスタル電源端子ＶＸを基準にデジタル電源端子ＶＤに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ４がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ６がオン状態となってデジタル電源端子ＶＤ−クリスタル電源端子ＶＸ間の電位差をキャンセルする。
【００２７】
クリスタル電源端子ＶＸを基準にアナログ電源端子ＶＡに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ１がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ２がオン状態となってアナログ電源端子ＶＡ−クリスタル電源端子ＶＸ間の電位差をキャンセルする。逆に、アナログ電源端子ＶＡを基準にクリスタル電源端子ＶＸに正極の高電圧が印加されると、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ２がオン状態となり、負極の高電圧が印加された場合は、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ１がオン状態となってアナログ電源端子ＶＡ−クリスタル電源端子ＶＸ間の電位差をキャンセルする。
【００２８】
この様に、Ｎ型アルミ寄生ＭＯＳＦＥＴＱ１ないしＱ６のスレッショールド電圧を利用し、独立電源間インターフェース素子の静電破壊の要因となる独立電源間の電位差をキャンセルすることで、インターフェース素子の静電破壊を回避する。同図においては、３つの独立電源であるアナログ電源系−デジタル電源系、クリスタル電源系−デジタル電源系、クリスタル電源系−デジタル電源系でインターフェースを有するものを例としたが、複数の独立電源であり、その独立電源間インターフェースを有するものであれば、電源端子、グランド端子、入出力端子の構成は、特に制限されない。
【００２９】
半導体集積回路の製造技術の進展により、素子の素子の微細化が進められており、内部回路に用いられるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にあること、及び１つの半導体基板上に複数の電子回路が混在して設けられ傾向にあることから、従来では問題にならなかった内部の電子回路間のインターフェイス部での素子破壊が重要な問題になると予測される。このため、この発明の適用によってこれらの問題を確実に解決することができるようになるものである。
【００３０】
なお、増幅器１２３’は、図１２では省略されているが位相／電圧比較器１２３の入力部に含まれる入力バッファを構成するものであると理解されたい。また、同様に出力バッファ１２２’は図１２では省略されているが、フィルタ１２２−１と１２２−２の出力部に含まれると理解されたい。他の構成は、前記図１２と対応されている。
【００３１】
図２には、上記アルミ寄生ＭＯＳＦＥＴの一実施例の概略構造断面図が示されている。（Ａ）には、Ｎ型アルミ寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＰ型アルミ寄生ＭＯＳＦＥＴが示されている。（Ａ）のＮ型アルミ寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ+ のソース，ドレインを形成し、その間のフィールド絶縁膜（４５０〜５００ｎｍ）及び層間絶縁膜（４００〜５００ｎｍ）をゲート絶縁膜としてアルミゲートを形成するものである。かかるアルミゲートはドレインとされる拡散層と接続されることにより、ダイオード形態に接続させるものである。（Ｂ）のＰ型アルミ寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウェルＮＷＥＬを形成し、かかるウェルＮＷＥＬにＰ+ のソース，ドレインを形成するものであり、他の構成は（Ａ）と同様である。
【００３２】
図３には、上記寄生ＭＯＳＦＥＴの他の一実施例の概略構造断面図が示されている。（Ａ）には、Ｎ型寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＰ型寄生ＭＯＳＦＥＴが示されている。（Ａ）のＮ型寄生ＭＯＳＦＥＴは、しきい値電圧を大きくするために、Ｎ+ のソース，ドレイン間のＰ型基板上に通常のＭＯＳＦＥＴのゲート絶縁膜（２０ｎｍ）に比べて十分に厚くされたゲート酸化膜を形成し、かかるゲート酸化膜上にポリ（ＰＯＬＹ）シリコンゲートを形成し、アルミニュウム配線によりドレインとかかるゲート電極を接続してダイオード形態にするものである。（Ｂ）のＰ型寄生ＭＯＳＦＥＴは、上記Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウェルＮＷＥＬを形成し、かかるウェルＮＷＥＬにＰ+ のソース，ドレインを形成するものであり、他の構成は（Ａ）と同様である。
【００３３】
図４には、上記寄生ＭＯＳＦＥＴの更に他の一実施例の概略構造断面図が示されている。（Ａ）には、Ｐ型寄生ＭＯＳＦＥＴが示され、（Ｂ）にはＮ型寄生ＭＯＳＦＥＴが示されている。（Ｂ）のＮ型寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ+ のソース，ドレインを形成し、その間のフィールド絶縁膜（４５０〜５００ｎｍ）をゲート絶縁膜として利用し、かかるゲート酸化膜上にポリ（ＰＯＬＹ）シリコンゲートを形成し、アルミニュウム配線によりドレインとかかるゲート電極を接続してダイオード形態にするものである。（Ａ）のＰ型寄生ＭＯＳＦＥＴは、Ｐ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）にＮ型ウェルＮＷＥＬを形成し、かかるウェルＮＷＥＬにＰ+ のソース，ドレインを形成するものであり、他の構成は（Ｂ）と同様である。
【００３４】
上記の実施例では省略されているが、デジタル回路やアナログ回路を構成するＰチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴは、特に説明しない限り、一般的なＬＤＤ構造とし、ゲート酸化膜（２０ｎｍ）上−ＰＯＬＹシリコンゲ−ト（２００ｎｍ）−層間絶縁膜（４００〜５００ｎｍ）−アルミニュウム配線等で形成され、そのスレッショールド電圧はおよそ０．７Ｖである。前記実施例のＰ型アルミ寄生ＭＯＳＦＥＴ及びＮ型アルミ寄生ＭＯＳＦＥＴ、Ｐ型ＰＯＬＹシリコン寄生ＭＯＳＦＥＴ、Ｎ型ＰＯＬＹシリコン寄生ＭＯＳＦＥＴは、フィールド酸化膜や厚い厚さのゲート絶縁膜上にアルミニュウムやＰＯＬＹシリコンでゲートを形成するが、その本意はクランプＭＯＳとなるＰ型寄生ＭＯＳＦＥＴ及びＮ型寄生ＭＯＳＦＥＴのスレッショールド電圧が通常の電源電圧より絶対値的に大きくするところにあり、このクランプＭＯＳのスレッショールド電圧を利用して通常動作時は独立した電源を保持し、静電気等による大きな差電位が生じた時のみクランプＭＯＳを動作させる事にある。よって図２ないし図４に示す様に、フィールド酸化膜上やゲート酸化膜を厚くする事によってスレッショールド電圧が上記のように大きくされればよい。
【００３５】
上記図２ないし図４の，Ｐ型寄生ＭＯＳＦＥＴは、図１のＮ型寄生ＭＯＳＦＥＴに代えて同様に使用することができる。あるいは、Ｎ型寄生ＭＯＳＦＥＴとＰ型寄生ＭＯＳＦＥＴとを組み合わせて用いるものであってもよい。
【００３６】
図５には、この発明に係る半導体集積回路装置におけるインターフェイス部の一実施例の回路図が示されている。同図の各素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。電源電圧ＶＤＤ１とＶＤＤ２は、前記のように異なる電源端子からそれぞれが供給される。これに対応して、回路の接地電位ＧＮＤ１とＧＮＤ２も前記のようにそれぞれが独立した外部端子から供給される。ただし、回路の接地電位ＧＮＤ１とＧＮＤ２は、半導体基板や半導体領域等からなる寄生抵抗Ｒ２により内部で相互に接続されている。
【００３７】
Ｐチャンネル型ＭＯＳＦＥＴＱ１０とＮチャンネル型ＭＯＳＦＥＴＱ１１は、インターフェイス部の出力回路を構成するＣＭＯＳインバータ回路である。つまり、電源電圧ＶＤＤ１により動作させられる電子回路のうち、その信号を電源電圧ＶＤＤ２により動作させられる電子回路に供給する出力信号を形成する回路である。このような出力回路を構成するＭＯＳＦＥＴＱ１０とＱ１１は、後述するようなＬＤＤ構造とされる。
【００３８】
上記のような出力回路に対応して設けられるインターフェイス部の入力回路は、前記のような静電破壊防止のために、信号伝送経路に抵抗Ｒ１が設けられる。そして、入力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３の静電破壊防止のために、かかるＭＯＳＦＥＴＱ１２とＱ１３はシングルドレイン構造にされる。つまり、他の内部回路が上記のようにＬＤＤ構造であるにもかかわらずに、入力インターフェイス回路を構成するＭＯＳＦＥＴは、シングルドレイン構造とし、特に制限されないが、チャンネル長も上記出力ＭＯＳＦＥＴＱ１０やＱ１１に比べて長く形成されることによって高耐圧化される。
【００３９】
図６には、上記インターフェイス部の一実施例の概略素子構造断面図が示されている。出力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１０は、Ｎ型ウェル領域ＮＷＥＬに形成され、Ｎチャンネル型ＭＯＳＦＥＴＱ１１はＰ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）に形成される。そして、これらのＭＯＳＦＥＴＱ１０とＱ１１はＬＤＤ構造とされる。入力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１２は、Ｎ型ウェル領域ＮＷＥＬに形成され、Ｎチャンネル型ＭＯＳＦＥＴＱ１３はＰ型基板（Ｐ−ＳＵＢＳＴＲＡＴＥ）に形成される。そして、これらのＭＯＳＦＥＴＱ１２とＱ１３は高耐圧化のためにシングルドレイン構造とされる。
【００４０】
例えば、回路の接地線ＧＮＤ１、ＧＮＤ２をオープン状態とし、電源電圧ＶＤＤ２を基準に、電源電圧ＶＤＤ１に高電圧が印加された場合、寄生容量により抵抗Ｒ１が接続された信号線の電圧はＶＤＤ１の電圧に伴い上昇する。このように出力ＭＯＳＦＥＴＱ１０とＱ１１のゲートには高電圧が印加されないから、通常のＭＯＳＦＥＴと同様にＬＤＤ構造としている。これに対して、入力ＭＯＳＦＥＴＱ１２とＱ１３は、抵抗Ｒ１と寄生容量により高電圧を緩和させるととともにシングルドレイン構造のＭＯＳＦＥＴとされることにより接合破壊に対する耐圧を上げ、そのゲート長を大きくする事により、ゲート酸化膜破壊耐圧の向上を実現する。
【００４１】
図７には、上記インターフェイス部の他の一実施例の構成図が示されている。同図（Ａ）には、回路例が示され、同図（Ｂ）にはそれに対応した概略構造断面図が示されている。これらは、公知の半導体集積回路の製造技術により単結晶シリコンのような１個の半導体基板上において形成される。
【００４２】
この実施例では、入力回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３の共通接続されたゲートと電源電圧ＶＤＤ２との間に電圧クランプ用のダイオード形態にされたＰチャンネル型ＭＯＳＦＥＴＱ１４が設けられ、上記ゲートと回路の接地電位ＧＮＤ２との間にダイオード形態にされた電圧クランプ用のＮチャンネル型ＭＯＳＦＥＴＱ１５が設けられる。そして、出力回路からの信号を伝える信号伝送路にはＮ+ 拡散層からなる抵抗Ｒ１が設けられる。上記入力ＭＯＳＦＥＴＱ１２、Ｑ１３及び電圧クランプ用のＭＯＳＦＥＴＱ１４とＱ１５は、シングルドレイン構造のＭＯＳＦＥＴにより構成される。
【００４３】
例えば、ＧＮＤ１、ＧＮＤ２をオープン状態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に伴い信号伝送路の電圧は上昇するが、Ｐ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、上記同様に信号伝送路は電源ＶＤＤ１に伴い下降するがＰ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードの降伏（ブレイクダウン）により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。また、ＧＮＤ１、ＶＤＤ２をオープン状態とし、接地電位ＧＮＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５の降伏により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。保護抵抗Ｒ１により信号伝送路の急峻な電圧の変動を抑えること、及びＰ型ＭＯＳＦＥＴＱ１４とＮ型ＭＯＳＦＥＴＱ１５の上記動作により入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現することができる。
【００４４】
図８には、上記インターフェイス部の他の一実施例の回路図が示されている。保護抵抗としてＲ１１とＲ１２及び、電圧クランプ用のＭＯＳＦＥＴである保護ダイオードとしてＱ１４，Ｑ１５及びＱ１６とＱ１７のように２段設ける事により、静電破壊耐圧のさらなる向上を図るものである。必要に応じて同様な回路の３段以上設けるようにしてもよい。
【００４５】
図９には、上記インターフェイス部の他の一実施例の回路図が示されている。この実施例では、入力側である電源ＶＤＤ２系には、電圧クランプ用のＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴＱ１４とＱ１５を用いる。つまり、前記Ｐチャンネル型ＭＯＳＦＥＴＱにより構成された保護ダイオードをＮチャンネル型ＭＯＳＦＥＴＱにより構成する。これらのクランプ用ＭＯＳＦＥＴＱ１４とＱ１５及び入力用ＭＯＳＦＥＴＱ１２とＱ１３は、シングルドレイン構造のＭＯＳＦＥＴにより構成される。
【００４６】
例えば、ＧＮＤ１、ＧＮＤ２をオープン状態とし、電源ＶＤＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、電源ＶＤＤ１の電圧上昇に伴い信号伝送路の電圧は上昇するが、Ｎ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、上記同様に信号伝送路は電源ＶＤＤ１に伴い下降するがＮ型ＭＯＳＦＥＴＱ１４からなる保護ダイオードの降伏により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。また、ＧＮＤ１、ＶＤＤ２をオープン状態とし、接地電位ＧＮＤ２を基準に、電源ＶＤＤ１に正極の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５からなる保護ダイオードが順方向に電流を流し、負の高電圧が印加された場合は、Ｎ型ＭＯＳＦＥＴＱ１５の降伏により逆方向に電流を流すことで、信号伝送路の電圧をクランプする。保護抵抗Ｒ１により信号伝送路の急峻な電圧の変動を抑えること、及び上記Ｎ型ＭＯＳＦＥＴＱ１４とＮ型ＭＯＳＦＥＴＱ１５の上記動作により入力ＭＯＳＦＥＴＱ１２とＱ１３の静電気破壊耐圧の向上を実現することができる。
【００４７】
以上の回路動作及び、静電破壊に対する効果は、図７の実施例と同様であるが、この実施例の特徴は、電圧クランプ用のＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴのみを使用したところにあり、図７に示したように電圧クランプ用ＭＯＳＦＥＴをＣＭＯＳで構成していないため、寄生バイポーラトランジスタがサイリスタを構成する事がない。従って、電圧クランプ用のＭＯＳＦＥＴによりラッチアップを起こす事はなく、素子間を離して配置する必要がない。よって、図７のようなＣＭＯＳで構成した場合と比較し、レイアウト面積の縮小を実現することができる。
【００４８】
図１０には、上記インターフェイス部の他の一実施例の回路図が示されている。この実施例では、入力側である電源ＶＤＤ２系には、上記同様に電圧クランプ用のＭＯＳＦＥＴとしてＮチャンネル型ＭＯＳＦＥＴＱ１４とＱ１５を用いる。つまり、前記Ｐチャンネル型ＭＯＳＦＥＴＱにより構成された保護ダイオードをＮチャンネル型ＭＯＳＦＥＴＱにより構成する。これらのクランプ用ＭＯＳＦＥＴＱ１４とＱ１５及び入力用ＭＯＳＦＥＴＱ１２とＱ１３は、シングルドレイン構造のＭＯＳＦＥＴにより構成される。そして、保護ダイオードとして前記のようなＮ型アルミ寄生ＭＯＳＦＥＴＱ１６とＱ１７を併用し、保護ダイオードを構成する事で、静電破壊耐圧のさらなる向上を図るようにするものである。
【００４９】
図１１には、上記インターフェイス部の更に他の一実施例の回路図が示されている。この実施例では、通常動作時に電源電圧が、ＶＤＤ１＞ＶＤＤ２を満足する場合は、電圧クランプ用のＭＯＳＦＥＴとしてＧＮＤ２側のみ接続することにより、静電破壊耐圧の向上及びレイアウト面積の縮小を図るようにするものである。
【００５０】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記複数からなる電源供給端子の相互間に通常の電源供給状態ではオフ状態になるような高いしきい値電圧を持つようにされた一方向性素子をそれぞれ相互に設けることにより、半導体集積回路装置のハンドリング時等に各電源端子に静電気により高電圧が印加されても、上記一方向性素子により放電させられるのでインターフェイス部の入力ＭＯＳＦＥＴの保護ができるという効果が得られる。
【００５１】
（２） 上記電子回路はＭＯＳＦＥＴにより構成されるものであり、上記一方向性素子はゲート絶縁膜がフィールド絶縁膜を利用して形成された寄生ＭＯＳＦＥＴのゲートとドレインを接続したものを用いることにより、通常の動作状態に影響を与えないで静電気発生時にのみ有効に機能させることができるという効果が得られる。
【００５２】
（３） 複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記電子回路間の信号伝達を行うインターフェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止用の抵抗とダイオードを接続することにより、半導体集積回路装置のハンドリング時等において各電源端子に静電気により高電圧が印加されても、上記抵抗とダイオードからなる静電破壊防止回路によりインターフェイス部の入力ＭＯＳＦＥＴのゲート破壊防止ができるという効果が得られる。
【００５３】
（４） 半導体集積回路の製造技術の進展により、素子の素子の微細化が進められており、内部回路に用いられるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にあること、及び１つの半導体基板上に複数の電子回路が混在して設けられ傾向にあることから、これらの電子回路間に設けられるインターフェイス部での静電破壊を上記（１）ないし（３）により防止することができるから、これら半導体集積回路装置の高機能化や大規模化を推進することができるという効果が得られる。
【００５４】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記のように電子回路間での雑音干渉をこけるために独立した電源電圧端子を設けるもの他、異なる電源電圧を供給するために電子回路毎に独立した電源電圧端子を設ける構成としてもよいことはいうまでもない。
【００５５】
また、独立した電源端子間に前記のような寄生ダイオートを設けるとともに、インターフェイス部においても保護回路を設ける構成としてもよい。インターフェイス部の出力ＭＯＳＦＥＴの電源線又は回路の接地線と基板との間には、ドレイン拡散層等による寄生ダイオードが基板等の間に設けられているので、基板等がフローティングのときには格別な保護回路を必要としない。しかし、基板との間に高電圧が印加されるなら高耐圧素子を用いるようにすればよい。
【００５６】
この発明は、前記のようなディジタル／アナログ混在ＬＳＩの他に、上記のように異なる電源電圧が供給される電子回路が設けられるもの等のように、何らかの理由により、複数の電源電圧端子が設けられ、かかる電源電圧端子から動作電圧が供給される電子回路間で信号電圧が行われるインターフェイス部を持つ各種半導体集積回路装置に広く利用できる。
【００５７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記複数からなる電源供給端子の相互間に通常の電源供給状態ではオフ状態になるような高いしきい値電圧を持つようにされた一方向性素子をそれぞれ相互に設けることにより、半導体集積回路装置のハンドリング時等に各電源端子に静電気により高電圧が印加されても、上記一方向性素子により放電させられるのでインターフェイス部の入力ＭＯＳＦＥＴの保護ができる。
【００５８】
上記電子回路はＭＯＳＦＥＴにより構成されるものであり、上記一方向性素子はゲート絶縁膜がフィールド絶縁膜を利用して形成された寄生ＭＯＳＦＥＴのゲートとドレインを接続したものを用いることにより、通常の動作状態に影響を与えないで静電気発生時にのみ有効に機能させることができる。
【００５９】
複数の独立した電源供給端子から動作電圧がそれぞれ供給され、信号伝達を行うインターフェイスを持つ複数からなる電子回路を持つ半導体集積回路装置において、上記電子回路間の信号伝達を行うインターフェイス部の入力ＭＯＳＦＥＴのゲートに静電破壊防止用の抵抗とダイオードを接続することにより、半導体集積回路装置のハンドリング時等において各電源端子に静電気により高電圧が印加されても、上記抵抗とダイオードからなる静電破壊防止回路によりインターフェイス部の入力ＭＯＳＦＥＴのゲート破壊防止ができる。
【００６０】
半導体集積回路の製造技術の進展により、素子の素子の微細化が進められており、内部回路に用いられるＭＯＳＦＥＴの耐圧電圧は小さくなる傾向にあること、及び１つの半導体基板上に複数の電子回路が混在して設けられ傾向にあることから、これらの電子回路間に設けられるインターフェイス部での静電破壊を上記により防止することができるから、これら半導体集積回路装置の高機能化や大規模化を推進することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図２】図１のアルミ寄生ＭＯＳＦＥＴの一実施例を示す概略構造断面図である。
【図３】上記寄生ＭＯＳＦＥＴの他の一実施例を示す概略構造断面図である。
【図４】上記寄生ＭＯＳＦＥＴの更に他の一実施例を示す概略構造断面図である。
【図５】この発明に係る半導体集積回路装置におけるインターフェイス部の一実施例を示す回路図である。
【図６】図５のインターフェイス部の一実施例を示す概略素子構造断面図である。
【図７】上記インターフェイス部の他の一実施例を示す構成図である。
【図８】上記インターフェイス部の他の一実施例を示す回路図である。
【図９】上記インターフェイス部の他の一実施例を示す回路図である。
【図１０】上記インターフェイス部の他の一実施例を示す回路図である。
【図１１】上記インターフェイス部の更に他の一実施例を示す回路図である。
【図１２】この発明が適用される半導体集積回路装置を含む携帯用通信端末装置の一実施例を示すブロック図である。
【図１３】この発明が解決しようとする課題を説明するための構成図である。
【符号の説明】
Ｑ１〜Ｑ６，Ｑ１６，Ｑ１７…寄生ＭＯＳＦＥＴ、Ｑ１０〜Ｑ１５，Ｑ２０〜Ｑ２３…ＭＯＳＦＥＴ、Ｒ１…保護抵抗、ＶＡ…アナログ電源端子、ＶＤ…デジタル電源端子、ＶＸ…クリスタル電源端子、
１０１…音声符号部、１０２…位相変復調部、１０３…高周波部、１１１…プレフィルタ、１１２…Ａ／Ｄ変換器、１１３…ＤＳＰ、１１４…Ｄ／Ａ変換器、１１５…ポストフィルタ、１２０…位相変調器、１２１−１、１２１−２…Ｄ／Ａ変換器、１２２−１、１２２−２…フィルタ、１２３…位相／電圧変換器、１２４…Ａ／Ｄ変換器、１２５…位相復調器、１３０…直交変調器、１３１…送受信切り替えスイッチ、１３２…アンテナ、１３３…高電力増幅器、１３４…増幅器、１３５…検波器、１４０…クロック発生回路、１７０、１７１…レギュレータ、１８０…マイクロコンピュータ、１９０…リセット信号発生回路。
Claims (7)
- 第１及び第２電源端子と、第１動作電位点に接続されて第２導電型半導体基板内の第１導電型ウェル内に形成された第２導電型ＭＯＳＦＥＴと第１基準電位点に接続されて第２導電型半導体基板に形成された第１導電型ＭＯＳＦＥＴとを含んで構成された第１回路と、第２動作電位点に接続されて第２導電型半導体基板内の第１導電型ウェル内に形成された第２導電型ＭＯＳＦＥＴと第２基準電位点に接続されて上記半導体基板に形成された第１導電型ＭＯＳＦＥＴとを含んで構成された第２回路とを有し、
上記第１回路は、上記第２回路に伝えられる出力信号を形成する第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴから構成されたＣＭＯＳインバータ出力回路を含み、
上記第２回路は、上記出力回路で形成された出力信号が伝えられる第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴから構成されたＣＭＯＳインバータ入力回路を含み、
上記第１動作電位点には上記第１電源端子を介して第１動作電位が供給され、上記第２動作電位点には上記第２電源端子を介して第２動作電位が供給されるべく構成され、
上記第１基準電圧点には第１基準電位端子を介して第１基準電位が供給され、上記第２基準電位点には第２基準電位端子を介して上記第１基準電位と同じ第２基準電位が供給されるべく構成され、
上記出力回路の出力端子と上記入力回路の入力端子との間の信号伝達経路に抵抗手段が設けられ、
上記第１回路は、上記出力回路を含んでＬＤＤ構造のＭＯＳＦＥＴで構成され、
上記第２回路は、上記入力回路がシングルドレイン構造のＭＯＳＦＥＴで構成され、上記入力回路の後段に設けられる回路がＬＤＤ構造のＭＯＳＦＥＴで構成されることを特徴とする半導体集積回路装置。 - 請求項１において、
上記抵抗手段は、拡散抵抗であることを特徴とする半導体集積回路装置。 - 請求項１又は２において、
上記第２回路の入力回路の入力端子と上記第２電源端子との間に設けられ、上記入力端子から上記第２電源端子に向かう電流を流すダイオード接続されたシングルドレイン構造の第１ＭＯＳＦＥＴと、
上記第２回路の入力回路の入力端子と上記第２基準電位点との間に設けられ、上記第２基準電位点から上記入力端子に向かう電流を流すダイオード接続されたシングルドレイン構造の第２ＭＯＳＦＥＴとを更に有することを特徴とする半導体集積回路装置。 - 請求項３において、
上記第１動作電位点及び第２動作電位点は正の電位であり、
上記第１導電型はＮ型であり、上記第２導電型はＰ型であり、
上記第１ＭＯＳＦＥＴは、ゲートが上記第２電源端子に接続されたＰチャンネル型ＭＯＳＦＥＴであり、
上記第２ＭＯＳＦＥＴは、ゲートが上記第２基準電位点に接続されたＮチャンネル型ＭＯＳＦＥＴであることを特徴とする半導体集積回路装置。 - 請求項１乃至請求項４のいずれかにおいて、
上記第１電源端子はデジタル回路用電源端子であり、
上記第２電源端子はアナログ回路用電源端子であることを特徴とする半導体集積回路装置。 - 請求項１乃至請求項５のいずれかにおいて、
上記第１電源端子と上記第２電源端子とは互いに異なる電源電圧が供給される電源端子であることを特徴とする半導体集積回路装置。 - 請求項１乃至６のいずれかにおいて、
上記第１基準電位点と上記第２基準電位点とは上記半導体基板における寄生抵抗により相互に接続されていることを特徴とする半導体集積回路装置。
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