JP2003032095A - 双方向レベルシフタ - Google Patents

Abstract

(57)【要約】 【課題】 単一電源で使用でき、かつ外付け部品を削減
し、スイッチディスエーブル時にプルアップ抵抗に直流
電流が流れることを防止し、消費電力を削減する。 【解決手段】 端子Ａから入力された低電源電圧ＶccＡ
の信号がメインスイッチＭＳＷ１を介して端子Ｂから高
電源電圧ＶccＢの信号にレベルシフトされて出力され
る。端子Ｂはプルアップ抵抗ＲＢ１を介して電源電圧Ｖ
DD（＝ＶccＡ）端子に接続されており、メインスイッチ
ＭＳＷ１を構成するＮチャネルトランジスタの閾値分電
圧降下することが防止される。また、メインスイッチＭ
ＳＷ１がオフするときスイッチ回路ＳＷＢ１もオフし、
端子Ｂが接地電圧であるときも電源電圧ＶDD端子から抵
抗ＲＢ１を介して端子Ｂに直流電流が流れることが防止
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、双方向レベルシフ
タに関する。

【０００２】

【従来の技術】近年、例えば３．３Ｖと５Ｖというよう
に、異なる電源電圧を供給されて動作するＩＣ（Integr
ated Circuit）同士を接続して用いることが多く行われ
ている。このような場合、これらのＩＣの間に双方向レ
ベルシフタを設けて、信号のハイレベルを変換する必要
がある。

【０００３】従来は、このようなレベルシフタを、図６
に示されたように構成していた。異なるＩＣの入出力端
子にそれぞれ接続された端子Ａ、Ｂがあり、端子Ａには
回路ＣＴ１が接続され、端子Ｂには回路ＣＴ２が接続さ
れており、その間にロジックレベルコンバータＬＬＣが
設けられている。

【０００４】回路ＣＴ１はインバータＩＮ３１〜ＩＮ３
５、ＡＮＤ回路ＡＮ３１〜ＡＮ３２を有し、電源電圧Ｖ
ccＡを供給されて動作し、回路ＣＴ２はインバータＩＮ
４１〜ＩＮ４２を有し、電源電圧ＶccＢを供給されて動
作する。

【０００５】方向制御信号DIRとスイッチ制御信号／Ｇ
とが回路ＣＴ１及びＣＴ２に入力される。スイッチ制御
信号／Ｇにより、端子Ａと端子Ｂとの間が導通可能な状
態（スイッチイネーブル）又はハイインピーダンスで非
導通な状態（スイッチディスエーブル）に制御される。
方向制御信号DIRにより、スイッチイネーブル時におい
て、端子Ａと端子Ｂとの間の信号の入出力方向が決定さ
れる。

【０００６】

【発明が解決しようとする課題】しかし、上述した従来
の双方向レベルシフタには、次のような問題があった。

【０００７】先ず、レベルシフト用に２種類の電源電圧
ＶccＡ、ＶccＢが必要であり、コストを増大させてい
た。

【０００８】また、回路ＣＴ１、ＣＴ２、及びロジック
レベルコンバータＬＬＣがそれぞれ多段構成のロジック
回路で構成されており、端子Ａと端子Ｂとの間を信号が
伝搬する速度が遅く、信号遅延を招いていた。

【０００９】さらに、ロジックレベルコンバータＬＬＣ
において、ダイオードを用いてレベルシフトを行うこと
が可能であるが、双方向でのレベルシフトを行うために
はスイッチ素子による電圧降下を防ぐためプルアップ抵
抗を外付けする必要があり、装置面積の増加を招いてい
た。同時に、スイッチディスエーブル時に抵抗に流れる
直流電流により消費電力が大きかった。

【００１０】本発明は上記事情に鑑み、単一電源で使用
でき、かつ外付け部品を削減し、スイッチディスエーブ
ル時にプルアップ抵抗に直流電流が流れることを防止
し、消費電力を削減することが可能な双方向レベルシフ
タを提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の双方向レベルシ
フタは、電源電圧を供給され、所定電圧低い第１の電源
電圧を出力するレベルシフト部と、前記第１の電源電圧
を供給され、ハイレベルのとき前記電源電圧を有する第
１の制御信号と、ハイレベルのとき前記第１の電源電圧
を有する第２の制御信号とを出力する制御信号生成部
と、第１、第２の端子の間に両端が接続され、制御端子
に前記第２の制御信号が入力されて導通を制御されるス
イッチ素子と、電源端子と前記第２の端子との間に直列
に接続されたプルアップ抵抗及びスイッチ回路とを備
え、前記スイッチ回路は、前記第１の制御信号を与えら
れて導通を制御され、前記スイッチ素子がオンしている
ときオンして前記電源端子と前記第２の端子とを前記プ
ルアップ抵抗を介して接続し、前記スイッチ素子がオフ
しているときオフして前記電源端子と前記第２の端子と
の間を非導通状態にすることを特徴とする。

【００１２】ここで、前記スイッチ回路は、前記第２の
端子に接続された第３の端子と、前記プルアップ抵抗の
一端に接続された第４の端子との間にソース、ドレイン
を接続されたＮチャネルトランジスタと、前記第３の端
子と前記第４の端子との間にソース、ドレインを接続さ
れたＰチャネルトランジスタとを含み、前記Ｎチャネル
トランジスタはゲートに前記第１の制御信号が入力され
て導通を制御され、前記Ｐチャネルトランジスタはゲー
トにゲート制御信号が入力されて導通を制御される第１
のスイッチ素子と、前記第３の端子の電位と前記第４の
端子の電位とを比較し、高い方の電位を第１の電位とし
て出力する第１の比較器と、前記第１の電位と電源電圧
とを比較し、前記第１の電位の方が高い場合にこの第１
の電位をＮウエルに供給する第２の比較器と、前記第１
の制御信号を与えられ、前記第１の制御信号がスイッチ
ディスエーブルである時、前記第１の比較器から出力さ
れた前記第１の電位を出力し、前記第１の制御信号がス
イッチイネーブルである時、オン信号を出力する第１の
回路と、前記電源端子と接地端子との間に直列に接続さ
れた第２のスイッチ素子及び第２の回路であって、前記
第２のスイッチ素子は、制御端子に前記第１の回路から
出力された前記第１の電位が与えられたとき、前記第１
の電位が前記電源電圧より低い場合オンして前記電源電
圧を出力し、前記第１の電位が前記電源電圧以上である
場合オフし、前記制御端子に前記オン信号が与えられた
場合オンして前記電源電圧を出力し、前記第２の回路
は、前記第１の制御信号を与えられ、前記第１の制御信
号がスイッチディスエーブルであり、かつ前記第２のス
イッチ素子が前記電源電圧を出力したときオフ信号を出
力し、前記第１の制御信号がスイッチイネーブルである
時、前記オン信号を出力する、前記第２のスイッチ及び
前記第２の回路と、前記Ｎウエルと前記Ｐチャネルトラ
ンジスタのゲートとの間に両端を接続され、制御端子に
前記第１の制御信号が与えられて導通を制御され、前記
第１の制御信号がスイッチディスエーブルである時オン
して前記Ｎウエルの電位を前記Ｐチャネルトランジスタ
のゲートに与え、前記第１の制御信号がスイッチイネー
ブルである時オフする第３のスイッチ素子と、前記電源
端子と前記Ｎウエルとの間に両端を接続され、制御端子
に前記オン信号が与えられるとオンして前記Ｎウエルに
電源電圧を与える第４のスイッチ素子とを備え、前記第
１のスイッチ素子のＰチャネルトランジスタが前記Ｎウ
エルに形成されており、前記第１の制御信号がスイッチ
イネーブルである時前記Ｎチャネルトランジスタがオン
し、前記Ｐチャネルトランジスタのゲートに前記オン信
号が与えられてオンし、前記第４のスイッチがオンして
前記電源電圧が前記Ｎウエルに与えられ、前記第１の制
御信号がスイッチディスエーブルであり、かつ前記第
３、第４の端子の電位が共に前記電源電圧より低い場
合、前記第３、第４の端子の電位のうち高い方が前記第
１の比較回路、第１の回路を介して前記第２のスイッチ
素子のゲートに与えられオンし、前記電源電圧がこの第
２のスイッチ素子を介して前記第２の回路に与えられ、
前記第２の回路がオフ信号を生成して前記第１、第４の
スイッチ素子の前記制御端子に与えてオフさせ、前記第
３、第４の端子の電位の少なくとも一方が前記電源電圧
以上である場合、前記第３、第４の端子の電位のうち高
い方が前記第１の電位として前記第１、第２の比較回路
を介して前記Ｎウエルに与えられ、前記第３のスイッチ
素子がオンして前記Ｎウエルの前記第１の電位が前記Ｐ
チャネルトランジスタのゲートに与えられるように構成
してよい。

【００１３】あるいは前記スイッチ回路は、前記第２の
端子に接続された第３の端子と、前記プルアップ抵抗の
一端に接続された第４の端子との間にソース、ドレイン
が接続され、ゲートに前記第１の制御信号が入力される
第１のＮチャネルトランジスタと、前記第３の端子と前
記第４の端子との間にソース、ドレインが接続された第
１のＰチャネルトランジスタとを有するＣＭＯＳ構成の
スイッチ素子と、Ｎウエルに一方の端子が接続され、前
記ゲートが前記電源端子に接続された第２のＰチャネル
トランジスタと、前記第２のＰチャネルトランジスタの
他方の端子に一方の端子が接続され、ゲートが前記第４
の端子に接続され、他方の端子が前記第３の端子に接続
された第３のＰチャネルトランジスタと、前記Ｎウエル
に一方の端子が接続され、前記ゲートが前記電源端子に
接続された第４のＰチャネルトランジスタと、前記第４
のＰチャネルトランジスタの他方の端子に一方の端子が
接続され、ゲートが前記第３の端子に接続され、他方の
端子が前記第４の端子に接続された第５のＰチャネルト
ランジスタと、前記第２のＰチャネルトランジスタの他
方の端子に一方の端子が接続され、ゲートに前記第１の
制御信号が入力される第６のＰチャネルトランジスタ
と、前記第４のＰチャネルトランジスタの他方の端子に
一方の端子が接続され、ゲートに前記第１の制御信号が
入力され、他方の端子が前記第６のＰチャネルトランジ
スタの他方の端子に接続された第７のＰチャネルトラン
ジスタと、前記第６のＰチャネルトランジスタの他方の
端子に一方の端子が接続され、ゲートに前記第１の制御
信号が入力され、他方の端子が接地された第２のＮチャ
ネルトランジスタと、前記第７のＰチャネルトランジス
タの他方の端子に一方の端子が接続され、ゲートに前記
第１の制御信号が入力され、他方の端子が接地された第
３のＮチャネルトランジスタと、前記電源端子に一方の
端子が接続され、前記第６のＰチャネルトランジスタの
他方の端子にゲートが接続された第８のＰチャネルトラ
ンジスタと、前記第８のＰチャネルトランジスタの他方
の端子に一方の端子が接続され、ゲートに前記第１の制
御信号が入力される第９のＰチャネルトランジスタと、
前記第９の他方の端子に一方の端子が接続され、ゲート
に前記第１の制御信号が入力され、他方の端子が接地さ
れた第４のＮチャネルトランジスタと、前記Ｎウエルに
一方の端子が接続され、ゲートに前記第１の制御信号が
入力され、前記第１のＰチャネルトランジスタのゲート
に他方の端子が接続された第１０のＰチャネルトランジ
スタと、前記電源端子に一方の端子が接続され、前記第
１のＰチャネルトランジスタのゲートにゲートが接続さ
れ、前記Ｎウエルに他方の端子が接続された第１１のＰ
チャネルトランジスタとを備え、前記第１〜第１１のＰ
チャネルトランジスタのバックゲートが前記Ｎウエルに
接続されているように構成することができる。

【００１４】あるいはまた、前記スイッチ回路は、前記
第２の端子に接続された第３の端子と、前記プルアップ
抵抗の一端に接続された第４の端子との間にソース、ド
レインが接続され、ゲートに前記第１の制御信号が入力
される第１のＮチャネルトランジスタと、前記第３の端
子と前記第４の端子との間にソース、ドレインが接続さ
れた第１のＰチャネルトランジスタとを有するＣＭＯＳ
構成のスイッチ素子と、前記第３の端子に一方の端子が
接続され、前記第４の端子にゲートが接続され、他方の
端子がＮウエルに接続された第２のＰチャネルトランジ
スタと、前記第４の端子に一方の端子が接続され、前記
第３の端子にゲートが接続され、他方の端子が前記Ｎウ
エルに接続された第３のＰチャネルトランジスタと、前
記Ｎウエルに一方の端子が接続され、ゲートに前記第１
の制御信号が入力され、前記第１のＰチャネルトランジ
スタのゲートに他方の端子が接続された前記第４のＰチ
ャネルトランジスタと、前記第１のＰチャネルトランジ
スタのゲートに一方の端子が接続され、ゲートに前記第
１の制御信号が入力され、他方の端子が接地された第２
のＮチャネルトランジスタとを備えることもできる。

【００１５】また本発明の双方向レベルシフタは、電源
電圧を供給され、所定電圧低い第１の電源電圧を出力す
るレベルシフト部と、ハイレベルのとき電源電圧を有す
る第１のスイッチング制御信号と、ハイレベルのとき前
記第１の電源電圧を有する第２のスイッチング制御信号
とを出力する制御信号生成部と、第１、第２の端子の間
に両端が接続され、制御端子に前記第２のスイッチング
制御信号が入力されて導通を制御されるスイッチ素子
と、レベルシフト方向を制御する方向制御信号と、前記
第１のスイッチング制御信号とを入力され、前記方向制
御信号が前記第１の端子に入力された低電圧をハイレベ
ルとする信号を前記第２の端子から高電圧をハイレベル
とする信号にレベルシフトして出力するように制御し、
又は前記第２の端子に入力された高電圧をハイレベルと
する信号を前記第１の端子から低電圧をハイレベルとす
る信号にレベルシフトして出力するように制御し、かつ
前記第１のスイッチング制御信号がスイッチイネーブル
である場合、第２のスイッチ回路をオンさせる第２のオ
ン信号を生成し、前記方向制御信号が前記第１の端子に
入力された高電圧をハイレベルとする信号を前記第２の
端子から低電圧をハイレベルとする信号にレベルシフト
して出力するように制御し、又は前記第２の端子に入力
された低電圧をハイレベルとする信号を前記第１の端子
から高電圧をハイレベルとする信号にレベルシフトして
出力するように制御し、かつ前記第１の制御信号がスイ
ッチイネーブルである場合、第１のスイッチ回路をオン
させる第１のオン信号を生成し、前記第１の制御信号が
スイッチディスエーブルである場合、第１のオフ信号及
び第２のオフ信号を生成して出力する制御信号生成部
と、電源端子と前記第１の端子との間に直列に接続され
た第１のプルアップ抵抗及び第１のスイッチ回路と、前
記電源端子と前記第２の端子との間に直列に接続された
第２のプルアップ抵抗及び第２のスイッチ回路とを備
え、前記第１のスイッチ回路は、前記第１のオン信号を
与えられるとオンして前記電源端子と前記第１の端子と
を前記第１のプルアップ抵抗を介して接続し、前記第１
のオフ信号を与えられるとオフして前記電源端子と前記
第１の端子との間を非導通状態にし、前記第２のスイッ
チ回路は、前記第２のオン信号を与えられるとオンして
前記電源端子と前記第２の端子とを前記第２のプルアッ
プ抵抗を介して接続し、前記第２のオフ信号を与えられ
るとオフして前記電源端子と前記第２の端子との間を非
導通状態にすることを特徴とする。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１７】（１）第１の実施の形態 本発明の第１の実施の形態による双方向レベルシフタ
は、図１に示される構成を備えている。本実施の形態で
は、ハイレベルのときの電源電圧の高低関係が固定され
ている。即ち、端子Ａから入力された低電源電圧ＶccＡ
（例えば３．３Ｖ）の信号が、高電源電圧ＶccＢ（例え
ば５．０Ｖ）の信号にレベルシフトされて端子Ｂから出
力される。あるいは、端子Ｂから入力された高電源電圧
ＶccＢ（例えば５．０Ｖ）の信号が、低電源電圧ＶccＡ
（例えば３．３Ｖ）の信号にレベルシフトされて端子Ａ
から出力される。

【００１８】Ｎチャネル型ＭＯＳトランジスタから成る
メインスイッチ素子ＭＳＷ１の一方の端子、他方の端子
がそれぞれ端子Ａ、端子Ｂに接続されている。ゲートに
インバータＩＮ１１を介して制御端子１／Ｇが接続され
ている。

【００１９】さらに、電源電圧ＶDD端子と端子Ｂとの間
に、抵抗ＲＢ１とスイッチ回路ＳＷＢ１とが直列に接続
されている。ここで、電源電圧ＶDDは高電源電圧ＶccＢ
と同じ電圧であるとする。本実施の形態は、この単一電
源ＶDDを供給されて動作する。

【００２０】このスイッチ回路ＳＷＢ１は、制御端子Ｃ
から入力されインバータＩＮ１２により反転された制御
信号Ｇによりオン／オフを制御される。尚、スイッチ回
路ＳＷＢ１は、端子ａが抵抗ＲＢ１を介して電源電圧Ｖ
DD端子に接続され、端子ｂが端子Ｂに接続され、制御端
子Ｇに制御信号Ｇが入力される。

【００２１】後述するように、制御信号Ｇがハイレベル
（スイッチイネーブル時）でメインスイッチＭＳＷ１が
オンしている間、スイッチ回路ＳＷＢ１がオンする。ス
イッチ回路ＳＷＢ１がオンすることにより、端子ａがプ
ルアップ抵抗としての抵抗ＲＢ１を介して電源電圧ＶDD
端子に接続された状態になる。

【００２２】また、電源電圧ＶDD端子と接地電圧Ｖss端
子との間に、レベルシフト回路としてダイオードＤ１と
抵抗Ｒ１とが直列に接続され、ダイオードＤ１と抵抗Ｒ
１との接続ノードからダイオードＤ１の動作閾値電圧Ｖ
dth分降下した電圧ＶDD−Ｖdthが出力される。この電圧
が、インバータＩＮ１１の電源側端子に入力される。こ
のレベルシフト回路により、インバータＩＮ１１にはダ
イオードＤ１の動作閾値Ｖｄth（通常、約０．７Ｖ）が
差し引かれた電源電圧ＶDD−Ｖｄthが供給されることに
なる。

【００２３】このような構成において、メインスイッチ
ＭＳＷ１のゲートにはＶDD−Ｖｄth（例えば、５−０．
７＝４．３Ｖ）の電圧が印加される。ここで、メインス
イッチＭＳＷ１を構成するＮチャネルトランジスタの閾
値電圧Ｖth（例えば１Ｖ）を考慮した場合、低電源電圧
ＶccＢ（例えば、３．３Ｖ）をハイレベルとする信号が
端子Ａに入力されると、この低電源電圧ＶccＢ（例えば
３．３Ｖ）よりＮチャネルトランジスタの閾値電圧Ｖth
（例えば１Ｖ）分高い電圧（例えば４．３Ｖ）がＮチャ
ネルトランジスタのゲートに入力されるのでオンする。

【００２４】そして、端子Ｂにはオンしているスイッチ
回路ＳＷＢ、プルアップ抵抗ＲＢ１を介して電源電圧Ｖ
DD（例えば５Ｖ）が接続されているので、端子Ｂからは
電源電圧ＶDDと同レベルをハイレベルとする信号が出力
される。

【００２５】これにより、端子Ａから入力された低電源
電圧ＶccＢをハイレベルとする信号が、メインスイッチ
素子ＭＳＷ１の閾値電圧Ｖth分だけ降下することなく、
端子Ｂより高電源電圧ＶccＡをハイレベルとする信号と
なって出力されることになる。

【００２６】このように、メインスイッチＭＳＷ１がオ
ンしている間、端子Ｂがスイッチ回路ＳＷＢ１、プルア
ップ抵抗ＲＢ１を介して電源電圧ＶDDまで引き上げられ
るので、出力端子Ｂから本来出力すべき電圧を降下させ
ることなく出力することができる。

【００２７】逆に、端子Ｂから高電源電圧ＶccＢをハイ
レベルとする信号が入力されると、メインスイッチ素子
ＭＳＷ１の閾値電圧Ｖth分及びダイオードＤ１の動作閾
値Ｖdthだけ降下た低高電源電圧ＶccＡをハイレベルと
する信号となって、端子Ａから出力される。

【００２８】さらに、スイッチ回路ＳＷＢ１は、制御信
号Ｇがローレベル（スイッチディスエーブル時）で、メ
インスイッチＭＳＷ１がオフしている間オフする。これ
により、端子Ｂがローレベルであっても電源電圧ＶDD端
子から抵抗ＲＢ１、スイッチ回路ＳＷＢ１、端子Ｂを介
して直流電流が流れることが防止される。

【００２９】次に、スイッチ回路ＳＷＢ１の具体的な回
路構成について幾つかの例を挙げて説明する。

【００３０】ここで、以下の回路例ではスイッチ素子と
してＣＭＯＳ構成によるものを用いている。この説明を
行う前に、Ｐチャネルトランジスタを含むスイッチ素子
を用いる場合における問題点について説明する。

【００３１】図７に示されたように、Ｐチャネルトラン
ジスタは、通常Ｐ型半導体基板ＰＳＢの表面部分に形成
されたＮウエルＮＷ１内にＰ型不純物拡散層ＤＬ１、Ｄ
Ｌ２が形成され、拡散層ＤＬ１とＤＬ２との間に図示さ
れていないゲート絶縁膜を介してゲート電極Ｇが設けら
れている。

【００３２】しかし、拡散層ＤＬ１とＮウエルＮＷ１と
の間、拡散層ＤＬ２とＮウエルＮＷ１との間にはダイオ
ードＤ１、Ｄ２が寄生している。よって、ゲートＧに電
源電圧ＶDDと同レベルのゲート電圧ＶＧが印加されて本
来オフしている場合であっても、ＮウエルＮＷ１に供給
されている電源電圧ＶDDより高い電圧が一方の拡散層Ｄ
Ｌ２に入力されると、この拡散層ＤＬ２から寄生ダイオ
ードＤ２、ＮウエルＮＷ１を介して電源電圧ＶDD端子に
向かって電流が流れてしまい、消費電流が増加するとい
う問題がある。

【００３３】このような問題を解消するためには、Ｐチ
ャネルトランジスタをオフさせる場合に、ＮウエルＮＷ
１とゲートＧとにそれぞれ供給する電圧を以下のように
設定する必要がある。

【００３４】（Ａ）拡散層ＤＬ１、ＤＬ２に印加された
電圧がいずれも電源電圧ＶDDより低い場合 Ｎウエル及びゲートＧに、通常通りに電源電圧ＶDDを供
給する。

【００３５】（Ｂ）拡散層ＤＬ１、ＤＬ２に印加された
電圧の少なくともいずれか一方が電源電圧ＶDDより高い
場合 拡散層ＤＬ１、ＤＬ２に印加された電圧のうち、高い方
の電圧をＮウエル及びゲートＧに供給する。

【００３６】このようにすることで、拡散層ＤＬ１、Ｄ
Ｌ２に印加された電圧にかかわらずＰチャネルトランジ
スタを完全にオフさせ、拡散層ＤＬ１、ＤＬ２から寄生
ダイオードＤ１、Ｄ２、ＮウエルＮＷ１を介して電源電
圧ＶDD端子へ無駄な電流が流れることを防止し、消費電
流を削減することができる。以下に説明するスイッチ回
路ＳＷＢ１の回路例は、このような手法に基づいて構成
されたものである。

【００３７】ｉ）スイッチ回路の一例 図２に、スイッチ回路ＳＷＢ１の一例を示す。

【００３８】端子ａと端子ｂとの間に、Ｐチャネルトラ
ンジスタとＮチャネルトランジスタとから成るＣＭＯＳ
構成のスイッチ素子ＳＷ１が接続されており、このうち
Ｎチャネルトランジスタは制御信号Ｇ（ハイレベルのと
きスイッチイネーブル、ローレベルのときスイッチディ
スエーブル）によってオン／オフする。Ｐチャネルトラ
ンジスタは、ゲート信号PGATEをゲートに印加されて、
Ｎチャネルトランジスタと同様にスイッチイネーブル時
にオンし、スイッチディスエーブル時にオフする。

【００３９】端子ａ、ｂは比較器ＣＭＰ１に接続されて
おり、それぞれの電位が比較されて高い方の電位がノー
ドＮ１に出力される。

【００４０】比較器ＣＭＰ２は、ノードＮ１の電位と電
源電圧ＶDDとを比較し、ノードＮ１の電位が電源電圧Ｖ
DD以上である場合にノードＮ１とＮウエルNWELLとを接
続して同電位とする。逆に、ノードＮ１の電位が電源電
圧ＶDDより低い場合は、ノードＮ１とＮウエルNWELLと
を電気的に分離する。

【００４１】ノードＮ１の電位は回路ＣＴ１に与えられ
る。回路ＣＴ１は、制御信号Ｇがハイレベル（スイッチ
イネーブル時）のときノードＮ２を接地電圧Ｖssと同レ
ベルにし、制御信号Ｇがローレベル（スイッチディスエ
ーブル時）のときノードＮ１とノードＮ２と接続し、ノ
ードＮ２をノードＮ１と同レベルにする。

【００４２】電源電圧ＶDD端子と接地端子との間にスイ
ッチ素子ＳＷ２、回路ＣＴ２とが直列に接続されてい
る。スイッチ素子ＳＷ２はノードＮ２の電位によりオン
／オフし、回路ＣＴ２は制御信号Ｇに従ってノードPGAT
E（スイッチ素子ＳＷ１のＰチャネルトランジスタのゲ
ートに供給されるゲート信号）の電位をスイッチ素子Ｓ
Ｗ２を介して与えられた電源電圧ＶDDあるいは接地電圧
Ｖssにする。

【００４３】スイッチ素子ＳＷ３は、制御信号Ｇに従っ
てＮウエルNWELLとノードPGATEとの接続を制御する。

【００４４】スイッチ素子ＳＷ４は、ノードPGATEの電
位に従って電源電圧ＶDD端子とＮウエルNWELLとの接続
を制御する。

【００４５】このような構成を備えた本実施の形態は、
場合毎に次のように動作する。

【００４６】（ａ１）スイッチイネーブル時 スイッチイネーブル時には、制御信号Ｇがハイレベルで
スイッチ素子ＳＷ１のＮチャネルトランジスタがオンす
る。比較器ＣＭＰ１が端子ａ、ｂの電位を比較し、高い
方の電位をノードＮ１に出力する。比較器ＣＭＰ２は、
ノードＮ１の電位と電源電圧ＶDDとを比較し、ノードＮ
１の電位の方が高い場合にＮウエルNWELLとノードＮ１
とを接続し、それ以外の場合は両者を電気的に分離す
る。

【００４７】回路ＣＴ１は、ノードＮ１の電位を供給さ
れるが、この電位にかかわらずハイレベルの制御信号Ｇ
を入力されてノードＮ２を接地電圧Ｖssにする。この接
地電圧Ｖssを制御端子に入力されて、スイッチ素子ＳＷ
２がオンする。回路ＣＴ２は、制御信号Ｇを与えられ、
ノードPGATEと接地端子とを接続し、ローレベルのゲー
ト信号PGATEを出力する。このゲート信号PGATEをゲート
に与えられてスイッチ素子ＳＷ１のＰチャネルトランジ
スタがオンする。また、スイッチ素子ＳＷ４がローレベ
ルのゲート信号PGATEを与えられてオンし、電源電圧ＶD
DをＮウエルNWELLに供給する。しかし、スイッチ素子Ｓ
Ｗ３はハイレベルの制御信号Ｇを与えられてオフし、電
源電圧ＶDDレベルのＮウエルNWELLと、ローレベルのノ
ードPGATEとの間を遮断する。

【００４８】これにより、スイッチ素子ＳＷ１のＰチャ
ネルトランジスタ及びＮチャネルトランジスタが共にオ
ンし、通常通りに端子ａ、ｂ間が導通した状態になる。

【００４９】（ｂ１）スイッチディスエーブル時であっ
て、ノードＮ１、ノードＮ２の電位が共に電源電圧ＶDD
より低い場合 スイッチディスエーブル時には、制御信号Ｇがローレベ
ルでスイッチ素子ＳＷ１のＮチャネルトランジスタがオ
フする。比較器ＣＭＰ１が端子ａ、ｂの電位を比較し、
高い方の電位をノードＮ１に出力する。比較器ＣＭＰ２
は、ノードＮ１の電位と電源電圧ＶDDとを比較し、電源
電圧ＶDDの方が高いのでＮウエルNWELLとノードＮ１と
の間を電気的に分離する。

【００５０】回路ＣＴ１は、ローレベルの制御信号Ｇを
入力され、ノードＮ１の電位を供給されてノードＮ２に
この電位を出力する。スイッチ素子ＳＷ２はノードＮ２
の電位を制御端子に入力されるが、この電位は電源電圧
ＶDDより低くオンする。これにより、スイッチ素子ＳＷ
２は電源電圧ＶDDを回路ＣＴ２に出力する。回路ＣＴ２
は制御信号Ｇを与えられ、与えられた電源電圧ＶDDをノ
ードPGATEに出力する。

【００５１】これにより、電源電圧ＶDDと同レベルのゲ
ート信号PGATEを与えられたスイッチ素子ＳＷ１のＰチ
ャネルトランジスタがオフする。また、スイッチ素子Ｓ
Ｗ４がハイレベルのゲート信号PGATEを与えられてオフ
し、ＮウエルNWELLと電源電圧ＶDD端子との間を遮断す
る。さらに、スイッチ素子ＳＷ３がローレベルの制御信
号Ｇを与えられてオンし、電源電圧ＶDDと同レベルのノ
ードPGATEとＮウエルNWELLとを接続する。

【００５２】これにより、スイッチ素子ＳＷ１のＰチャ
ネルトランジスタには電源電圧ＶDDと同レベルのゲート
信号PGATEが入力されて、Ｎチャネルトランジスタと共
にオフし、さらにＮウエルNWELLには電源電圧ＶDDが供
給される。スイッチ素子ＳＷ１のＰチャネルトランジス
タの二つの拡散層に接続された端子ａ、ｂの電位は共に
電源電圧ＶDDより低いので、端子ａ、ｂから拡散層、Ｎ
ウエルNWELLを介して電源電圧ＶDD端子へ電流が流れ込
むことが防止される。また、電源電圧ＶDD端子と接地端
子の間に直列に接続されたスイッチ素子ＳＷ２と回路Ｃ
Ｔ２のうち、スイッチ素子ＳＷ２はオンするが、回路Ｃ
Ｔ２は接地端子との間を遮断するので、電源電圧ＶDD端
子と接地端子との間の貫通電流は防止される。

【００５３】（ｃ１）スイッチディスエーブル時であっ
て、ノードＮ１、ノードＮ２の少なくともいずれか一方
の電位が電源電圧ＶDD以上である場合 制御信号Ｇがローレベルでスイッチ素子ＳＷ１のＮチャ
ネルトランジスタがオフする。比較器ＣＭＰ１が端子
ａ、ｂの電位を比較し、高い方の電位をノードＮ１に出
力する。比較器ＣＭＰ２は、ノードＮ１の電位と電源電
圧ＶDDとを比較し、ノードＮ１の電位の方が高いので、
ＮウエルNWELLとノードＮ１との間を接続する。

【００５４】回路ＣＴ１は、ローレベルの制御信号Ｇを
入力され、ノードＮ１の電位を供給されてノードＮ２に
この電位を出力する。スイッチ素子ＳＷ２はノードＮ２
の電位を制御端子に入力されるが、この電位は電源電圧
ＶDDより高くオフする。このため、スイッチ素子ＳＷ２
は電源電圧ＶDDを回路ＣＴ２に供給しない。回路ＣＴ２
は制御信号Ｇを与えられるが、電源電圧ＶDDを供給され
ないのでノードPGATEの電位を上昇させない。

【００５５】スイッチ素子ＳＷ３がローレベルの制御信
号Ｇを与えられてオンし、電源電圧ＶDDより高いレベル
にあるノードＮ１の電位を与えられたＮウエルとノード
PGATEとを接続する。これにより、ゲート信号PGATEの電
位は電源電圧ＶDDよりも高く、かつ端子ａ、ｂのうち高
い方の電位と等しくなる。また、スイッチ素子ＳＷ４は
このゲート信号PGATEを与えられてオフする。

【００５６】これにより、スイッチ素子ＳＷ１のＰチャ
ネルトランジスタのゲート及びＮウエルには、端子ａ、
ｂのうち高い方の電位が共に供給されて完全にオフし、
端子ａ又はｂから拡散層、寄生ダイオード、ＮウエルNW
ELLを介して電源電圧ＶDD端子へ電流が流れ込むことが
ない。また、電源電圧ＶDD端子と接地端子とを直列に接
続するスイッチ素子ＳＷ２、回路ＣＴ２のうち、スイッ
チ素子ＳＷ２がオフするので、貫通電流の発生も防止さ
れる。

【００５７】以上のように、本実施の形態によれば、ス
イッチイネーブル時には通常通りに支障なく動作し、ス
イッチディスエーブル時にはスイッチ素子ＳＷ１のＰチ
ャネルトランジスタにおいて端子ａ又はｂから寄生ダイ
オードを介して電源電圧ＶDD端子へ電流が流れ込むこと
が防止されると共に、電源電圧ＶDD端子と接地端子との
間の貫通電流も防止される。

【００５８】ii）スイッチ回路の他の例 図３に、第１の実施の形態による双方向レベルシフタに
おけるスイッチ回路ＳＷＡ、ＳＷＢの他の回路構成の一
例を示す。

【００５９】端子ａと端子ｂとの間に、スイッチ素子Ｓ
Ｗ１を構成するＰチャネルトランジスタＴＲ１、Ｎチャ
ネルトランジスタＴＲ２のソース、ドレインがそれぞれ
接続され、トランジスタＴＲ１のゲートはノードPGATE
に接続され、トランジスタＴＲ２のゲートには制御信号
Ｇが入力される。

【００６０】電源電圧ＶDD端子と接地端子との間にＰチ
ャネルトランジスタＴＲ３、ＴＲ４、Ｎチャネルトラン
ジスタＴＲ５のそれぞれの端子が直列に接続されてい
る。トランジスタＴＲ３のゲートはノードＰ１に接続さ
れ、トランジスタＴＲ４〜ＴＲ５のゲートには制御信号
Ｇが入力される。

【００６１】ＰチャネルトランジスタＴＲ６の一方の端
子がＮウエルNWELLに接続され、ゲートに制御信号Ｇが
入力され、他方の端子がノードPGATEに接続されてい
る。

【００６２】ＰチャネルトランジスタＴＲ７の一方の端
子が電源電圧ＶDD端子に接続され、他方の端子がＮウエ
ルNWELLに接続され、ゲートがノードPGATEに接続されて
いる。

【００６３】ＮウエルNWELLと端子ａとの間に、Ｐチャ
ネルトランジスタＴＲ１２、ＴＲ１４の端子がそれぞれ
直列に接続され、トランジスタＴＲ１２のゲートが電源
電圧ＶDD端子に接続され、トランジスタＴＲ１４のゲー
トが端子ｂに接続されている。

【００６４】ＮウエルNWELLと端子ｂとの間に、Ｐチャ
ネルトランジスタＴＲ１３、ＴＲ１５の端子がそれぞれ
直列に接続され、トランジスタＴＲ１３のゲートが電源
電圧ＶDD端子に接続され、トランジスタＴＲ１５のゲー
トが端子ａに接続されている。

【００６５】さらに、トランジスタＴＲ１２の一方の端
子とトランジスタＴＲ１４の一方の端子とが接続された
ノードＰ３と接地端子との間に、Ｐチャネルトランジス
タＴＲ８、ＴＲ１０の端子がそれぞれ直列に接続されて
おり、トランジスタＴＲ１３の一方の端子とトランジス
タＴＲ１５の一方の端子とが接続されたノードＰ２と接
地端子との間に、ＰチャネルトランジスタＴＲ９、ＴＲ
１１の端子がそれぞれ直列に接続されており、トランジ
スタＴＲ８〜ＴＲ１１のゲートに全て制御信号Ｇが入力
される。

【００６６】また、トランジスタＴＲ８の一方の端子と
トランジスタＴＲ１０の一方の端子とを接続するノー
ド、トランジスタＴＲ９の一方の端子とトランジスタＴ
Ｒ１１の一方の端子とを接続するノードが、共にノード
Ｐ１に接続されている。

【００６７】尚、ＰチャネルトランジスタＴＲ１、ＴＲ
３〜ＴＲ４、ＴＲ６〜ＴＲ９、ＴＲ１２〜ＴＲ１５のバ
ックゲートは、いずれもＮウエルNWELLに接続されてい
る。

【００６８】図２に示された回路の一例との対応関係で
は、スイッチ素子ＳＷ１がＰチャネルトランジスタＴＲ
１、ＮチャネルトランジスタＴＲ２、比較器ＣＭＰ１が
トランジスタＴＲ１４及びＴＲ１５、比較器ＣＭＰ２が
トランジスタＴＲ１２及びＴＲ１３、回路ＣＴ１がトラ
ンジスタＴＲ８〜ＴＲ１１、スイッチ素子ＳＷ２がトラ
ンジスタＴＲ３、回路ＣＴ２がトランジスタＴＲ４及び
ＴＲ５、スイッチ素子ＳＷ３がトランジスタＴＲ６、ス
イッチ素子ＳＷ４がトランジスタＴＲ７にそれぞれ対応
する。

【００６９】上記構成を備えたこの回路構成例の動作に
ついて説明する。

【００７０】スイッチ素子ＳＷ１を構成するＮチャネル
トランジスタＴＲ２は制御信号Ｇ（ハイレベルのときス
イッチイネーブル、ローレベルのときスイッチディスエ
ーブル）によってオン／オフする。Ｐチャネルトランジ
スタＴＲ１は、ノードPGATEの電位、ゲート信号PGATEを
ゲートに印加されて、Ｎチャネルトランジスタと同様に
スイッチイネーブル時にオンし、スイッチディスエーブ
ル時にオフする。

【００７１】端子ａ、ｂの電位が、トランジスタＴＲ１
４、ＴＲ１５によって比較され、端子ａの電位の方が高
い場合にトランジスタＴＲ１４がオンしてノードＰ３に
この電位を出力し、端子ｂの電位の方が高い場合にトラ
ンジスタＴＲ１５がオンしてノードＰ２にこの電位を出
力する。この結果、端子ａ、ｂの電位が比較されて高い
方の電位がノードＰ３又はＰ２に出力されることにな
る。

【００７２】トランジスタＴＲ１２は、ノードＰ３の電
位と電源電圧ＶDDとを比較し、ノードＰ３の電位が電源
電圧ＶDD以上である場合にノードＰ３とＮウエルNWELL
とを接続して同電位とする。逆に、ノードＰ３の電位が
電源電圧ＶDDより低い場合は、ノードＰ３とＮウエルNW
ELLとを電気的に分離する。同様に、トランジスタＴＲ
１３は、ノードＰ２の電位と電源電圧ＶDDとを比較し、
ノードＰ２の電位が電源電圧ＶDD以上である場合にノー
ドＰ２とＮウエルNWELLとを接続して同電位とする。逆
に、ノードＰ２の電位が電源電圧ＶDDより低い場合は、
ノードＰ２とＮウエルNWELLとを電気的に分離する。

【００７３】ノードＰ３又はＰ２の電位は、トランジス
タＴＲ８又はＴＲ９の一方の端子に与えられる。トラン
ジスタＴＲ８〜ＴＲ１１は、それぞれのゲートに制御信
号Ｇが与えられてオン／オフを制御される。制御信号Ｇ
がハイレベルのときノードＰ１を接地電圧Ｖssと同レベ
ルにし、制御信号ＧがローレベルのときノードＰ３又は
Ｐ２とノードＰ１とを接続し、ノードＰ３又はＰ２の電
位、即ち端子ａ又はｂの電位のうち高い方の電位とノー
ドＰ１とを同レベルにする。

【００７４】電源電圧ＶDD端子と接地端子との間に直列
に接続されたトランジスタＴＲ３〜ＴＲ５のうち、トラ
ンジスタＴＲ３はゲートにノードＰ１の電位を与えられ
てオン／オフを制御され、電源電圧ＶDDをトランジスタ
ＴＲ４のドレインに供給しあるいは供給を停止する。ト
ランジスタＴＲ４〜ＴＲ５はゲートに制御信号Ｇを与え
られてオン／オフを制御され、ノードPGATEの電位をト
ランジスタＴＲ３から与えられた電源電圧ＶDDあるいは
接地電圧Ｖssにする。

【００７５】トランジスタＴＲ６は、制御信号Ｇに従っ
てＮウエルNWELLとノードPGATEとの接続を制御する。

【００７６】トランジスタＴＲ７は、ノードPGATEの電
位に従って電源電圧ＶDD端子とＮウエルNWELLとの接続
を制御する。

【００７７】本回路構成例における動作について、以下
に場合毎に分けて説明する。

【００７８】（ａ２）スイッチイネーブル時 スイッチイネーブル時には、制御信号Ｇがハイレベルで
スイッチ素子ＳＷ１のＮチャネルトランジスタＴＲ２が
オンする。トランジスタＴＲ１４、ＴＲ１５が端子ａ、
ｂの電位を比較し、高い方の電位をノードＰ３又はＰ２
に出力する。端子ａの電位の方が高い場合はトランジス
タＴＲ１４がオンしてノードＰ３に出力し、端子ｂの電
位の方が高い場合はトランジスタＴＲ１５がオンしてノ
ードＰ２に出力する。

【００７９】トランジスタＴＲ１２は、ノードＰ３の電
位と電源電圧ＶDDとを比較し、ノードＰ３の電位の方が
高い場合にＮウエルNWELLとノードＰ３とを接続し、そ
れ以外の場合は両者を電気的に分離する。トランジスタ
ＴＲ１３は、ノードＰ２の電位と電源電圧ＶDDとを比較
し、ノードＰ２の電位の方が高い場合にＮウエルNWELL
とノードＰ２とを接続し、それ以外の場合は両者を電気
的に分離する。

【００８０】トランジスタＴＲ８〜ＴＲ１１は、ハイレ
ベルの制御信号Ｇを入力され、トランジスタＴＲ８及び
ＴＲ９がオフしてトランジスタＴＲ１０及びＴＲ１１が
オフする。よって、ノードＰ３又はＰ２の電位にかかわ
らずノードＰ１を接地電圧Ｖssにする。この接地電圧Ｖ
ssを制御端子に入力されて、トランジスタＴＲ３がオン
する。トランジスタＴＲ４及びＴＲ５は、制御信号Ｇを
与えられてトランジスタＴＲ５がオンし、ノードPGATE
と接地端子とを接続し、ローレベルのゲート信号PGATE
を出力する。このゲート信号PGATEをゲートに与えられ
てスイッチ素子ＳＷ１のＰチャネルトランジスタＴＲ１
がオンする。また、トランジスタＴＲ７がローレベルの
ゲート信号PGATEを与えられてオンし、電源電圧ＶDDを
ＮウエルNWELLに供給する。トランジスタＴＲ６はハイ
レベルの制御信号Ｇを与えられてオフし、電源電圧ＶDD
レベルのＮウエルNWELLと、ローレベルのノードPGATEと
の間を遮断する。

【００８１】これにより、スイッチ素子ＳＷ１のＰチャ
ネルトランジスタＴＲ２及びＮチャネルトランジスタＴ
Ｒ１が共にオンし、Ｐチャネルトランジスタが形成され
たＮウエルNWELLには電源電圧ＶDDが供給された状態で
通常通りに端子ａ、ｂ間が導通する。

【００８２】（ｂ２）スイッチディスエーブル時であっ
て、端子ａ、端子ｂの電位が共に電源電圧ＶDDより低い
場合 スイッチディスエーブル時には、制御信号Ｇがローレベ
ルでスイッチ素子ＳＷ１のＮチャネルトランジスタＴＲ
２がオフする。トランジスタＴＲ１４、ＴＲ１５が端子
ａ、ｂの電位を比較し、高い方の電位をノードＰ３又は
Ｐ２に出力する。端子ａの電位の方が高い場合はトラン
ジスタＴＲ１４がオンしてノードＰ３に出力し、端子ｂ
の電位の方が高い場合はトランジスタＴＲ１５がオンし
てノードＰ２に出力する。トランジスタＴＲ１２はノー
ドＰ３の電位と電源電圧ＶDDとを比較し、電源電圧ＶDD
の方が高いのでノードＰ３とＮウエルNWELLとを電気的
に分離する。トランジスタＴＲ１３はノードＰ２の電位
と電源電圧ＶDDとを比較し、電源電圧ＶDDの方が高いの
でノードＰ２とＮウエルNWELLとを電気的に分離する。

【００８３】制御信号Ｇがローレベルであり、トランジ
スタＴＲ８〜ＴＲ１１のうちトランジスタＴＲ８及びＴ
Ｒ９がオンし、トランジスタＴＲ１０及びＴＲ１１がオ
フする。端子ａ、ｂのうちの高い方の電位がノードＰ３
又はＰ２を介してノードＰ１へ与えられる。この電位は
電源電圧ＶDDより低いので、この電位をゲートに入力さ
れたトランジスタＴＲ３はオンし、電源電圧ＶDDをトラ
ンジスタＴＲ４の一方の端子に出力する。ローレベルの
制御信号をゲートに入力されたトランジスタＴＲ４がオ
ンし、トランジスタＴＲ５がオフする。これにより、ノ
ードPGATEが電源電圧ＶDDになり、この電位をゲートに
入力されたトランジスタＴＲ１及びトランジスタＴＲ７
がオフする。トランジスタＴＲ６はローレベルの制御信
号Ｇを入力されてオンし、電源電圧ＶDDがＮウエルNWEL
Lに供給される。

【００８４】この結果、スイッチ素子ＳＷ１のＰチャネ
ルトランジスタ及びＮチャネルトランジスタが共にオフ
し、ＮウエルNWELLに電源電圧ＶDDが供給される。スイ
ッチ素子ＳＷ１のＰチャネルトランジスタＴＲ１の二つ
の拡散層に接続された端子ａ、ｂの電位は共に電源電圧
ＶDDより低いので、いずれかの端子ａ、ｂからも拡散
層、寄生ダイオード、ＮウエルNWELLを介して電源電圧
ＶDD端子へ電流が流れ込むことが防止される。また、電
源電圧ＶDD端子と接地端子の間に直列に接続されたトラ
ンジスタＴＲ３〜ＴＲ５のうち、トランジスタＴＲ５が
オフするので、電源電圧ＶDD端子と接地端子との間の貫
通電流が防止される。

【００８５】（ｃ２）スイッチディスエーブル時であっ
て、端子ａ、ｂの少なくともいずれか一方の電位が電源
電圧ＶDD以上である場合 制御信号Ｇがローレベルでスイッチ素子ＳＷ１のＮチャ
ネルトランジスタＴＲ２がオフする。トランジスタＴＲ
１４、ＴＲ１５が端子ａ、ｂの電位を比較し、高い方の
電位をノードＰ３又はＰ２に出力する。端子ａの電位の
方が高い場合はトランジスタＴＲ１４がオンしてノード
Ｐ３に出力し、端子ｂの電位の方が高い場合はトランジ
スタＴＲ１５がオンしてノードＰ２に出力する。トラン
ジスタＴＲ１２はノードＰ３の電位と電源電圧ＶDDとを
比較し、ノードＰ３の電位の方が高い場合ノードＰ３と
ＮウエルNWELLとを電気的に接続する。トランジスタＴ
Ｒ１３はノードＰ２の電位と電源電圧ＶDDとを比較し、
ノードＰ２の電位の方が高い場合ノードＰ２とＮウエル
NWELLとを電気的に接続する。

【００８６】制御信号Ｇがローレベルであるため、トラ
ンジスタＴＲ８〜ＴＲ１１のうちトランジスタＴＲ８及
びＴＲ９がオンし、トランジスタＴＲ１０及びＴＲ１１
がオフする。端子ａ、ｂのうちの高い方の電位がトラン
ジスタＴＲ１２及びＴＲ１４、又はＴＲ１３及びＴＲ１
５を介してノードNWELLに供給される。また、この電位
がトランジスタＴＲ１４又はＴＲ１５を介してノードＰ
３又はＰ２に与えられる。トランジスタＴＲ８〜ＴＲ１
１のうちトランジスタＴＲ８及びＴＲ９がオンし、トラ
ンジスタＴＲ１０及びＴＲ１１がオフしているので、ノ
ードＰ３、Ｐ２を介して端子ａ、ｂのうち高い方の電位
がノードＰ１へ与えられる。

【００８７】この電位は電源電圧ＶDD以上であるので、
この電位をゲートに入力されたトランジスタＴＲ３はオ
フする。ローレベルの制御信号Ｇをゲートに入力された
トランジスタＴＲ４がオンし、トランジスタＴＲ５がオ
フする。一方、ローレベルの制御信号Ｇをゲートに入力
されたトランジスタＴＲ６がオンするので、ＮウエルNW
ELLとノードPGATEとが接続される。即ち、ＮウエルNWEL
LとノードPGATEとが共に端子ａ、ｂのうち高い方の電位
となる。

【００８８】従って、スイッチ素子ＳＷ１のＰチャネル
トランジスタ及びＮチャネルトランジスタが共にオフ
し、ＮウエルNWELLに電源電圧ＶDD以上の電位である端
子ａ、ｂのうちの高い方の電位が供給される。スイッチ
素子ＳＷ１のＰチャネルトランジスタＴＲ１の二つの拡
散層に接続された端子ａ、ｂの少なくとも一方の電位は
電源電圧ＶDD以上であるが、ＮウエルNWELL及びゲート
にこの電位が入力されるので、端子ａ又はｂから電源電
圧ＶDD端子へ電流が流れ込むことが防止される。また、
電源電圧ＶDD端子と接地端子の間に直列に接続されたト
ランジスタＴＲ３〜ＴＲ５のうち、トランジスタＴＲ３
及びＴＲ５がオフするので、電源電圧ＶDD端子と接地端
子との間の貫通電流が防止される。

【００８９】以上のように、本実施の形態によれば、ス
イッチイネーブル時には通常通りに支障なく動作し、ス
イッチディスエーブル時にはスイッチ素子ＳＷ１のＰチ
ャネルトランジスタＴＲ１において端子ａ又はｂから寄
生ダイオードを介して電源電圧ＶDD端子へ電流が流れ込
むことが防止されると共に、電源電圧ＶDD端子と接地端
子との間の貫通電流も防止される。

【００９０】図１に示された双方向レベルシフタが、図
２又は図３に示された構成を有するスイッチ回路ＳＷＢ
１を備えることで次のように動作する。スイッチイネー
ブル時（制御信号Ｇがハイレベル）では、メインスイッ
チＭＳＷ１がオンして端子Ａと端子Ｂとが導通した状態
にあるとき、付加したスイッチ回路ＳＷＢ１も同時にオ
ン状態にある。また、スイッチ回路ＳＷＢ１を介して出
力側の端子Ｂが抵抗ＲＢ１でプルアップされた状態にあ
る。入力側の端子Ａから入力された低電源電圧ＶccＡ
（例えば３．３Ｖ）をハイレベルとする信号が、メイン
スイッチＭＳＷ１を介して出力側の端子Ｂから高電源電
圧ＶccＢ（例えば、５Ｖ）をハイレベルとする信号とし
て出力される。この際に、端子Ｂがプルアップ抵抗ＲＢ
１によって電源電圧ＶDDのレベルまで持ち上げられるの
で、メインスイッチＭＳＷ１の閾値電圧分の電圧降下を
招くことなく接地電圧Ｖccから高電源電圧ＶccＢまでフ
ルスイングする信号を得ることができる。端子Ｂから高
電源電圧ＶccＢをハイレベルとする信号が入力されたと
きは、低電源電圧ＶccＡをハイレベルとする信号にレベ
ルシフトされて端子Ａから出力される。

【００９１】また、スイッチディスエーブル時でメイン
スイッチＭＳＷ１がオフしている場合に、端子Ｂの電位
が０Ｖであるときにも、スイッチ回路ＳＷＢ１における
端子ａ、ｂ間が遮断され、端子Ｂと抵抗ＲＢ１とが切り
離された状態となる。これにより、電源電圧ＶDD端子か
ら抵抗ＲＢ１を介して端子Ｂへ不必要な直流電流が流れ
ることが防止される。

【００９２】iii）スイッチ回路のさらに他の例 次に、本第１の実施の形態による双方向レベルシフタに
おけるスイッチ回路ＳＷＢ１のさらに他の構成例につい
て、図４を用いて説明する。

【００９３】端子ａと端子ｂとの間に、ＣＭＯＳ回路の
スイッチ素子を構成するＰチャネルトランジスタＴＲ２
１及びＮチャネルトランジスタＴＲ２２のそれぞれの一
方の端子、他方の端子が並列に接続されている。トラン
ジスタＴＲ２２のゲートに制御信号Ｇが入力される。ト
ランジスタＴＲ２１のゲートは、ノードＧＢに接続され
ている。

【００９４】このノードＧＢの電位は、トランジスタＴ
Ｒ２５及びＴＲ２６のオン／オフ状態によって決定され
る。ＮウエルNWELL1と接地端子との間に、Ｐチャネルト
ランジスタＴＲ２５、ＮチャネルトランジスタＴＲ２６
の端子が直列に接続されている。

【００９５】トランジスタＴＲ２５及びＴＲ２６のゲー
トに制御信号Ｇが入力されて決定されたノードＧＢの電
位がトランジスタＴＲ２１のゲートに入力され、導通が
制御される。

【００９６】ＰチャネルトランジスタＴＲ２３、ＴＲ２
４は、端子ａと端子ｂとの間に端子がそれぞれ直列に接
続されており、トランジスタＴＲ２３，２４の一方の端
子が共にＮウエルNWELL1に接続されており、トランジス
タＴＲ２３のゲートは端子ｂに、トランジスタＴＲ２４
のゲートは端子ａにそれぞれ接続されている。このトラ
ンジスタＴＲ２３、ＴＲ２４は、端子ａ、ｂのうち、高
い方の電位をＮウエルNWELL1に伝える。即ち、端子ａの
電位が端子ｂの電位より高い場合、トランジスタＴＲ２
３がオンし、トランジスタ２４がオフして端子ａとＮウ
エルNWELL1とが接続され、端子ｂの電位が端子ａの電位
より高い場合、トランジスタＴＲ２３がオフし、トラン
ジスタＴＲ２４がオンして端子ｂとＮウエルNWELL1とが
接続される。

【００９７】上記構成を備えたことにより、この構成例
は次のように動作する。

【００９８】（ａ３）スイッチイネーブル時 ハイレベルの制御信号Ｇをゲートに入力されて、スイッ
チ素子を構成する一方のトランジスタＴＲ２２がオン
し、またトランジスタＴＲ２５がオフ、トランジスタＴ
Ｆ２６がオンする。ノードＧＢがローレベルになり、こ
の電位をゲートに入力されてスイッチ素子を構成する他
方のトランジスタＴＲ２１がオンする。

【００９９】トランジスタＴＲ２３とトランジスタＴＲ
２４とで端子ａ、ｂの電位が比較される。端子ａの電位
が高い場合にはトランジスタＴＲ２３を介してＮウエル
NWELL1に出力される。しかし、ＮウエルNWELL1には図示
されていない回路により電源電圧ＶDDが供給されている
ので、端子ａ、ｂの電位にかかわらずＮウエルNWELL1の
電位は電源電圧ＶDDとなる。

【０１００】また、トランジスタＴＲ２５がオフするこ
とで、ローレベルのノードＧＢと電源電圧ＶDDレベルの
ＮウエルNWELLとの間が電気的に分離される。

【０１０１】この結果、トランジスタＴＲ２１、ＴＲ２
２が共にオンし、ＮウエルNWELLに電源電圧ＶDDが供給
されて支障なくスイッチイネーブル状態になる。

【０１０２】（ｂ３）スイッチディスエーブル時であっ
て、端子ａ、ｂの電位が共に電源電圧ＶDDより低い場合 ローレベルの制御信号Ｇをゲートに入力され、トランジ
スタＴＲ２２がオフし、またトランジスタＴＲ２５がオ
ン、トランジスタＴＦ２６がオフする。

【０１０３】トランジスタＴＲ２３とトランジスタＴＲ
２４とで端子ａ、ｂの電位が比較され、例えば端子ａの
電位が高い場合にはトランジスタＴＲ２３を介してＮウ
エルNWELL1に出力される。しかし、ＮウエルNWELL1には
図示されていない回路により電源電圧ＶDDが供給されて
おり、また端子ａ、ｂの電位は共に電源電圧ＶDDより低
いので、端子ａ、ｂの電位にかかわらずＮウエルNWELL1
の電位は電源電圧ＶDDとなる。

【０１０４】トランジスタＴＲ２５がオンすることで、
ノードＧＢがＮウエルNWELL1と接続され、ノードＧＢが
ＮウエルNWELL1と同じ電源電圧ＶDDとなる。

【０１０５】これにより、スイッチＴＲ２１及びＴＲ２
２が共にオフしてスイッチディスエーブル状態になる。
また、端子ａ、ｂの電位にかかわらず、ＮウエルNWELL1
及びゲート信号ＧＢが共に電源電圧ＶDDになり、トラン
ジスタＴＲ２１が完全にオフして無駄な電流の発生が防
止される。

【０１０６】（ｃ３）スイッチディスエーブル時であっ
て、端子ａ、ｂの少なくともいずれか一方の電位が電源
電圧ＶDDより高い場合 ローレベルの制御信号Ｇをゲートに入力され、トランジ
スタＴＲ２２がオフし、またトランジスタＴＲ２５がオ
ン、トランジスタＴＲ２６がオフする。

【０１０７】トランジスタＴＲ２３とトランジスタＴＲ
２４とで端子ａ、ｂの電位が比較され、例えば端子ａの
電位が高い場合にはトランジスタＴＲ２３を介してＮウ
エルNWELL1に出力される。この電位は電源電圧ＶDDより
も高く、ＮウエルNWELL1は電源電圧ＶDDより高い端子ａ
又はｂの電位が供給されることになる。

【０１０８】また、トランジスタＴＲ２５がオンするこ
とで、ノードＧＢがＮウエルNWELL1と接続され、ノード
ＧＢがＮウエルNWELL1と同様に電源電圧ＶDDより高い端
子ａ、ｂの電位となる。

【０１０９】この結果、スイッチＴＲ２１及びＴＲ２２
が共にオフしてスイッチディスエーブル状態になる。ま
た、ＮウエルNWELL1及びゲート信号ＧＢが共に電源電圧
ＶDDより高い端子ａ又はｂの電位になり、トランジスタ
ＴＲ２１が完全にオフして無駄な電流の発生が防止され
る。

【０１１０】上述した図２〜図４にそれぞれ示された構
成を有するスイッチ回路ＳＷＢ１を備えた場合における
本第１の実施の形態によるバススイッチ回路の動作につ
いて説明する。

【０１１１】図１に示された回路構成により、単一電源
電圧ＶDDを供給され簡易な回路構成及び少ない外付け部
品でレベルシフトを実現することができる。さらに、Ｎ
チャネルトランジスタから成るメインスイッチＭＳＷ１
がオンして端子Ａから入力された低電源電圧ＶccＡをハ
イレベルとする信号を、端子Ｂから高電源電圧ＶccＢを
ハイレベルとする信号として出力する場合、Ｎチャネル
トランジスタの特性上、出力側の端子Ｂから出力される
電圧が本来の高電源電源電圧ＶccＢより閾値電圧Ｖth分
低くなる。しかし、上述した構成を有するスイッチ回路
ＳＷＢ１と抵抗ＲＢ１とを付加したことにより、メイン
スイッチＭＳＷ１がオンしている時、スイッチ回路ＳＷ
Ｂ１もオンして抵抗ＲＢ１でプルアップされた状態にな
る。これにより、閾値電圧分降下することが防止され、
接地電圧Ｖssから高電源電圧ＶccＢまでフルスイングす
る信号を取り出すことが可能である。高電源電圧ＶccＢ
をハイレベルとする信号が端子Ｂから入力された場合に
は、メインスイッチＭＳＷ１の閾値電圧Ｖthとダイオー
ドＤ１の動作閾値Ｖｄthだけ降下した低電源電圧ＶccＡ
をハイレベルとする信号として端子Ａから出力すること
ができる。

【０１１２】また、制御信号Ｇがローレベルでメインス
イッチＭＳＷ１がオフ状態にある場合、端子ａ、ｂに接
続されている電位が０Ｖであるときに、プルアップ抵抗
ＲＢ１を通して不必要な直流電流が流れることがないよ
うに、スイッチディスエーブル時にはスイッチ回路ＳＷ
Ｂ１を非道通状態にして電源電圧ＶDD端子、プルアップ
抵抗ＲＢ１と端子Ｂとを電気的に遮断して消費電流を低
減することができる。

【０１１３】（２）第２の実施の形態 本発明の第２の実施の形態による双方向レベルシフタ
は、図５に示される構成を備えている。本実施の形態
は、上記第１の実施の形態と異なり、ハイレベルのとき
の電源電圧の高低関係が固定されていない。即ち、端子
Ａから入力された低電源電圧ＶccＡ（例えば３．３Ｖ）
の信号が、高電源電圧ＶccＢ（例えば５．０Ｖ）の信号
にレベルシフトされて端子Ｂから出力される。または、
端子Ａから入力された高電源電圧ＶccＢ（例えば５．０
Ｖ）の信号が、低電源電圧ＶccＡ（例えば３．３Ｖ）の
信号にレベルシフトされて端子Ｂから出力される。ある
いは、端子Ｂから入力された低電源電圧ＶccＡ（例えば
３．３Ｖ）の信号が、高電源電圧ＶccＢ（例えば５．０
Ｖ）の信号にレベルシフトされて端子Ａから出力され
る。あるいはまた、端子Ｂから入力された高電源電圧Ｖ
ccＢ（例えば５．０Ｖ）の信号が、低電源電圧ＶccＡ
（例えば３．３Ｖ）の信号にレベルシフトされて端子Ａ
から出力される。

【０１１４】Ｎチャネル型ＭＯＳトランジスタから成る
メインスイッチ素子ＭＳＷ２の一方の端子、他方の端子
がそれぞれ端子Ａ、端子Ｂに接続されている。ゲートに
インバータＩＮ２１を介して制御端子／Ｇが接続されて
いる。インバータＩＮ２１の電源側端子には、ダイオー
ドＤ２及び抵抗Ｒ２から成るレベルシフト回路から出力
された、電源電圧ＶDDからダイオードＤ２の動作閾値電
圧Ｖdthを差し引いた電圧が供給される。

【０１１５】また本実施の形態では、電源電圧ＶDD端子
と端子Ａとの間に、抵抗ＲＡ２とスイッチ回路ＳＷＡ２
とが直列に接続され、電源電圧ＶDD端子と端子Ｂとの間
に、抵抗ＲＢ２とスイッチ回路ＳＷＢ２とが直列に接続
されている。

【０１１６】このスイッチ回路ＳＷＡ２、ＳＷＢ２は、
制御端子／Ｇから入力されたスイッチング制御信号／Ｇ
と、方向制御端子DIRから入力されたレベルシフト方向
を制御する方向制御信号DIRとの論理演算により得られ
るスイッチング及び方向制御信号Ｇ１、Ｇ２によってそ
れぞれオン／オフを制御される。

【０１１７】ここで、論理演算はインバータＩＮ２２〜
ＩＮ２４、ＡＮＤ回路ＡＮ２１及びＡＮ２２によって行
われる。スイッチング制御信号／Ｇがスイッチングディ
スエーブル時（スイッチング制御信号Ｇがローレベル）
のとき、メインスイッチＭＳＷ２がオフする。方向制御
信号DIRの如何にかかわらず、ＡＮＤ回路ＡＮ２１、Ａ
Ｎ２２からはローレベルのスイッチング及び方向制御信
号Ｇ１、Ｇ２が共に出力され、オフ状態になる。これに
より、端子Ａと電源電圧ＶDD端子との間が電気的に遮断
され、同様に端子Ｂと電源電圧ＶDD端子との間が電気的
に遮断される。

【０１１８】スイッチング制御信号／Ｇがスイッチング
イネーブル時（スイッチング制御信号Ｇがハイレベル）
のとき、メインスイッチＭＳＷ２がオンする。この場合
は、方向制御信号DIRがハイレベルの時、ＡＮＤ回路Ａ
Ｎ２１からハイレベルのスイッチング及び方向制御信号
Ｇ２が出力され、ＡＮＤ回路ＡＮ２２からローレベルの
スイッチング及び方向制御信号Ｇ１が出力される。方向
制御信号DIRがローレベルの時、ＡＮＤ回路ＡＮ２１か
らローレベルのスイッチング及び方向制御信号Ｇ２が出
力され、ＡＮＤ回路ＡＮ２２からハイレベルのスイッチ
ング及び方向制御信号Ｇ１が出力される。

【０１１９】尚、スイッチ回路ＳＷＡ１は、端子ａが抵
抗ＲＡ２を介して電源電圧ＶDD端子に接続され、端子ｂ
が端子Ａに接続され、制御端子Ｇにスイッチング及び方
向制御制御信号Ｇ１が入力される。スイッチ回路ＳＷＢ
１は、端子ａが抵抗ＲＢ２を介して電源電圧ＶDD端子に
接続され、端子ｂが端子Ｂに接続され、制御端子Ｇ２に
スイッチング及び方向制御制御信号Ｇ２が入力される。
スイッチ回路ＳＷＡ２は、ハイレベルのスイッチング及
び方向制御信号Ｇ１が入力されたときオンし、ローレベ
ルのスイッチング及び方向制御信号Ｇ１が入力されたと
きオフする。スイッチ回路ＳＷＢ２は、ハイレベルのス
イッチング及び方向制御信号Ｇ２が入力されたときオン
し、ローレベルのスイッチング及び方向制御信号Ｇ２が
入力されたときオフする。

【０１２０】制御信号Ｇがハイレベル（スイッチイネー
ブル時）でメインスイッチＭＳＷ１がオンしている間、
スイッチ回路ＳＷＡ２又はＳＷＢ２のいずれか一方がオ
ンする。スイッチ回路ＳＷＡ２がオンした場合、端子Ａ
がプルアップ抵抗としての抵抗ＲＡ２、スイッチ回路Ｓ
ＷＡ２を介して電源電圧ＶDD端子に接続された状態にな
る。スイッチ回路ＳＷＢ２がオンした場合、端子Ｂがプ
ルアップ抵抗としての抵抗ＲＢ２、スイッチ回路ＳＷＢ
２を介して電源電圧ＶDD端子に接続された状態になる。

【０１２１】上述したように、インバータＩＮ２１の電
源側端子には、ダイオードＤ２を介して電源電圧ＶDD端
子が接続されている。これにより、インバータＩＮ２１
には、ダイオードＤ２の動作閾値Ｖｄth（通常、約１．
７Ｖ）が差し引かれた電源電圧ＶDD−Ｖｄthが供給され
ることになる。

【０１２２】このような構成において、メインスイッチ
ＭＳＷ２のゲートにはＶDD−Ｖｄth（例えば、５−０．
７＝４．３Ｖ）の電圧が印加される。ここで、メインス
イッチＭＳＷ２を構成するＮチャネルトランジスタの閾
値電圧Ｖth（例えば１Ｖ）を考慮した場合、以下のよう
に動作する。

【０１２３】１）端子Ａから入力された低電源電圧Ｖcc
Ａをハイレベルとする信号が、端子Ｂから出力される場
合 低電源電圧ＶccＡ（例えば、３．３Ｖ）をハイレベルと
する信号が端子Ａに入力されると、この低電源電圧Ｖcc
Ａ（例えば３．３Ｖ）よりＮチャネルトランジスタの閾
値電圧Ｖth（例えば１Ｖ）分高い電圧（例えば４．３
Ｖ）がＮチャネルトランジスタのゲートに入力されるの
でオンする。

【０１２４】そして、端子Ｂにはオンしているスイッチ
回路ＳＷＢ２、プルアップ抵抗ＲＢ２を介して電源電圧
ＶDD（例えば５Ｖ）が接続されているので、端子Ｂから
は電源電圧ＶDDと同レベルをハイレベルとする信号が出
力される。

【０１２５】これにより、端子Ａから入力された低電源
電圧ＶccＢをハイレベルとする信号が、メインスイッチ
ＭＳＷ２の閾値電圧Ｖth分だけ降下することなく、端子
Ｂより高電源電圧ＶccＡをハイレベルとする信号となっ
て出力される。

【０１２６】２）端子Ａから入力された高電源電圧Ｖcc
Ｂをハイレベルとする信号が、端子Ｂから出力される場
合 高電源電圧ＶccＢ（例えば、５．０Ｖ）をハイレベルと
する信号が端子Ａに入力される。端子Ａには、オンして
いるスイッチ回路ＳＷＡ２、抵抗ＲＡ２を介して電源電
圧ＶDD端子が接続されている。この高電源電圧ＶccＢよ
りダイオードＤ２の動作閾値電圧Ｖdth（例えば０．７
Ｖ）分低い電圧（例えば４．３Ｖ）がメインスイッチＭ
ＳＷ２のＮチャネルトランジスタのゲートに入力され、
オンする。メインスイッチＭＳＷ２からは、さらにＮチ
ャネルトランジスタの動作閾値Ｖth分（例えば１．０
Ｖ）低い低電源電圧ＶccＡに等しい電圧（例えば３．３
Ｖ）をハイレベルとする信号が出力され、端子Ｂより外
部へ出力される。

【０１２７】これにより、端子Ａから入力された高電源
電圧ＶccＢをハイレベルとする信号が、端子Ｂより低電
源電圧ＶccＡをハイレベルとする信号となって出力され
る。

【０１２８】３）端子Ｂから入力された低電源電圧Ｖcc
Ａをハイレベルとする信号が、端子Ａから出力される場
合 低電源電圧ＶccＡ（例えば、３．３Ｖ）をハイレベルと
する信号が端子Ｂに入力され、この低電源電圧ＶccＡ
（例えば３．３Ｖ）よりＮチャネルトランジスタの閾値
電圧Ｖth（例えば１Ｖ）分高い電圧（例えば４．３Ｖ）
がＮチャネルトランジスタのゲートに入力されるのでオ
ンする。

【０１２９】そして、端子Ａにはオンしているスイッチ
回路ＳＷＡ２、プルアップ抵抗ＲＡ２を介して電源電圧
ＶDD（例えば５Ｖ）が接続されているので、端子Ａから
は電源電圧ＶDDと同レベルをハイレベルとする信号が出
力される。

【０１３０】これにより、端子Ｂから入力された低電源
電圧ＶccＡをハイレベルとする信号が、メインスイッチ
ＭＳＷ２の閾値電圧Ｖth分だけ降下することなく、端子
Ａより高電源電圧ＶccＡをハイレベルとする信号となっ
て出力される。

【０１３１】４）端子Ｂから入力された高電源電圧Ｖcc
Ｂをハイレベルとする信号が、端子Ａから出力される場
合 高電源電圧ＶccＢ（例えば、５．０Ｖ）をハイレベルと
する信号が端子Ｂに入力される。端子Ｂには、オンして
いるスイッチ回路ＳＷＢ２、抵抗ＲＢ２を介して電源電
圧ＶDD端子が接続されている。この高電源電圧ＶccＢよ
りダイオードＤ２の動作閾値電圧Ｖdth（例えば０．７
Ｖ）分低い電圧（例えば４．３Ｖ）がメインスイッチＭ
ＳＷ２のＮチャネルトランジスタのゲートに入力され、
オンする。メインスイッチＭＳＷ２からは、さらにＮチ
ャネルトランジスタの動作閾値Ｖth分（例えば１．０
Ｖ）低い低電源電圧ＶccＡに等しい電圧（例えば３．３
Ｖ）をハイレベルとする信号が出力され、端子Ａより外
部へ出力される。

【０１３２】これにより、端子Ｂから入力された高電源
電圧ＶccＢをハイレベルとする信号が、端子Ｂより低電
源電圧ＶccＡをハイレベルとする信号となって出力され
る。

【０１３３】このように、本実施の形態によれば、上記
第１の実施の形態と異なり信号の電圧の高低関係を自由
に設定して入出力することができる。そして、端子Ａ又
はＢから低電源電圧ＶccＡをハイレベルとする信号が入
力され、メインスイッチＭＳＷ２を介して端子Ｂ又はＡ
から出力される場合、出力側の端子Ｂ又はＡがスイッチ
回路ＳＷＢ２及びプルアップ抵抗ＲＢ２、又はスイッチ
回路ＳＷＡ２及びプルアップ抵抗ＲＡ２を介して電源電
圧ＶDDに接続されており電源ＶDDまで出力電位が引き上
げられるので、出力側の端子Ｂ又はＡから本来出力すべ
き電圧を降下させることなく出力することができる。

【０１３４】さらに、スイッチ回路ＳＷＡ２及びＳＷＢ
２は、制御信号Ｇがローレベル（スイッチディスエーブ
ル時）で、メインスイッチＭＳＷ２がオフしている間オ
フする。これにより、出力側の端子Ｂ又はＡがローレベ
ルであっても、電源電圧ＶDD端子から抵抗ＲＢ２及びス
イッチ回路ＳＷＢ２を介して端子Ｂへ、あるいは電源電
圧ＶDD端子から抵抗ＲＡ２及びスイッチ回路ＳＷＡ２を
介して端子Ａへ直流電流が流れることが防止される。

【０１３５】尚、本実施の形態による双方向レベルシフ
タにおけるスイッチ回路ＳＷＡ２、ＳＷＢ２には、図２
〜図４を用いて説明した各構成例と同一のものを用いる
ことができる。ここで、上記第１の実施の形態における
制御信号Ｇ（ハイレベルのときスイッチイネーブル）の
替わりに、本実施の形態ではスイッチング及び方向制御
信号Ｇ１、Ｇ２（ハイレベルのときスイッチイネーブ
ル）が用いられる点を除いて他は同一である。

【０１３６】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、図２〜図４に示され
たスイッチ回路の構成は一例に過ぎず、必要に応じて変
形することが可能である。

【０１３７】

【発明の効果】以上説明したように、本発明の双方向レ
ベルシフタは、低電源電圧をハイレベルとする信号が第
１の端子から入力され、オン状態にあるスイッチ素子を
介して高電源電圧をハイレベルとする信号にレベルシフ
トされて第２の端子から出力される際に、第２の端子が
高電源電圧と同レベルまでプルアップされることによ
り、電圧降下を伴うことなく出力することができ、また
スイッチ素子がオフしている間は第２の端子とプルアッ
プ抵抗との間が遮断されるので高電源電圧端子からプル
アップ抵抗を介して第２の端子へ無駄な直流電流が流れ
ることが防止される。

【０１３８】また本発明の双方向レベルシフタは、スイ
ッチ素子の導通を制御する信号と高電源電圧と低電源電
圧との間のレベルシフト方向を制御する信号とを入力さ
れた場合、高電源電圧が入力又は出力される第１又は第
２の端子がプルアップされることで、電圧降下を伴うこ
となく出力することができるとともに、スイッチ素子が
オフしている間は第１又は第２の端子とプルアップ抵抗
との間が遮断されるので、高電源電圧端子からプルアッ
プ抵抗を介して第２の端子へ無駄な直流電流が流れるこ
とが防止される。

【０１３９】このようなレベルシフト動作を単一電源を
用いて簡易な回路構成で実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による双方向レベル
シフタの構成を示した回路図。

【図２】同双方向レベルシフタにおけるスイッチ回路の
構成の一例を示した回路図。

【図３】同双方向レベルシフタにおけるスイッチ回路の
構成の他の例を示した回路図。

【図４】同双方向レベルシフタにおけるスイッチ回路の
構成のさらに他の例を示した回路図。

【図５】本発明の第２の実施の形態による双方向レベル
シフタの構成を示した回路図。

【図６】従来の双方向レベルシフタの構成を示した回路
図。

【図７】Ｐチャネルトランジスタに寄生するダイオード
を示した縦断面図。

【符号の説明】

Ｄ１、Ｄ２ ダイオード ＩＮ１１〜ＩＮ１１、ＩＮ２１〜ＩＮ２４ インバータ ＡＮ２１〜ＡＮ２２ ＡＮＤ回路 ＭＳＷ１、ＭＳＷ２ メインスイッチ ＳＷＢ１、ＳＷＡ２、ＳＷＢ２ スイッチ回路 ＲＢ１、ＲＡ２、ＲＢ２ プルアップ抵抗 Ｒ１ 抵抗 Ｃ 制御端子 Ａ、Ｂ 入出力端子 ＳＷ１〜ＳＷ３、ＳＷ１１ スイッチ素子 ＣＭＰ１〜ＣＭＰ２ 比較器 ＣＴ１〜ＣＴ２ 回路 NWELL Ｎウエル PGATE、ＧＢ ゲート信号 ＴＲ１〜ＴＲ１５、ＴＲ２１〜ＴＲ２６ トランジスタ

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Claims (8)

【特許請求の範囲】
1. 【請求項１】電源電圧を供給され、所定電圧低い第１の
   電源電圧を出力するレベルシフト部と、 前記第１の電源電圧を供給され、ハイレベルのとき前記
   電源電圧を有する第１の制御信号と、ハイレベルのとき
   前記第１の電源電圧を有する第２の制御信号とを出力す
   る制御信号生成部と、 第１、第２の端子の間に両端が接続され、制御端子に前
   記第２の制御信号が入力されて導通を制御されるスイッ
   チ素子と、 電源端子と前記第２の端子との間に直列に接続されたプ
   ルアップ抵抗及びスイッチ回路と、 を備え、 前記スイッチ回路は、前記第１の制御信号を与えられて
   導通を制御され、前記スイッチ素子がオンしているとき
   オンして前記電源端子と前記第２の端子とを前記プルア
   ップ抵抗を介して接続し、前記スイッチ素子がオフして
   いるときオフして前記電源端子と前記第２の端子との間
   を非導通状態にすることを特徴とする双方向レベルシフ
   タ。
2. 【請求項２】前記スイッチ回路は、 前記第２の端子に接続された第３の端子と、前記プルア
   ップ抵抗の一端に接続された第４の端子との間にソー
   ス、ドレインを接続されたＮチャネルトランジスタと、
   前記第３の端子と前記第４の端子との間にソース、ドレ
   インを接続されたＰチャネルトランジスタとを含み、前
   記Ｎチャネルトランジスタはゲートに前記第１の制御信
   号が入力されて導通を制御され、前記Ｐチャネルトラン
   ジスタはゲートにゲート制御信号が入力されて導通を制
   御される第１のスイッチ素子と、 前記第３の端子の電位と前記第４の端子の電位とを比較
   し、高い方の電位を第１の電位として出力する第１の比
   較器と、 前記第１の電位と電源電圧とを比較し、前記第１の電位
   の方が高い場合にこの第１の電位をＮウエルに供給する
   第２の比較器と、 前記第１の制御信号を与えられ、前記第１の制御信号が
   スイッチディスエーブルである時、前記第１の比較器か
   ら出力された前記第１の電位を出力し、前記第１の制御
   信号がスイッチイネーブルである時、オン信号を出力す
   る第１の回路と、 前記電源端子と接地端子との間に直列に接続された第２
   のスイッチ素子及び第２の回路であって、 前記第２のスイッチ素子は、制御端子に前記第１の回路
   から出力された前記第１の電位が与えられたとき、前記
   第１の電位が前記電源電圧より低い場合オンして前記電
   源電圧を出力し、前記第１の電位が前記電源電圧以上で
   ある場合オフし、前記制御端子に前記オン信号が与えら
   れた場合オンして前記電源電圧を出力し、 前記第２の回路は、前記第１の制御信号を与えられ、前
   記第１の制御信号がスイッチディスエーブルであり、か
   つ前記第２のスイッチ素子が前記電源電圧を出力したと
   きオフ信号を出力し、前記第１の制御信号がスイッチイ
   ネーブルである時、前記オン信号を出力する、前記第２
   のスイッチ及び前記第２の回路と、 前記Ｎウエルと前記Ｐチャネルトランジスタのゲートと
   の間に両端を接続され、制御端子に前記第１の制御信号
   が与えられて導通を制御され、前記第１の制御信号がス
   イッチディスエーブルである時オンして前記Ｎウエルの
   電位を前記Ｐチャネルトランジスタのゲートに与え、前
   記第１の制御信号がスイッチイネーブルである時オフす
   る第３のスイッチ素子と、 前記電源端子と前記Ｎウエルとの間に両端を接続され、
   制御端子に前記オン信号が与えられるとオンして前記Ｎ
   ウエルに電源電圧を与える第４のスイッチ素子と、 を備え、 前記第１のスイッチ素子のＰチャネルトランジスタが前
   記Ｎウエルに形成されており、 前記第１の制御信号がスイッチイネーブルである時前記
   Ｎチャネルトランジスタがオンし、前記Ｐチャネルトラ
   ンジスタのゲートに前記オン信号が与えられてオンし、
   前記第４のスイッチがオンして前記電源電圧が前記Ｎウ
   エルに与えられ、 前記第１の制御信号がスイッチディスエーブルであり、
   かつ前記第３、第４の端子の電位が共に前記電源電圧よ
   り低い場合、前記第３、第４の端子の電位のうち高い方
   が前記第１の比較回路、第１の回路を介して前記第２の
   スイッチ素子のゲートに与えられオンし、前記電源電圧
   がこの第２のスイッチ素子を介して前記第２の回路に与
   えられ、前記第２の回路がオフ信号を生成して前記第
   １、第４のスイッチ素子の前記制御端子に与えてオフさ
   せ、 前記第３、第４の端子の電位の少なくとも一方が前記電
   源電圧以上である場合、前記第３、第４の端子の電位の
   うち高い方が前記第１の電位として前記第１、第２の比
   較回路を介して前記Ｎウエルに与えられ、前記第３のス
   イッチ素子がオンして前記Ｎウエルの前記第１の電位が
   前記Ｐチャネルトランジスタのゲートに与えられること
   を特徴とする請求項１記載の双方向レベルシフタ。
3. 【請求項３】前記スイッチ回路は、 前記第２の端子に接続された第３の端子と、前記プルア
   ップ抵抗の一端に接続された第４の端子との間にソー
   ス、ドレインが接続され、ゲートに前記第１の制御信号
   が入力される第１のＮチャネルトランジスタと、前記第
   ３の端子と前記第４の端子との間にソース、ドレインが
   接続された第１のＰチャネルトランジスタとを有するＣ
   ＭＯＳ構成のスイッチ素子と、 Ｎウエルに一方の端子が接続され、前記ゲートが前記電
   源端子に接続された第２のＰチャネルトランジスタと、 前記第２のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートが前記第４の端子に接続さ
   れ、他方の端子が前記第３の端子に接続された第３のＰ
   チャネルトランジスタと、 前記Ｎウエルに一方の端子が接続され、前記ゲートが前
   記電源端子に接続された第４のＰチャネルトランジスタ
   と、 前記第４のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートが前記第３の端子に接続さ
   れ、他方の端子が前記第４の端子に接続された第５のＰ
   チャネルトランジスタと、 前記第２のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１の制御信号が入力
   される第６のＰチャネルトランジスタと、 前記第４のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１の制御信号が入力
   され、他方の端子が前記第６のＰチャネルトランジスタ
   の他方の端子に接続された第７のＰチャネルトランジス
   タと、 前記第６のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１の制御信号が入力
   され、他方の端子が接地された第２のＮチャネルトラン
   ジスタと、 前記第７のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１の制御信号が入力
   され、他方の端子が接地された第３のＮチャネルトラン
   ジスタと、 前記電源端子に一方の端子が接続され、前記第６のＰチ
   ャネルトランジスタの他方の端子にゲートが接続された
   第８のＰチャネルトランジスタと、 前記第８のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１の制御信号が入力
   される第９のＰチャネルトランジスタと、 前記第９の他方の端子に一方の端子が接続され、ゲート
   に前記第１の制御信号が入力され、他方の端子が接地さ
   れた第４のＮチャネルトランジスタと、 前記Ｎウエルに一方の端子が接続され、ゲートに前記第
   １の制御信号が入力され、前記第１のＰチャネルトラン
   ジスタのゲートに他方の端子が接続された第１０のＰチ
   ャネルトランジスタと、 前記電源端子に一方の端子が接続され、前記第１のＰチ
   ャネルトランジスタのゲートにゲートが接続され、前記
   Ｎウエルに他方の端子が接続された第１１のＰチャネル
   トランジスタと、 を備え、 前記第１〜第１１のＰチャネルトランジスタのバックゲ
   ートは、前記Ｎウエルに接続されていることを特徴とす
   る請求項１記載の双方向レベルシフタ。
4. 【請求項４】前記スイッチ回路は、 前記第２の端子に接続された第３の端子と、前記プルア
   ップ抵抗の一端に接続された第４の端子との間にソー
   ス、ドレインが接続され、ゲートに前記第１の制御信号
   が入力される第１のＮチャネルトランジスタと、前記第
   ３の端子と前記第４の端子との間にソース、ドレインが
   接続された第１のＰチャネルトランジスタとを有するＣ
   ＭＯＳ構成のスイッチ素子と、 前記第３の端子に一方の端子が接続され、前記第４の端
   子にゲートが接続され、他方の端子がＮウエルに接続さ
   れた第２のＰチャネルトランジスタと、 前記第４の端子に一方の端子が接続され、前記第３の端
   子にゲートが接続され、他方の端子が前記Ｎウエルに接
   続された第３のＰチャネルトランジスタと、 前記Ｎウエルに一方の端子が接続され、ゲートに前記第
   １の制御信号が入力され、前記第１のＰチャネルトラン
   ジスタのゲートに他方の端子が接続された前記第４のＰ
   チャネルトランジスタと、 前記第１のＰチャネルトランジスタのゲートに一方の端
   子が接続され、ゲートに前記第１の制御信号が入力さ
   れ、他方の端子が接地された第２のＮチャネルトランジ
   スタと、 を備えることを特徴とする請求項１記載の双方向レベル
   シフタ。
5. 【請求項５】電源電圧を供給され、所定電圧低い第１の
   電源電圧を出力するレベルシフト部と、 ハイレベルのとき電源電圧を有する第１のスイッチング
   制御信号と、ハイレベルのとき前記第１の電源電圧を有
   する第２のスイッチング制御信号とを出力する制御信号
   生成部と、 第１、第２の端子の間に両端が接続され、制御端子に前
   記第２のスイッチング制御信号が入力されて導通を制御
   されるスイッチ素子と、 レベルシフト方向を制御する方向制御信号と、前記第１
   のスイッチング制御信号とを入力され、前記方向制御信
   号が前記第１の端子に入力された低電圧をハイレベルと
   する信号を前記第２の端子から高電圧をハイレベルとす
   る信号にレベルシフトして出力するように制御し、又は
   前記第２の端子に入力された高電圧をハイレベルとする
   信号を前記第１の端子から低電圧をハイレベルとする信
   号にレベルシフトして出力するように制御し、かつ前記
   第１のスイッチング制御信号がスイッチイネーブルであ
   る場合、第２のスイッチ回路をオンさせる第２のオン信
   号を生成し、前記方向制御信号が前記第１の端子に入力
   された高電圧をハイレベルとする信号を前記第２の端子
   から低電圧をハイレベルとする信号にレベルシフトして
   出力するように制御し、又は前記第２の端子に入力され
   た低電圧をハイレベルとする信号を前記第１の端子から
   高電圧をハイレベルとする信号にレベルシフトして出力
   するように制御し、かつ前記第１の制御信号がスイッチ
   イネーブルである場合、第１のスイッチ回路をオンさせ
   る第１のオン信号を生成し、前記第１の制御信号がスイ
   ッチディスエーブルである場合、第１のオフ信号及び第
   ２のオフ信号を生成して出力する制御信号生成部と、 電源端子と前記第１の端子との間に直列に接続された第
   １のプルアップ抵抗及び第１のスイッチ回路と、 前記電源端子と前記第２の端子との間に直列に接続され
   た第２のプルアップ抵抗及び第２のスイッチ回路と、 を備え、 前記第１のスイッチ回路は、前記第１のオン信号を与え
   られるとオンして前記電源端子と前記第１の端子とを前
   記第１のプルアップ抵抗を介して接続し、前記第１のオ
   フ信号を与えられるとオフして前記電源端子と前記第１
   の端子との間を非導通状態にし、 前記第２のスイッチ回路は、前記第２のオン信号を与え
   られるとオンして前記電源端子と前記第２の端子とを前
   記第２のプルアップ抵抗を介して接続し、前記第２のオ
   フ信号を与えられるとオフして前記電源端子と前記第２
   の端子との間を非導通状態にすることを特徴とする双方
   向レベルシフタ。
6. 【請求項６】前記第１、第２のスイッチ回路は、それぞ
   れ前記第１又は第２の端子に接続された第３の端子と、
   前記プルアップ抵抗の一端に接続された第４の端子との
   間にソース、ドレインを接続されたＮチャネルトランジ
   スタと、前記第３の端子と前記第４の端子との間にソー
   ス、ドレインを接続されたＰチャネルトランジスタとを
   含み、前記Ｎチャネルトランジスタはゲートに前記第１
   又は第２のオン信号が入力されてオンし、前記第１又は
   第２のオフ信号が入力されてオフし、前記Ｐチャネルト
   ランジスタはゲートにゲート制御信号が入力されて導通
   を制御される第１のスイッチ素子と、 前記第３の端子の電位と前記第４の端子の電位とを比較
   し、高い方の電位を第１の電位として出力する第１の比
   較器と、 前記第１の電位と電源電圧とを比較し、前記第１の電位
   の方が高い場合にこの第１の電位をＮウエルに供給する
   第２の比較器と、 前記第１又は第２のオフ信号が与えられた時、前記第１
   の比較器から出力された前記第１の電位を出力し、前記
   第１又は第２のオン信号が与えられた時、オン信号を出
   力する第１の回路と、 前記電源端子と接地端子との間に直列に接続された第２
   のスイッチ素子及び第２の回路であって、 前記第２のスイッチ素子は、制御端子に前記第１の回路
   から出力された前記第１の電位が与えられたとき、前記
   第１の電位が前記電源電圧より低い場合オンして前記電
   源電圧を出力し、前記第１の電位が前記電源電圧以上で
   ある場合オフし、前記制御端子に前記オン信号が与えら
   れた場合オンして前記電源電圧を出力し、 前記第２の回路は、前記第１又は第２のオフ信号が与え
   られ、かつ前記第２のスイッチ素子が前記電源電圧を出
   力したときオフ信号を出力し、前記第１又は第２のオン
   信号が与えられた時、前記オン信号を出力する、前記第
   ２のスイッチ及び前記第２の回路と、 前記Ｎウエルと前記Ｐチャネルトランジスタのゲートと
   の間に両端を接続され、制御端子に前記制御信号が与え
   られて導通を制御され、前記第１又は第２のオフ信号が
   与えられるとオンして前記Ｎウエルの電位を前記Ｐチャ
   ネルトランジスタのゲートに与え、前記第１又は第２の
   オン信号を与えられるとオフする第３のスイッチ素子
   と、 前記電源端子と前記Ｎウエルとの間に両端を接続され、
   制御端子に前記オン信号が与えられるとオンして前記Ｎ
   ウエルに電源電圧を与える第４のスイッチ素子と、 を備え、 前記第１のスイッチ素子のＰチャネルトランジスタが前
   記Ｎウエルに形成されており、 前記第１又は第２のオン信号が与えられると前記Ｎチャ
   ネルトランジスタがオンし、前記Ｐチャネルトランジス
   タのゲートに前記オン信号が与えられてオンし、前記第
   ４のスイッチがオンして前記電源電圧が前記Ｎウエルに
   与えられ、 前記第１又は第２のオフ信号が与えられ、かつ前記第
   ３、第４の端子の電位が共に前記電源電圧より低い場
   合、前記第３、第４の端子の電位のうち高い方が前記第
   １の比較回路、第１の回路を介して前記第２のスイッチ
   素子のゲートに与えられてオンし、前記電源電圧がこの
   第２のスイッチ素子を介して前記第２の回路に与えら
   れ、前記第２の回路がオフ信号を生成して前記第１、第
   ４のスイッチ素子の前記制御端子に与えてオフさせ、 前記第３、第４の端子の電位の少なくとも一方が前記電
   源電圧以上である場合、前記第３、第４の端子の電位の
   うち高い方が前記第１の電位として前記第１、第２の比
   較回路を介して前記Ｎウエルに与えられ、前記第３のス
   イッチ素子がオンして前記Ｎウエルの前記第１の電位が
   前記Ｐチャネルトランジスタのゲートに与えられること
   を特徴とする請求項５記載の双方向レベルシフタ。
7. 【請求項７】前記第１、第２のスイッチ回路は、それぞ
   れ前記第１又は第２の端子に接続された第３の端子と、
   前記プルアップ抵抗の一端に接続された第４の端子との
   間にソース、ドレインが接続され、ゲートに前記第１又
   は第２のオン信号が与えられるとオンし、前記第１又は
   第２のオフ信号が与えられるとオフする第１のＮチャネ
   ルトランジスタと、前記第３の端子と前記第４の端子と
   の間にソース、ドレインが接続された第１のＰチャネル
   トランジスタとを有するＣＭＯＳ構成のスイッチ素子
   と、 Ｎウエルに一方の端子が接続され、前記ゲートが前記電
   源端子に接続された第２のＰチャネルトランジスタと、 前記第２のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートが前記第４の端子に接続さ
   れ、他方の端子が前記第３の端子に接続された第３のＰ
   チャネルトランジスタと、 前記Ｎウエルに一方の端子が接続され、前記ゲートが前
   記電源端子に接続された第４のＰチャネルトランジスタ
   と、 前記第４のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートが前記第３の端子に接続さ
   れ、他方の端子が前記第４の端子に接続された第５のＰ
   チャネルトランジスタと、 前記第２のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１又は第２のオン信
   号、又は前記第１又は第２のオフ信号が入力される第６
   のＰチャネルトランジスタと、 前記第４のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１又は第２のオン信
   号、前記第１又は第２のオフ信号が入力され、他方の端
   子が前記第６のＰチャネルトランジスタの他方の端子に
   接続された第７のＰチャネルトランジスタと、 前記第６のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１又は第２のオン信
   号、前記第１又は第２のオフ信号が入力され、他方の端
   子が接地された第２のＮチャネルトランジスタと、 前記第７のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１又は第２のオン信
   号、前記第１又は第２のオフ信号が入力され、他方の端
   子が接地された第３のＮチャネルトランジスタと、 前記電源端子に一方の端子が接続され、前記第６のＰチ
   ャネルトランジスタの他方の端子にゲートが接続された
   第８のＰチャネルトランジスタと、 前記第８のＰチャネルトランジスタの他方の端子に一方
   の端子が接続され、ゲートに前記第１又は第２のオン信
   号、前記第１又は第２のオフ信号が入力される第９のＰ
   チャネルトランジスタと、 前記第９の他方の端子に一方の端子が接続され、ゲート
   に前記第１又は第２のオン信号、前記第１又は第２のオ
   フ信号が入力され、他方の端子が接地された第４のＮチ
   ャネルトランジスタと、 前記Ｎウエルに一方の端子が接続され、ゲートに前記第
   １又は第２のオン信号、前記第１又は第２のオフ信号が
   入力され、前記第１のＰチャネルトランジスタのゲート
   に他方の端子が接続された第１０のＰチャネルトランジ
   スタと、 前記電源端子に一方の端子が接続され、前記第１のＰチ
   ャネルトランジスタのゲートにゲートが接続され、前記
   Ｎウエルに他方の端子が接続された第１１のＰチャネル
   トランジスタと、 を備え、 前記第１〜第１１のＰチャネルトランジスタのバックゲ
   ートは、前記Ｎウエルに接続されていることを特徴とす
   る請求項５記載の双方向レベルシフタ。
8. 【請求項８】前記第１、第２のスイッチ回路は、それぞ
   れ 前記第１又は第２の端子に接続された第３の端子と、前
   記プルアップ抵抗の一端に接続された第４の端子との間
   にソース、ドレインが接続され、ゲートに前記第１又は
   第２のオン信号、前記第１又は第２のオフ信号が入力さ
   れる第１のＮチャネルトランジスタと、前記第３の端子
   と前記第４の端子との間にソース、ドレインが接続され
   た第１のＰチャネルトランジスタとを有するＣＭＯＳ構
   成のスイッチ素子と、 前記第３の端子に一方の端子が接続され、前記第４の端
   子にゲートが接続され、他方の端子がＮウエルに接続さ
   れた第２のＰチャネルトランジスタと、 前記第４の端子に一方の端子が接続され、前記第３の端
   子にゲートが接続され、他方の端子が前記Ｎウエルに接
   続された第３のＰチャネルトランジスタと、 前記Ｎウエルに一方の端子が接続され、ゲートに前記第
   １又は第２のオン信号、前記第１又は第２のオフ信号が
   入力され、前記第１のＰチャネルトランジスタのゲート
   に他方の端子が接続された前記第４のＰチャネルトラン
   ジスタと、 前記第１のＰチャネルトランジスタのゲートに一方の端
   子が接続され、ゲートに前記第１又は第２のオン信号、
   前記第１又は第２のオフ信号が入力され、他方の端子が
   接地された第２のＮチャネルトランジスタと、 を備えることを特徴とする請求項５記載の双方向レベル
   シフタ。