JP2003017557A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2003017557A JP2003017557A JP2001203662A JP2001203662A JP2003017557A JP 2003017557 A JP2003017557 A JP 2003017557A JP 2001203662 A JP2001203662 A JP 2001203662A JP 2001203662 A JP2001203662 A JP 2001203662A JP 2003017557 A JP2003017557 A JP 2003017557A
- Authority
- JP
- Japan
- Prior art keywords
- film
- getter effect
- interlayer insulating
- semiconductor device
- getter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 チップ内への水分侵入を防止し、かつゲッタ
ー効果も得ることが可能な半導体装置を提供する。 【解決手段】 シリコン基板１のデバイス形成領域にト
ランジスタＴｒ等を形成したのち、スクライブ領域にお
いてチップ毎に分割されてなる半導体装置において、チ
ップ内のデバイス形成領域に形成されたＯ3−ＢＰＳＧ
膜１０がチップの端部において水分防止膜１１や層間絶
縁膜１２に覆われ、チップの端部から露出しない構成と
なるようにする。
ー効果も得ることが可能な半導体装置を提供する。 【解決手段】 シリコン基板１のデバイス形成領域にト
ランジスタＴｒ等を形成したのち、スクライブ領域にお
いてチップ毎に分割されてなる半導体装置において、チ
ップ内のデバイス形成領域に形成されたＯ3−ＢＰＳＧ
膜１０がチップの端部において水分防止膜１１や層間絶
縁膜１２に覆われ、チップの端部から露出しない構成と
なるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、チップ端からの水
分の侵入を防止可能な半導体装置及びその製造方法に関
するものである。
分の侵入を防止可能な半導体装置及びその製造方法に関
するものである。
【０００２】
【従来の技術】近年の素子の微細化に伴い、線幅制御性
確保を目的として、ＣＭＰ（ChemicalMechanical Poli
shing）による平坦化が行われている。このようなＣＭ
Ｐによる平坦化が行なわれた半導体装置の断面構成を図
１１に示す。この図に示されるＣＭＰによる平坦化を行
なった場合、トランジスタＪ１及びゲッター効果を狙っ
たＯ3−ＢＰＳＧ膜Ｊ２の上に形成された各層間絶縁膜
Ｊ３、Ｊ４、Ｊ５等が平坦化された構造となる。このよ
うな場合、スクライブ上にも層間絶縁膜Ｊ３〜Ｊ５が残
ることになり、ダイシングカット後にチップ端から吸水
性のあるＯ3−ＢＰＳＧ膜Ｊ２が露出した構造となって
しまう。
確保を目的として、ＣＭＰ（ChemicalMechanical Poli
shing）による平坦化が行われている。このようなＣＭ
Ｐによる平坦化が行なわれた半導体装置の断面構成を図
１１に示す。この図に示されるＣＭＰによる平坦化を行
なった場合、トランジスタＪ１及びゲッター効果を狙っ
たＯ3−ＢＰＳＧ膜Ｊ２の上に形成された各層間絶縁膜
Ｊ３、Ｊ４、Ｊ５等が平坦化された構造となる。このよ
うな場合、スクライブ上にも層間絶縁膜Ｊ３〜Ｊ５が残
ることになり、ダイシングカット後にチップ端から吸水
性のあるＯ3−ＢＰＳＧ膜Ｊ２が露出した構造となって
しまう。
【０００３】しかしながら、このような構造だと、吸水
性のあるＯ3−ＢＰＳＧ膜Ｊ２を介して水分がチップ内
に侵入してしまい、ホットキャリア寿命劣化や電荷保持
劣化等のデバイス特性の劣化を引き起こすことが懸念さ
れる。
性のあるＯ3−ＢＰＳＧ膜Ｊ２を介して水分がチップ内
に侵入してしまい、ホットキャリア寿命劣化や電荷保持
劣化等のデバイス特性の劣化を引き起こすことが懸念さ
れる。
【０００４】そこで、従来では、図１２に示される構成
が用いられており、水分侵入からデバイスを保護する方
法として、Ｐ−ＳｉＮ膜からなる水分防止膜Ｊ６をＯ3
−ＢＰＳＧ膜Ｊ２の上層に配置したり、又は下層に配置
したりする等の手法がとられている。
が用いられており、水分侵入からデバイスを保護する方
法として、Ｐ−ＳｉＮ膜からなる水分防止膜Ｊ６をＯ3
−ＢＰＳＧ膜Ｊ２の上層に配置したり、又は下層に配置
したりする等の手法がとられている。
【０００５】
【発明が解決しようとする課題】しかしながら、水分防
止膜Ｊ６をＯ3−ＢＰＳＧ膜Ｊ２の上層に配置した場合
には、Ｏ3−ＢＰＳＧ膜Ｊ２からの水分侵入に対して不
十分であり、下層に配置した場合には、Ｏ3−ＢＰＳＧ
膜Ｊ２に期待する基板からのＮａ等のゲッター効果が不
十分になるという問題がある。
止膜Ｊ６をＯ3−ＢＰＳＧ膜Ｊ２の上層に配置した場合
には、Ｏ3−ＢＰＳＧ膜Ｊ２からの水分侵入に対して不
十分であり、下層に配置した場合には、Ｏ3−ＢＰＳＧ
膜Ｊ２に期待する基板からのＮａ等のゲッター効果が不
十分になるという問題がある。
【０００６】本発明は上記点に鑑みて、チップ内への水
分侵入を防止し、かつゲッター効果も得ることが可能な
半導体装置及びその製造方法を提供することを目的とす
る。
分侵入を防止し、かつゲッター効果も得ることが可能な
半導体装置及びその製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板（１）のデ
バイス形成領域にデバイス（Ｔｒ）を形成したのち、ス
クライブ領域においてチップ毎に分割されてなる半導体
装置において、チップ内のデバイス形成領域に形成され
た第１のゲッター効果用膜（１０）と、第１のゲッター
効果用膜の上層若しくは下層に形成された第１の水分防
止膜（１１）と、第１のゲッター効果用膜及び第１の水
分防止膜の上層に形成された層間絶縁膜（１２、１５、
１８）とを有し、層間絶縁膜の表面が平坦化された構成
となっており、第１のゲッター効果用膜は、チップの端
部において層間絶縁膜に覆われ、チップの端部から露出
しない構成となっていることを特徴としている。
め、請求項１に記載の発明では、半導体基板（１）のデ
バイス形成領域にデバイス（Ｔｒ）を形成したのち、ス
クライブ領域においてチップ毎に分割されてなる半導体
装置において、チップ内のデバイス形成領域に形成され
た第１のゲッター効果用膜（１０）と、第１のゲッター
効果用膜の上層若しくは下層に形成された第１の水分防
止膜（１１）と、第１のゲッター効果用膜及び第１の水
分防止膜の上層に形成された層間絶縁膜（１２、１５、
１８）とを有し、層間絶縁膜の表面が平坦化された構成
となっており、第１のゲッター効果用膜は、チップの端
部において層間絶縁膜に覆われ、チップの端部から露出
しない構成となっていることを特徴としている。
【０００８】このように、第１のゲッター効果用膜がチ
ップの端部から露出しない構成とすることで、第１のゲ
ッター効果用膜を介しての水分侵入を防止することがで
きる。これにより、チップ内への水分侵入を防止し、か
つゲッター効果も得ることが可能となる。
ップの端部から露出しない構成とすることで、第１のゲ
ッター効果用膜を介しての水分侵入を防止することがで
きる。これにより、チップ内への水分侵入を防止し、か
つゲッター効果も得ることが可能となる。
【０００９】請求項２に記載の発明では、第１の水分防
止膜は第１のゲッター効果用膜の上層に配置され、第１
のゲッター効果用膜はチップの端部において第１の水分
防止膜に覆われていることを特徴としている。このよう
に、第１の水分防止膜を第１のゲッター効果用膜の上層
に配置し、チップの端部において、第１の水分防止膜に
よって第１のゲッター効果用膜が覆われるようにするこ
とができる。
止膜は第１のゲッター効果用膜の上層に配置され、第１
のゲッター効果用膜はチップの端部において第１の水分
防止膜に覆われていることを特徴としている。このよう
に、第１の水分防止膜を第１のゲッター効果用膜の上層
に配置し、チップの端部において、第１の水分防止膜に
よって第１のゲッター効果用膜が覆われるようにするこ
とができる。
【００１０】一方、第１の水分防止膜を第１のゲッター
効果用膜の下層に配置する場合には、請求項３、６に示
すように、第１の水分防止膜をデバイス形成領域にのみ
形成することにより、ゲッター効果を得ることが可能で
ある。また、請求項４、７に示すように、ゲート電極の
側壁に形成されるサイドウォールがゲッター効果を有す
る絶縁材料で構成されるようにしたり、請求項５、８に
示すように、デバイスの各素子を絶縁分離する素子分離
膜（２）がゲッター効果を有する絶縁材料で構成される
ようにしても良い。
効果用膜の下層に配置する場合には、請求項３、６に示
すように、第１の水分防止膜をデバイス形成領域にのみ
形成することにより、ゲッター効果を得ることが可能で
ある。また、請求項４、７に示すように、ゲート電極の
側壁に形成されるサイドウォールがゲッター効果を有す
る絶縁材料で構成されるようにしたり、請求項５、８に
示すように、デバイスの各素子を絶縁分離する素子分離
膜（２）がゲッター効果を有する絶縁材料で構成される
ようにしても良い。
【００１１】請求項９に記載の発明では、層間絶縁膜の
上に形成され、層間絶縁膜を介してデバイスに電気的に
接続された配線層（１４、１７、２０）を有し、配線層
は、その上層に第２のゲッター効果用膜（２２〜２４）
及び第２の水分防止膜（２５〜２７）が備えられてお
り、第２のゲッター効果用膜は、チップの端部において
層間絶縁膜に覆われ、チップの端部から露出しない構成
となっていることを特徴としている。
上に形成され、層間絶縁膜を介してデバイスに電気的に
接続された配線層（１４、１７、２０）を有し、配線層
は、その上層に第２のゲッター効果用膜（２２〜２４）
及び第２の水分防止膜（２５〜２７）が備えられてお
り、第２のゲッター効果用膜は、チップの端部において
層間絶縁膜に覆われ、チップの端部から露出しない構成
となっていることを特徴としている。
【００１２】このように、配線層の上層に第２のゲッタ
ー効果用膜及び第２の水分防止膜が形成されるような構
成においても、請求項１と同様に第２のゲッター効果用
膜がチップの端部から露出しない構成となるようにすれ
ば、請求項１と同様の効果を得ることが可能である。
ー効果用膜及び第２の水分防止膜が形成されるような構
成においても、請求項１と同様に第２のゲッター効果用
膜がチップの端部から露出しない構成となるようにすれ
ば、請求項１と同様の効果を得ることが可能である。
【００１３】なお、請求項１０に示すように、層間絶縁
膜及び配線層が複数ある場合には、複数の配線層のうち
少なくとも１つにおいて、請求項６の構成を採用すれ
ば、上記効果を得ることができる。
膜及び配線層が複数ある場合には、複数の配線層のうち
少なくとも１つにおいて、請求項６の構成を採用すれ
ば、上記効果を得ることができる。
【００１４】請求項１１に記載の発明では、層間絶縁膜
のうち最も上層に位置するものの上に形成された配線層
（２０）が第２のゲッター効果用膜（２４）及び第２の
水分防止膜（２７）で覆われ、これら第２のゲッター効
果用膜及び第２の水分防止膜の上にパッシベーション膜
（２１）が形成されており、パッシベーション膜、第２
のゲッター効果用膜及び第２の水分防止膜にパッド開口
部（３３）が設けられ、該パッド開口部の端部において
第２のゲッター効果用膜がパッシベーション膜に覆われ
て露出していない構成となっていることを特徴としてい
る。
のうち最も上層に位置するものの上に形成された配線層
（２０）が第２のゲッター効果用膜（２４）及び第２の
水分防止膜（２７）で覆われ、これら第２のゲッター効
果用膜及び第２の水分防止膜の上にパッシベーション膜
（２１）が形成されており、パッシベーション膜、第２
のゲッター効果用膜及び第２の水分防止膜にパッド開口
部（３３）が設けられ、該パッド開口部の端部において
第２のゲッター効果用膜がパッシベーション膜に覆われ
て露出していない構成となっていることを特徴としてい
る。
【００１５】このように、パッド開口部についても第２
のゲッター効果用膜が露出しないようにすることで、チ
ップ内への水分侵入を防止し、かつゲッター効果も得る
ことが可能となる。
のゲッター効果用膜が露出しないようにすることで、チ
ップ内への水分侵入を防止し、かつゲッター効果も得る
ことが可能となる。
【００１６】請求項１３、１４に記載の発明は、請求項
１乃至１２に記載の半導体装置の製造方法に関するもの
であり、これらの方法によって上記各請求項にかかる半
導体装置が製造される。
１乃至１２に記載の半導体装置の製造方法に関するもの
であり、これらの方法によって上記各請求項にかかる半
導体装置が製造される。
【００１７】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１８】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態にかかる半導体装置の断面構成を示す。
この図は、ダイシングカット前の２つのチップの断面構
成に相当し、実際には図中に示したスクライブ領域にて
ダイシングカットされ、１つ１つのチップに分別されて
半導体装置とされる。以下、図１に基づき半導体装置の
構成について説明する。
の第１実施形態にかかる半導体装置の断面構成を示す。
この図は、ダイシングカット前の２つのチップの断面構
成に相当し、実際には図中に示したスクライブ領域にて
ダイシングカットされ、１つ１つのチップに分別されて
半導体装置とされる。以下、図１に基づき半導体装置の
構成について説明する。
【００１９】半導体基板としてのシリコン基板１の表層
部にはＳＴＩ（Shallow Trench Isolation）若しくは
ＬＯＣＯＳ酸化膜による素子分離層２が形成されている
と共に、ウェル領域３ａ、３ｂが備えられている。そし
て、デバイス形成領域の一部に相当するウェル領域３ａ
にデバイスとしてのトランジスタＴｒが形成された構成
となっている。
部にはＳＴＩ（Shallow Trench Isolation）若しくは
ＬＯＣＯＳ酸化膜による素子分離層２が形成されている
と共に、ウェル領域３ａ、３ｂが備えられている。そし
て、デバイス形成領域の一部に相当するウェル領域３ａ
にデバイスとしてのトランジスタＴｒが形成された構成
となっている。
【００２０】ウェル領域３ａの表層部には互いに離間す
るようにソース領域４ａ及びドレイン領域４ｂが形成さ
れている。これらソース領域４ａ及びドレイン領域４ｂ
の間をチャネル領域とすると、少なくともチャネル領域
の表面にはゲート酸化膜５を介してＰｏｌｙ−Ｓｉから
なるゲート電極６が形成されている。このゲート電極６
の側壁にはサイドウォール７が形成され、ソース領域４
ａ及びドレイン領域４ｂのうちサイドウォール７によっ
て覆われていない部分とゲート電極６との表面にシリサ
イド膜８が配置された構成となっている。
るようにソース領域４ａ及びドレイン領域４ｂが形成さ
れている。これらソース領域４ａ及びドレイン領域４ｂ
の間をチャネル領域とすると、少なくともチャネル領域
の表面にはゲート酸化膜５を介してＰｏｌｙ−Ｓｉから
なるゲート電極６が形成されている。このゲート電極６
の側壁にはサイドウォール７が形成され、ソース領域４
ａ及びドレイン領域４ｂのうちサイドウォール７によっ
て覆われていない部分とゲート電極６との表面にシリサ
イド膜８が配置された構成となっている。
【００２１】また、ゲート電極５やソース領域４ａ及び
ドレイン領域４ｂの上面には例えばＰ−ＴＥＯＳ膜等の
絶縁膜９が成膜され、この絶縁膜９の上には第１のゲッ
ター効果用膜としてのＯ3−ＢＰＳＧ膜１０が成膜され
ている。このＯ3−ＢＰＳＧ膜１０がシリコン基板１側
からのＮａ等の汚染物質を引き抜くゲッター効果を奏す
る役割を果たす。このＯ3−ＢＰＳＧ膜１０は、トラン
ジスタＴｒが形成されたチップ内の領域には形成されて
いるが、スクライブ領域には形成されておらず、具体的
にはダイシングカットされた際にチップ端部となる位置
よりも内側までしか形成されていない状態となってい
る。すなわち、ダイシングカットされた後にチップ端部
からＯ3−ＢＰＳＧ膜１０が露出しない構成となってい
る。
ドレイン領域４ｂの上面には例えばＰ−ＴＥＯＳ膜等の
絶縁膜９が成膜され、この絶縁膜９の上には第１のゲッ
ター効果用膜としてのＯ3−ＢＰＳＧ膜１０が成膜され
ている。このＯ3−ＢＰＳＧ膜１０がシリコン基板１側
からのＮａ等の汚染物質を引き抜くゲッター効果を奏す
る役割を果たす。このＯ3−ＢＰＳＧ膜１０は、トラン
ジスタＴｒが形成されたチップ内の領域には形成されて
いるが、スクライブ領域には形成されておらず、具体的
にはダイシングカットされた際にチップ端部となる位置
よりも内側までしか形成されていない状態となってい
る。すなわち、ダイシングカットされた後にチップ端部
からＯ3−ＢＰＳＧ膜１０が露出しない構成となってい
る。
【００２２】また、Ｏ3−ＢＰＳＧ膜１０の表面には、
例えばＰ−ＳｉＮやＰ−ＳｉＯＮによって構成された耐
湿性が良い水分防止膜（第１の水分防止膜）１１が配置
されており、さらにこの上には例えばＰ−ＴＥＯＳ等で
構成された層間絶縁膜１２が成膜されている。この層間
絶縁膜１２の表面はＣＭＰによって平坦化された状態と
なっている。そして、層間絶縁膜１２、水分防止膜１
１、Ｏ3−ＢＰＳＧ膜１０及び絶縁膜９にはコンタクト
ホール１３が形成されており、このコンタクトホール１
３内にＷ等が埋め込まれ、ゲート電極６上のシリサイド
膜８に電気的に接続されている。
例えばＰ−ＳｉＮやＰ−ＳｉＯＮによって構成された耐
湿性が良い水分防止膜（第１の水分防止膜）１１が配置
されており、さらにこの上には例えばＰ−ＴＥＯＳ等で
構成された層間絶縁膜１２が成膜されている。この層間
絶縁膜１２の表面はＣＭＰによって平坦化された状態と
なっている。そして、層間絶縁膜１２、水分防止膜１
１、Ｏ3−ＢＰＳＧ膜１０及び絶縁膜９にはコンタクト
ホール１３が形成されており、このコンタクトホール１
３内にＷ等が埋め込まれ、ゲート電極６上のシリサイド
膜８に電気的に接続されている。
【００２３】また、層間絶縁膜１２の表面には第１配線
層１４がパターニングされ、この第１配線層１４を覆う
ように層間絶縁膜１５が成膜されている。この層間絶縁
膜１５もＣＭＰによって平坦化された状態となってい
る。また、この層間絶縁膜１５にはＷ等が埋め込まれた
ビアホール１６が形成され、第１配線層１４と電気的に
接続された構成となっている。
層１４がパターニングされ、この第１配線層１４を覆う
ように層間絶縁膜１５が成膜されている。この層間絶縁
膜１５もＣＭＰによって平坦化された状態となってい
る。また、この層間絶縁膜１５にはＷ等が埋め込まれた
ビアホール１６が形成され、第１配線層１４と電気的に
接続された構成となっている。
【００２４】さらに、層間絶縁膜１５の表面には第２配
線層１７がパターニングされ、この第２配線層１７を覆
うように層間絶縁膜１８が成膜されている。この層間絶
縁膜１８もＣＭＰによって平坦化された状態となってい
る。また、この層間絶縁膜１８にはＷ等が埋め込まれた
ビアホール１９が形成され、第２配線層１７と電気的に
接続された構成となっている。そして、層間絶縁膜１７
の表面に第３配線層２０がパターニングされ、この第３
配線層２０を覆うようにパッシベーション膜２１が成膜
されて半導体装置が構成されている。
線層１７がパターニングされ、この第２配線層１７を覆
うように層間絶縁膜１８が成膜されている。この層間絶
縁膜１８もＣＭＰによって平坦化された状態となってい
る。また、この層間絶縁膜１８にはＷ等が埋め込まれた
ビアホール１９が形成され、第２配線層１７と電気的に
接続された構成となっている。そして、層間絶縁膜１７
の表面に第３配線層２０がパターニングされ、この第３
配線層２０を覆うようにパッシベーション膜２１が成膜
されて半導体装置が構成されている。
【００２５】このような構成の半導体装置においては、
Ｏ3−ＢＰＳＧ膜１０を備えつつ、かつ、そのＯ3−ＢＰ
ＳＧ膜１０がダイシングカット後にチップ端部から露出
しないような構成となっている。このため、Ｏ3−ＢＰ
ＳＧ膜１０を備えることによるゲッター効果を得なが
ら、Ｏ3−ＢＰＳＧ膜１０を通じての水分侵入を防止す
ることが可能となる。
Ｏ3−ＢＰＳＧ膜１０を備えつつ、かつ、そのＯ3−ＢＰ
ＳＧ膜１０がダイシングカット後にチップ端部から露出
しないような構成となっている。このため、Ｏ3−ＢＰ
ＳＧ膜１０を備えることによるゲッター効果を得なが
ら、Ｏ3−ＢＰＳＧ膜１０を通じての水分侵入を防止す
ることが可能となる。
【００２６】続いて、図１に示す半導体装置の製造方法
について、図２〜図５に示す製造工程図を参照して説明
する。
について、図２〜図５に示す製造工程図を参照して説明
する。
【００２７】〔図２（ａ）に示す工程〕まず、シリコン
基板１を用意し、シリコン基板１の表層部にＳＴＩ工程
もしくはＬＯＣＯＳ工程を施すことにより素子分離層２
を形成する。その後、イオン注入を実施してウェル領域
３ａ、３ｂを形成する。
基板１を用意し、シリコン基板１の表層部にＳＴＩ工程
もしくはＬＯＣＯＳ工程を施すことにより素子分離層２
を形成する。その後、イオン注入を実施してウェル領域
３ａ、３ｂを形成する。
【００２８】〔図２（ｂ）に示す工程〕熱酸化等によっ
てシリコン基板１の表面にゲート酸化膜５を形成する。
その後、ゲート酸化膜５の表面にＰｏｌｙ−Ｓｉ層を成
膜したのち、ゲート電極６をパターニングする。次い
で、ゲート電極６を含む基板上面に絶縁膜を成膜したの
ち、絶縁膜をエッチバックすることでサイドウォール７
を形成する。そして、ゲート電極６をマスクとしたイオ
ン注入を行なうことで、ソース領域４ａ及びドレイン領
域４ｂを形成する。さらに、シリコン基板１の表面全面
にＴｉ膜等の高融点金属を成膜したのち、熱処理を行な
うことで、ゲート電極６やソース領域４ａ及びドレイン
領域４ｂの露出部分と高融点金属とを反応させること
で、シリサイド膜８を形成する。
てシリコン基板１の表面にゲート酸化膜５を形成する。
その後、ゲート酸化膜５の表面にＰｏｌｙ−Ｓｉ層を成
膜したのち、ゲート電極６をパターニングする。次い
で、ゲート電極６を含む基板上面に絶縁膜を成膜したの
ち、絶縁膜をエッチバックすることでサイドウォール７
を形成する。そして、ゲート電極６をマスクとしたイオ
ン注入を行なうことで、ソース領域４ａ及びドレイン領
域４ｂを形成する。さらに、シリコン基板１の表面全面
にＴｉ膜等の高融点金属を成膜したのち、熱処理を行な
うことで、ゲート電極６やソース領域４ａ及びドレイン
領域４ｂの露出部分と高融点金属とを反応させること
で、シリサイド膜８を形成する。
【００２９】〔図２（ｃ）、（ｄ）に示す工程〕まず、
図２（ｃ）に示すように、シリコン基板１の表面全面
に、例えばＰ−ＴＥＯＳ膜等で構成される絶縁膜９を成
膜する。そして、この絶縁膜９の表面にゲッター効果を
果たすＯ3−ＢＰＳＧ膜１０を成膜する。その後、フォ
トリソグラフィ工程により、図２（ｄ）に示すようにＯ
3−ＢＰＳＧ膜１０のうちチップの周囲、すなわちスク
ライブ領域及びチップの外周部の所定幅の部分を除去す
る。
図２（ｃ）に示すように、シリコン基板１の表面全面
に、例えばＰ−ＴＥＯＳ膜等で構成される絶縁膜９を成
膜する。そして、この絶縁膜９の表面にゲッター効果を
果たすＯ3−ＢＰＳＧ膜１０を成膜する。その後、フォ
トリソグラフィ工程により、図２（ｄ）に示すようにＯ
3−ＢＰＳＧ膜１０のうちチップの周囲、すなわちスク
ライブ領域及びチップの外周部の所定幅の部分を除去す
る。
【００３０】〔図３（ａ）、（ｂ）に示す工程〕まず、
図３（ａ）に示すように、Ｏ3−ＢＰＳＧ膜１０の表
面、及び先程Ｏ3−ＢＰＳＧ膜１０を除去した部分の上
に、例えばＰ−ＳｉＮからなる水分防止膜１１を成膜す
る。そして、図３（ｂ）に示すように、水分防止膜１１
の上に層間絶縁膜１２を例えば１μｍ以上の厚さで成膜
したのちＣＭＰ工程を施すことで層間絶縁膜１２の表面
を平坦化する。
図３（ａ）に示すように、Ｏ3−ＢＰＳＧ膜１０の表
面、及び先程Ｏ3−ＢＰＳＧ膜１０を除去した部分の上
に、例えばＰ−ＳｉＮからなる水分防止膜１１を成膜す
る。そして、図３（ｂ）に示すように、水分防止膜１１
の上に層間絶縁膜１２を例えば１μｍ以上の厚さで成膜
したのちＣＭＰ工程を施すことで層間絶縁膜１２の表面
を平坦化する。
【００３１】〔図３（ｃ）、（ｄ）に示す工程〕図３
（ｃ）に示すように、フォトリソグラフィ工程により層
間絶縁膜１２、水分防止膜１１、Ｏ3−ＢＰＳＧ膜１０
及び絶縁膜９にコンタクトホール１３を開けたのち、コ
ンタクトホール１３内をＷ等の金属材料で埋め込み、そ
の後、エッチバックもしくはＣＭＰによって金属材料を
平坦化することで、コンタクトホール１３内にのみ金属
材料を残す。そして、図３（ｄ）に示すように、層間絶
縁膜１２の上にスパッタ等によってＡｌを成膜したの
ち、Ａｌをパターニングすることで第１配線層１４を形
成する。
（ｃ）に示すように、フォトリソグラフィ工程により層
間絶縁膜１２、水分防止膜１１、Ｏ3−ＢＰＳＧ膜１０
及び絶縁膜９にコンタクトホール１３を開けたのち、コ
ンタクトホール１３内をＷ等の金属材料で埋め込み、そ
の後、エッチバックもしくはＣＭＰによって金属材料を
平坦化することで、コンタクトホール１３内にのみ金属
材料を残す。そして、図３（ｄ）に示すように、層間絶
縁膜１２の上にスパッタ等によってＡｌを成膜したの
ち、Ａｌをパターニングすることで第１配線層１４を形
成する。
【００３２】〔図４（ａ）に示す工程〕層間絶縁膜１２
及び第１配線層１４の表面に層間絶縁膜１５を例えば１
μｍ以上の厚さで成膜したのちＣＭＰ工程を施すこと
で、層間絶縁膜１２の表面を平坦化する。
及び第１配線層１４の表面に層間絶縁膜１５を例えば１
μｍ以上の厚さで成膜したのちＣＭＰ工程を施すこと
で、層間絶縁膜１２の表面を平坦化する。
【００３３】〔図４（ｂ）、（ｃ）に示す工程〕図４
（ｂ）に示すように、フォトリソグラフィ工程により層
間絶縁膜１５にコンタクトホール１６を開けたのち、コ
ンタクトホール１６内をＷ等の金属材料で埋め込み、そ
の後、エッチバックもしくはＣＭＰによって金属材料を
平坦化することで、コンタクトホール１６内にのみ金属
材料を残す。そして、図４（ｃ）に示すように、層間絶
縁膜１５の上にスパッタ等によってＡｌを成膜したの
ち、Ａｌをパターニングすることで第２配線層１７を形
成する。
（ｂ）に示すように、フォトリソグラフィ工程により層
間絶縁膜１５にコンタクトホール１６を開けたのち、コ
ンタクトホール１６内をＷ等の金属材料で埋め込み、そ
の後、エッチバックもしくはＣＭＰによって金属材料を
平坦化することで、コンタクトホール１６内にのみ金属
材料を残す。そして、図４（ｃ）に示すように、層間絶
縁膜１５の上にスパッタ等によってＡｌを成膜したの
ち、Ａｌをパターニングすることで第２配線層１７を形
成する。
【００３４】〔図４（ｄ）に示す工程〕層間絶縁膜１５
及び第２配線層１７の表面に層間絶縁膜１８を例えば１
μｍ以上の厚さで成膜したのちＣＭＰ工程を施すこと
で、層間絶縁膜１８の表面を平坦化する。
及び第２配線層１７の表面に層間絶縁膜１８を例えば１
μｍ以上の厚さで成膜したのちＣＭＰ工程を施すこと
で、層間絶縁膜１８の表面を平坦化する。
【００３５】〔図５（ａ）に示す工程〕フォトリソグラ
フィ工程により層間絶縁膜１８にコンタクトホール１９
を開けたのち、コンタクトホール１９内をＷ等の金属材
料で埋め込み、その後、エッチバックもしくはＣＭＰに
よって金属材料を平坦化することで、コンタクトホール
１９内にのみ金属材料を残す。そして、層間絶縁膜１８
の上にスパッタ等によってＡｌを成膜したのち、Ａｌを
パターニングすることで第３配線層２０を形成する。
フィ工程により層間絶縁膜１８にコンタクトホール１９
を開けたのち、コンタクトホール１９内をＷ等の金属材
料で埋め込み、その後、エッチバックもしくはＣＭＰに
よって金属材料を平坦化することで、コンタクトホール
１９内にのみ金属材料を残す。そして、層間絶縁膜１８
の上にスパッタ等によってＡｌを成膜したのち、Ａｌを
パターニングすることで第３配線層２０を形成する。
【００３６】〔図５（ｂ）、（ｃ）に示す工程〕図５
（ｂ）に示すように、層間絶縁膜１８及び第３配線層２
０の上にパッシベーション膜２１を成膜したのち、図示
しないがパッド開口部を形成する工程を行なった後、図
５（ｃ）に示すように、スクライブ領域においてダイシ
ングカットしていくことで、各チップ毎に分割されて半
導体装置が完成する。
（ｂ）に示すように、層間絶縁膜１８及び第３配線層２
０の上にパッシベーション膜２１を成膜したのち、図示
しないがパッド開口部を形成する工程を行なった後、図
５（ｃ）に示すように、スクライブ領域においてダイシ
ングカットしていくことで、各チップ毎に分割されて半
導体装置が完成する。
【００３７】（第２実施形態）図６に、本実施形態にお
ける半導体装置の断面構成を示す。上記第１実施形態で
は、トランジスタＴｒが形成された領域においてゲッタ
ー効果および水分侵入防止効果を得る場合について説明
したが、各配線層１４、１７、２０についてもゲッター
効果や水分侵入防止効果を得るようにする場合がある。
このような場合にも、図６に示すように、２層以降の各
層間絶縁膜１５、１８及びパッシベーション膜２１を形
成する前にＯ3−ＢＰＳＧ膜（第２のゲッター効果用
膜）２２、２３、２４を成膜しておき、これら各Ｏ3−
ＢＰＳＧ膜２２〜２４のうちチップ周囲に相当する部分
を除去しておいたのち、各Ｏ3−ＢＰＳＧ膜２２〜２４
の上に水分防止膜（第２の水分防止膜）２５、２６、２
７を成膜する。このようにすれば、各配線層１４、１
７、２０に関してもゲッター効果および水分侵入防止効
果を得ることができる。
ける半導体装置の断面構成を示す。上記第１実施形態で
は、トランジスタＴｒが形成された領域においてゲッタ
ー効果および水分侵入防止効果を得る場合について説明
したが、各配線層１４、１７、２０についてもゲッター
効果や水分侵入防止効果を得るようにする場合がある。
このような場合にも、図６に示すように、２層以降の各
層間絶縁膜１５、１８及びパッシベーション膜２１を形
成する前にＯ3−ＢＰＳＧ膜（第２のゲッター効果用
膜）２２、２３、２４を成膜しておき、これら各Ｏ3−
ＢＰＳＧ膜２２〜２４のうちチップ周囲に相当する部分
を除去しておいたのち、各Ｏ3−ＢＰＳＧ膜２２〜２４
の上に水分防止膜（第２の水分防止膜）２５、２６、２
７を成膜する。このようにすれば、各配線層１４、１
７、２０に関してもゲッター効果および水分侵入防止効
果を得ることができる。
【００３８】（第３実施形態）図７に、本実施形態にお
ける半導体装置の断面構成を示す。上記第１実施形態で
は、チップ全体に水分防止膜１１を形成した構成として
いるが、図７に示すように、Ｏ3−ＢＰＳＧ膜１０の下
層に水分防止膜１１を形成し、水分防止膜１１をトラン
ジスタＴｒが形成された領域にのみ部分的に残すように
しても良い。このようにしてもゲッター効果および水分
侵入防止効果を得ることができる。
ける半導体装置の断面構成を示す。上記第１実施形態で
は、チップ全体に水分防止膜１１を形成した構成として
いるが、図７に示すように、Ｏ3−ＢＰＳＧ膜１０の下
層に水分防止膜１１を形成し、水分防止膜１１をトラン
ジスタＴｒが形成された領域にのみ部分的に残すように
しても良い。このようにしてもゲッター効果および水分
侵入防止効果を得ることができる。
【００３９】また、この場合においても、第１実施形態
のようにＯ3−ＢＰＳＧ膜１０の端部が覆われるように
することで、上記効果を得ることが可能であるが、覆わ
ないようにしてもＯ3−ＢＰＳＧ膜１０の下層に水分防
止膜１１が配置された構成であるため、デバイス形成領
域について水分侵入防止効果を得ることができる。
のようにＯ3−ＢＰＳＧ膜１０の端部が覆われるように
することで、上記効果を得ることが可能であるが、覆わ
ないようにしてもＯ3−ＢＰＳＧ膜１０の下層に水分防
止膜１１が配置された構成であるため、デバイス形成領
域について水分侵入防止効果を得ることができる。
【００４０】なお、この場合には、Ｏ3−ＢＰＳＧ膜１
０を形成する前に水分防止膜１１を形成しておき、フォ
トリソグラフィ工程を経て、トランジスタＴｒが形成さ
れた領域にのみ水分防止膜１１を部分的に残すようにす
れば良い。
０を形成する前に水分防止膜１１を形成しておき、フォ
トリソグラフィ工程を経て、トランジスタＴｒが形成さ
れた領域にのみ水分防止膜１１を部分的に残すようにす
れば良い。
【００４１】（第４実施形態）図８に、本実施形態にお
ける半導体装置の断面構成を示す。本実施形態では、図
８に示すサイドウォール７をゲッター効果用膜としての
Ｏ3−ＢＰＳＧで構成している。このようにした場合、
図８に示すようにチップ全域に水分防止膜１１を残すよ
うにしても、サイドウォール７にてゲッター効果を得る
ことができるため、第３実施形態と同様の効果を得るこ
とができる。
ける半導体装置の断面構成を示す。本実施形態では、図
８に示すサイドウォール７をゲッター効果用膜としての
Ｏ3−ＢＰＳＧで構成している。このようにした場合、
図８に示すようにチップ全域に水分防止膜１１を残すよ
うにしても、サイドウォール７にてゲッター効果を得る
ことができるため、第３実施形態と同様の効果を得るこ
とができる。
【００４２】（第５実施形態）図９に、本実施形態にお
ける半導体装置の断面構成を示す。本実施形態では、第
１〜第４実施形態に対し、パッド３１に対してゲッター
効果を得るためにＯ3−ＢＰＳＧ膜３２を用いる場合に
おいて、パッド開口部３３についても水分侵入防止構造
を採用したものである。図９に示すように、パッド３１
は第３配線層２０に電気的に接続された構成となってお
り、このパッド３１の上にＰ−ＴＥＯＳ膜３４、Ｏ3−
ＢＰＳＧ膜３２、Ｐ−ＴＥＯＳ膜３５が順に成膜された
構成となっている。
ける半導体装置の断面構成を示す。本実施形態では、第
１〜第４実施形態に対し、パッド３１に対してゲッター
効果を得るためにＯ3−ＢＰＳＧ膜３２を用いる場合に
おいて、パッド開口部３３についても水分侵入防止構造
を採用したものである。図９に示すように、パッド３１
は第３配線層２０に電気的に接続された構成となってお
り、このパッド３１の上にＰ−ＴＥＯＳ膜３４、Ｏ3−
ＢＰＳＧ膜３２、Ｐ−ＴＥＯＳ膜３５が順に成膜された
構成となっている。
【００４３】そして、これら各膜３４、３２、３５には
開口部３３ａが形成され、この開口部３３ａの端部を覆
うようにパッシベーション膜２１が形成されていると共
に、開口部３３ａの端部よりも内側においてパッシベー
ション膜２１に開口部３３ｂが形成された構成となって
いる。これら各膜３４、３２、３５に形成された開口部
３３ａとパッシベーション膜２１に形成された開口部３
３ｂとによってパッド開口部３３が構成されている。
開口部３３ａが形成され、この開口部３３ａの端部を覆
うようにパッシベーション膜２１が形成されていると共
に、開口部３３ａの端部よりも内側においてパッシベー
ション膜２１に開口部３３ｂが形成された構成となって
いる。これら各膜３４、３２、３５に形成された開口部
３３ａとパッシベーション膜２１に形成された開口部３
３ｂとによってパッド開口部３３が構成されている。
【００４４】通常、パッド開口部３３を形成する場合、
上記各膜３４、３２、３５を成膜したのちパッシベーシ
ョン膜２１を成膜し、パッシベーション膜２１と共に各
膜３４、３２、３５をエッチングしてパッド開口部３３
を形成することになるため、図１０に示す構造となる。
しかしながら、この場合にはパッド開口部３３の端部に
おいてＯ3−ＢＰＳＧ膜膜３２が露出した状態となるこ
とから、水分侵入が懸念され、水分侵入による配線腐食
が原因で配線間ショートが発生するという問題がある。
上記各膜３４、３２、３５を成膜したのちパッシベーシ
ョン膜２１を成膜し、パッシベーション膜２１と共に各
膜３４、３２、３５をエッチングしてパッド開口部３３
を形成することになるため、図１０に示す構造となる。
しかしながら、この場合にはパッド開口部３３の端部に
おいてＯ3−ＢＰＳＧ膜膜３２が露出した状態となるこ
とから、水分侵入が懸念され、水分侵入による配線腐食
が原因で配線間ショートが発生するという問題がある。
【００４５】このため、本実施形態に示す様に、パッシ
ベーション膜２１によってＯ3−ＢＰＳＧ膜３２の端部
を覆うような構成とすることで、パッド開口部３３にお
いても水分侵入を防止することができる。
ベーション膜２１によってＯ3−ＢＰＳＧ膜３２の端部
を覆うような構成とすることで、パッド開口部３３にお
いても水分侵入を防止することができる。
【００４６】なお、本実施形態の構成は、上記各膜３
４、３２、３５に開口部３３ａを形成したのちパッシベ
ーション膜２１を形成し、その後、パッシベーション膜
２１に開口部３３ｂを形成する際に開口部３３ａの端部
が露出しないようなエッチングを行なうことで形成され
る。
４、３２、３５に開口部３３ａを形成したのちパッシベ
ーション膜２１を形成し、その後、パッシベーション膜
２１に開口部３３ｂを形成する際に開口部３３ａの端部
が露出しないようなエッチングを行なうことで形成され
る。
【００４７】（他の実施形態）上記各実施形態では、ゲ
ッター効果用膜としてＯ3−ＢＰＳＧ膜を用いた例を示
したが、その他の膜、例えばＰＳＧ膜やＢＰＳＧ膜を用
いる場合においても本発明を適用することが可能であ
る。層間絶縁膜の場合には、トランジスタ上層に、例え
ばＯ3−ＢＰＳＧ膜を用いた場合、ゲッター効果として
は十分であるため、微細化に伴い配線間の埋め込み性改
善に主眼を置いて、流動性の良いＯ3−ＴＥＯＳ膜を用
いることがある。Ｏ3−ＴＥＯＳ膜も上記実施形態で用
いたＯ3−ＢＰＳＧ膜と同等もしくはそれ以上に吸水性
の高い膜であるため、本発明を適用してＯ3−ＴＥＯＳ
膜上に水分防止膜を形成してチップ端ではＯ3−ＴＥＯ
Ｓ膜が覆われる構造とすることで、チップ端からの水分
侵入を防止することが可能である。なお、Ｏ3−ＴＥＯ
Ｓ膜を例に挙げたが、ＳＣＧ膜を用いる場合でも同様で
ある。
ッター効果用膜としてＯ3−ＢＰＳＧ膜を用いた例を示
したが、その他の膜、例えばＰＳＧ膜やＢＰＳＧ膜を用
いる場合においても本発明を適用することが可能であ
る。層間絶縁膜の場合には、トランジスタ上層に、例え
ばＯ3−ＢＰＳＧ膜を用いた場合、ゲッター効果として
は十分であるため、微細化に伴い配線間の埋め込み性改
善に主眼を置いて、流動性の良いＯ3−ＴＥＯＳ膜を用
いることがある。Ｏ3−ＴＥＯＳ膜も上記実施形態で用
いたＯ3−ＢＰＳＧ膜と同等もしくはそれ以上に吸水性
の高い膜であるため、本発明を適用してＯ3−ＴＥＯＳ
膜上に水分防止膜を形成してチップ端ではＯ3−ＴＥＯ
Ｓ膜が覆われる構造とすることで、チップ端からの水分
侵入を防止することが可能である。なお、Ｏ3−ＴＥＯ
Ｓ膜を例に挙げたが、ＳＣＧ膜を用いる場合でも同様で
ある。
【００４８】また、上記第４実施形態では、サイドウォ
ール７の材料をゲッター効果用膜で構成した例を示した
が、素子分離層２をＳＴＩで構成する場合には、素子分
離層２をゲッター効果用膜で構成しても良い。
ール７の材料をゲッター効果用膜で構成した例を示した
が、素子分離層２をＳＴＩで構成する場合には、素子分
離層２をゲッター効果用膜で構成しても良い。
【図１】本発明の第１実施形態における半導体装置の断
面構成を示す図である。
面構成を示す図である。
【図２】図１に示す半導体装置の製造工程を示す図であ
る。
る。
【図３】図２に続く半導体装置の製造工程を示す図であ
る。
る。
【図４】図３に続く半導体装置の製造工程を示す図であ
る。
る。
【図５】図４に続く半導体装置の製造工程を示す図であ
る。
る。
【図６】本発明の第２実施形態における半導体装置の断
面構成を示す図である。
面構成を示す図である。
【図７】本発明の第３実施形態における半導体装置の断
面構成を示す図である。
面構成を示す図である。
【図８】本発明の第４実施形態における半導体装置の断
面構成を示す図である。
面構成を示す図である。
【図９】本発明の第５実施形態における半導体装置の断
面構成を示す図である。
面構成を示す図である。
【図１０】図９に示す半導体装置の比較例を示した図で
ある。
ある。
【図１１】従来の半導体装置の断面構成を示す図であ
る。
る。
【図１２】従来の半導体装置の断面構成を示す図であ
る。
る。
１…シリコン基板、４ａ…ソース領域、４ｂ…ドレイン
領域、６…ゲート電極、７…サイドウォール、１０…Ｏ
3−ＢＰＳＧ膜、１１…水分防止膜、１２、１５、１８
…層間絶縁膜、１４、１７、２０…第１〜第３配線層、
２１…パッシベーション膜。
領域、６…ゲート電極、７…サイドウォール、１０…Ｏ
3−ＢＰＳＧ膜、１１…水分防止膜、１２、１５、１８
…層間絶縁膜、１４、１７、２０…第１〜第３配線層、
２１…パッシベーション膜。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH08 JJ19 KK04 KK08 KK25
KK27 MM07 QQ09 QQ10 QQ37
QQ48 RR06 RR08 RR15 SS04
SS15 TT00 TT02 TT08 VV06
XX00 XX18
Claims (14)
- 【請求項１】 半導体基板（１）のデバイス形成領域に
デバイス（Ｔｒ）を形成したのち、スクライブ領域にお
いてチップ毎に分割されてなる半導体装置において、 前記チップ内の前記デバイス形成領域に形成され、ゲッ
ター効果を有する第１のゲッター効果用膜（１０）と、 前記第１のゲッター効果用膜の上層若しくは下層に形成
された第１の水分防止膜（１１）と、 前記第１のゲッター効果用膜及び前記第１の水分防止膜
の上層に形成された層間絶縁膜（１２、１５、１８）と
を有し、前記層間絶縁膜の表面が平坦化された構成とな
っており、 前記第１のゲッター効果用膜は、前記チップの端部にお
いて前記層間絶縁膜に覆われ、前記チップの端部から露
出しない構成となっていることを特徴とする半導体装
置。 - 【請求項２】 前記第１の水分防止膜は前記第１のゲッ
ター効果用膜の上層に配置され、前記ゲッター効果用膜
は前記チップの端部において前記第１の水分防止膜に覆
われていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記第１の水分防止膜は前記第１のゲッ
ター効果用膜の下層に配置されており、前記デバイス形
成領域にのみ形成されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 前記第１の水分防止膜は前記第１のゲッ
ター効果用膜の下層に配置されており、 前記デバイス形成領域には、前記デバイスとしてゲート
電極（５）及び該ゲート電極の側壁にサイドウォールが
形成されたトランジスタ（Ｔｒ）が備えられており、前
記サイドウォールがゲッター効果を有する絶縁材料で構
成されていることを特徴とする請求項１に記載の半導体
装置。 - 【請求項５】 前記第１の水分防止膜は前記第１のゲッ
ター効果用膜の下層に配置されており、 前記デバイス形成領域には、前記デバイスの各素子を絶
縁分離する素子分離膜（２）が形成され、該素子分離膜
がゲッター効果を有する絶縁材料で構成されていること
を特徴とする請求項１に記載の半導体装置。 - 【請求項６】 半導体基板（１）のデバイス形成領域に
デバイス（Ｔｒ）を形成したのち、スクライブ領域にお
いてチップ毎に分割されてなる半導体装置において、 前記チップ内の前記デバイス形成領域に形成され、ゲッ
ター効果を有する第１のゲッター効果用膜（１０）と、 前記第１のゲッター効果用膜の下層において、前記デバ
イス形成領域のみに形成された第１の水分防止膜（１
１）と、 前記第１のゲッター効果用膜及び前記第１の水分防止膜
の上層に形成された層間絶縁膜（１２、１５、１８）と
を有し、前記層間絶縁膜の表面が平坦化された構成とな
っていることを特徴とする半導体装置。 - 【請求項７】 半導体基板（１）のデバイス形成領域に
デバイス（Ｔｒ）を形成したのち、スクライブ領域にお
いてチップ毎に分割されてなる半導体装置において、 前記チップ内の前記デバイス形成領域に形成され、ゲッ
ター効果を有する第１のゲッター効果用膜（１０）と、 前記第１のゲッター効果用膜の下層に形成された第１の
水分防止膜（１１）と、 前記第１のゲッター効果用膜及び前記第１の水分防止膜
の上層に形成された層間絶縁膜（１２、１５、１８）と
を有し、前記層間絶縁膜の表面が平坦化された構成とな
っており、 前記デバイス形成領域には、前記デバイスとしてゲート
電極（５）及び該ゲート電極の側壁にサイドウォールが
形成されたトランジスタ（Ｔｒ）が備えられており、前
記サイドウォールがゲッター効果を有する絶縁材料で構
成されていることを特徴とする半導体装置。 - 【請求項８】 半導体基板（１）のデバイス形成領域に
デバイス（Ｔｒ）を形成したのち、スクライブ領域にお
いてチップ毎に分割されてなる半導体装置において、 前記チップ内の前記デバイス形成領域に形成され、ゲッ
ター効果を有する第１のゲッター効果用膜（１０）と、 前記第１のゲッター効果用膜の下層に形成された第１の
水分防止膜（１１）と、 前記第１のゲッター効果用膜及び前記第１の水分防止膜
の上層に形成された層間絶縁膜（１２、１５、１８）と
を有し、前記層間絶縁膜の表面が平坦化された構成とな
っており、 前記デバイス形成領域には、前記デバイスの各素子を絶
縁分離する素子分離膜（２）が形成され、該素子分離膜
がゲッター効果を有する絶縁材料で構成されていること
を特徴とする半導体装置。 - 【請求項９】 前記層間絶縁膜の上に形成され、前記層
間絶縁膜を介して前記デバイスに電気的に接続された配
線層（１４、１７、２０）を有し、 前記配線層の上層には、ゲッター効果を有する第２のゲ
ッター効果用膜（２２〜２４）及び第２の水分防止膜
（２５〜２７）が備えられており、 前記第２のゲッター効果用膜は、前記チップの端部にお
いて前記層間絶縁膜に覆われ、前記チップの端部から露
出しない構成となっていることを特徴とする請求項１乃
至８のいずれか１つに記載の半導体装置。 - 【請求項１０】 前記層間絶縁膜及び前記配線層は複数
あり、複数の層間絶縁膜それぞれの上に配線層が配置さ
れた構成となっており、前記第２のゲッター効果用膜
は、前記複数の配線層のうち少なくとも１つを覆うよう
に設けられていることを特徴とする請求項９に記載の半
導体装置。 - 【請求項１１】 前記層間絶縁膜のうち最も上層に位置
するものの上に形成された前記配線層（２０）が前記第
２のゲッター効果用膜（２４）及び前記第２の水分防止
膜（２７）で覆われ、これら前記第２のゲッター効果用
膜及び前記第２の水分防止膜の上にパッシベーション膜
（２１）が形成されており、 前記パッシベーション膜、前記第２のゲッター効果用膜
及び前記第２の水分防止膜にパッド開口部（３３）が設
けられ、該パッド開口部の端部において前記第２のゲッ
ター効果用膜が前記パッシベーション膜に覆われて露出
していない構成となっていることを特徴とする請求項１
０に記載の半導体装置。 - 【請求項１２】 前記水分防止膜がＰ−ＳｉＮもしくは
Ｐ−ＳｉＯＮで構成されていることを特徴とする請求項
１乃至１１のいずれか１つに記載の半導体装置。 - 【請求項１３】 半導体基板（１）のデバイス形成領域
にデバイス（Ｔｒ）を形成したのち、スクライブ領域に
おいてチップ毎に分割する半導体装置の製造方法におい
て、 前記チップ内の前記デバイス形成領域に、ゲッター効果
を有する第１のゲッター効果用膜（１０）を形成する工
程と、 前記第１のゲッター効果用膜をパターニングし、前記ス
クライブ領域及び前記チップの外周部において前記第１
のゲッター効果用膜を除去する工程と、前記第１のゲッ
ター効果用膜の上層に第１の水分防止膜（１１）を形成
する工程と、 前記第１のゲッター効果用膜及び前記第１の水分防止膜
の上層に層間絶縁膜（１２、１５、１８）を形成したの
ち、前記層間絶縁膜の表面を平坦化する工程とを有して
いることを特徴とする半導体装置の製造方法。 - 【請求項１４】 前記層間絶縁膜の上に、前記デバイス
に電気的に接続される配線層（１４、１７、２０）を形
成する工程と、 前記配線層の上層に第２のゲッター効果用膜（２２〜２
４）を形成する工程と、 前記第２のゲッター効果用膜をパターニングし、前記ス
クライブ領域及び前記チップの外周部において前記第２
のゲッター効果用膜を除去する工程と、 前記第２のゲッター効果用膜の上層に第２の水分防止膜
（２５〜２７）を形成する工程とを有していることを特
徴とする請求項１３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203662A JP2003017557A (ja) | 2001-07-04 | 2001-07-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001203662A JP2003017557A (ja) | 2001-07-04 | 2001-07-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003017557A true JP2003017557A (ja) | 2003-01-17 |
Family
ID=19040258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001203662A Withdrawn JP2003017557A (ja) | 2001-07-04 | 2001-07-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003017557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193117A (ja) * | 2008-04-21 | 2008-08-21 | Toshiba Corp | 半導体装置の製造方法およびウエハ構造体 |
| JP2016004838A (ja) * | 2014-06-13 | 2016-01-12 | キヤノン株式会社 | 固体撮像装置の製造方法及び固体撮像装置 |
-
2001
- 2001-07-04 JP JP2001203662A patent/JP2003017557A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008193117A (ja) * | 2008-04-21 | 2008-08-21 | Toshiba Corp | 半導体装置の製造方法およびウエハ構造体 |
| JP2016004838A (ja) * | 2014-06-13 | 2016-01-12 | キヤノン株式会社 | 固体撮像装置の製造方法及び固体撮像装置 |
| US10026774B2 (en) | 2014-06-13 | 2018-07-17 | Canon Kabushiki Kaisha | Method of manufacturing solid-state image sensor and solid-state image sensor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6051508A (en) | Manufacturing method of semiconductor device | |
| JP3354424B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| KR101005028B1 (ko) | 반도체 장치 | |
| US6939780B2 (en) | Methods of forming trench isolated integrated circuit devices including grooves | |
| US8106435B2 (en) | Method of forming a semiconductor device having an etch stop layer and related device | |
| US6781193B2 (en) | Non-volatile memory device having floating trap type memory cell and method of forming the same | |
| US5766992A (en) | Process for integrating a MOSFET device, using silicon nitride spacers and a self-aligned contact structure, with a capacitor structure | |
| US6084289A (en) | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure | |
| US20050098850A1 (en) | Semiconductor device with self-aligned junction contact hole and method of fabricating the same | |
| JP4998262B2 (ja) | 半導体装置及びその製造方法 | |
| US20070018276A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP5414669B2 (ja) | マイクロ電子デバイス構造体およびその形成方法（ガード・リングまたはコンタクトをｓｏｉ基板に形成する方法） | |
| JP4822792B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06224149A (ja) | 半導体装置における金属配線用コンタクトホールの形成方法 | |
| JP4182393B2 (ja) | 固体撮像素子及びその製造方法 | |
| JP2003017557A (ja) | 半導体装置及びその製造方法 | |
| JP3482171B2 (ja) | 半導体装置及びその製造方法 | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| JPH10289951A (ja) | 半導体装置及びその製造方法 | |
| JP2008199059A (ja) | 固体撮像素子及びその製造方法 | |
| KR100333353B1 (ko) | 반도체장치의 콘택홀 및 그 형성방법 | |
| US6323540B1 (en) | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure | |
| JPH08227935A (ja) | 半導体装置の製造方法 | |
| KR101116286B1 (ko) | 매립 게이트를 갖는 반도체 장치 제조 방법 | |
| JPH09275137A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070717 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090615 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090615 |